JPS6185864A - バイポ−ラ型トランジスタ - Google Patents
バイポ−ラ型トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7325—Vertical transistors having an emitter-base junction leaving at a main surface and a base-collector junction leaving at a peripheral surface of the body, e.g. mesa planar transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラ型トランジスタに関し、特に幾何学
的形状が小さく高速動作が可能で製造容易なバイポーラ
型トランジスタに関する。
的形状が小さく高速動作が可能で製造容易なバイポーラ
型トランジスタに関する。
従来、高集積度の半導体集積回路に使用するバイポーラ
型トランジスタとしては酸化膜分離型でいわゆる拡散ベ
ース型といわれているものが知られている。この構造は
Ｐ−基板の中にＮ型の高＠度拡散層を埋込み、その上に
Ｎ型のエビタキシャル層を形成する。成長層内に分離酸
化膜を形成した後にベース（Ｐ型）とエミッタ（Ｎ型）
を拡散あるいはイオン打込みＫよって形成してトランジ
スタがつくられている。
型トランジスタとしては酸化膜分離型でいわゆる拡散ベ
ース型といわれているものが知られている。この構造は
Ｐ−基板の中にＮ型の高＠度拡散層を埋込み、その上に
Ｎ型のエビタキシャル層を形成する。成長層内に分離酸
化膜を形成した後にベース（Ｐ型）とエミッタ（Ｎ型）
を拡散あるいはイオン打込みＫよって形成してトランジ
スタがつくられている。
上述した従来の半導体集積回路の構成素子としての縦型
バイポーラ・トランジスタは、コレクタおよびベース領
域を基板表面に導出する為の金属配線を同一平面から取
っていたため、コレクタ領域を導出する金酋配線とエミ
ッタ・ベース接合面との距離が長くなることにより（１
）幾何形状が大きく、高集積度の半導体集積回路が実現
しＫくい。
バイポーラ・トランジスタは、コレクタおよびベース領
域を基板表面に導出する為の金属配線を同一平面から取
っていたため、コレクタ領域を導出する金酋配線とエミ
ッタ・ベース接合面との距離が長くなることにより（１
）幾何形状が大きく、高集積度の半導体集積回路が実現
しＫくい。
（２）コレクタ抵抗増大を防止するコレクタ層と同導電
型で低抵抗の埋込層パターンをエミッタ・ベース接合面
直下からコレクタ領域を基板表面に導出する金５配線部
直下の基板中に設ける必要がある。
型で低抵抗の埋込層パターンをエミッタ・ベース接合面
直下からコレクタ領域を基板表面に導出する金５配線部
直下の基板中に設ける必要がある。
（３）埋込層によりコレクタ静電容量が増大する分だけ
電気的動作速度が低下する等特性上、製造上の欠点があ
った。
電気的動作速度が低下する等特性上、製造上の欠点があ
った。
本発明は以上の欠点を除去し、高速、高集積度を有する
半導体集積回路に適するバイポーラ型トランジスタを提
供することを目的とする。
半導体集積回路に適するバイポーラ型トランジスタを提
供することを目的とする。
本発明のバイポーラ盤トランジスタ扛、−導電型半導体
基板の一主面で素子形成領域以外の素子分離領域に形成
された厚い絶＃ｌ膜と、前記素子形成領域の表面から基
板中に形成された逆導電型のコレクタ領域と、前記素子
形成領域上に該領域をベース導出領域、重なり領域、コ
レクタ導出領域の三つの領域に分けるよう該領域の表面
のほぼ中央部に形成された逆導電型の多結晶シリコン層
と、前記ベース導出領域、重なり領域の基板表面から前
記コレクタ領域内に形成された一尋電型のペース領域と
を有し、前記型なり領域に形成された多結晶シリコンは
ヘース導出領域側では薄い絶縁膜を介しコレクタ導出領
域側でＬ直接ムなり領域の基板表面に接し、該直接接し
ているコレクタ導出域側では接触面からベース領域内に
エミッタ領域が形成され、コレクタ導出領域では基板表
面よりコレクタ領域よ勺浅く、ペース領域より深い凹部
が形成され、該凹部底面には前記コレクタ表面が露出さ
れ、該凹部側面は絶縁膜で覆われ、前記多結晶シリコン
層、前記ベース導出領域表面、前記凹部底面よりそれぞ
れエミッタ、ベース、コレクタの電極が導出されること
により構成される。
基板の一主面で素子形成領域以外の素子分離領域に形成
された厚い絶＃ｌ膜と、前記素子形成領域の表面から基
板中に形成された逆導電型のコレクタ領域と、前記素子
形成領域上に該領域をベース導出領域、重なり領域、コ
レクタ導出領域の三つの領域に分けるよう該領域の表面
のほぼ中央部に形成された逆導電型の多結晶シリコン層
と、前記ベース導出領域、重なり領域の基板表面から前
記コレクタ領域内に形成された一尋電型のペース領域と
を有し、前記型なり領域に形成された多結晶シリコンは
ヘース導出領域側では薄い絶縁膜を介しコレクタ導出領
域側でＬ直接ムなり領域の基板表面に接し、該直接接し
ているコレクタ導出域側では接触面からベース領域内に
エミッタ領域が形成され、コレクタ導出領域では基板表
面よりコレクタ領域よ勺浅く、ペース領域より深い凹部
が形成され、該凹部底面には前記コレクタ表面が露出さ
れ、該凹部側面は絶縁膜で覆われ、前記多結晶シリコン
層、前記ベース導出領域表面、前記凹部底面よりそれぞ
れエミッタ、ベース、コレクタの電極が導出されること
により構成される。
（実施例〕
次に、本発明の実施例について、図面を参照しで説明す
る。 ｍ１図（ａ）、 （ｂ） 〜第１０図（ａ）、（
ｂ）は本発明の一実施例の構成並ひＫその製造方法を説
明するために工程順に示した断面図及びその一部工程の
平面図である。
る。 ｍ１図（ａ）、 （ｂ） 〜第１０図（ａ）、（
ｂ）は本発明の一実施例の構成並ひＫその製造方法を説
明するために工程順に示した断面図及びその一部工程の
平面図である。
まず、第１図（ａ）、（ｔ））に示すように、比抵抗５
〜１０Ω・ｃｍのＰ型単結晶シリコン基板（以″ＦＰ型
シリコン基板と記す）１の一主面に選択酸化法によって
素子分離領域に厚さ１μｍの二酸化シリコンｇＩ２を形
成した後、素子形成領域聚面３上に熱酸化によって厚さ
ｌ ０１Ｊ ＯＡ″程此の二酸化シリコン膜４を、形成
する。
〜１０Ω・ｃｍのＰ型単結晶シリコン基板（以″ＦＰ型
シリコン基板と記す）１の一主面に選択酸化法によって
素子分離領域に厚さ１μｍの二酸化シリコンｇＩ２を形
成した後、素子形成領域聚面３上に熱酸化によって厚さ
ｌ ０１Ｊ ＯＡ″程此の二酸化シリコン膜４を、形成
する。
次に、第２図に示すように、二酸化シリコン膜２をマス
クとしてイオン注入、熱処理によって表面から深さｔｃ
中１μｍまでキャリア濃度Ｉ Ｘ １０”ｃｍ−”程度
のＮ型コレクタ領域５を形成した後、同様にして表面３
から深さ１Ｂ中０．２μｍまでキャリア濃度５ Ｘ １
０” ｃｍ−”程度のＰ型ベース領域６をコレクタ領域
５中形成する。
クとしてイオン注入、熱処理によって表面から深さｔｃ
中１μｍまでキャリア濃度Ｉ Ｘ １０”ｃｍ−”程度
のＮ型コレクタ領域５を形成した後、同様にして表面３
から深さ１Ｂ中０．２μｍまでキャリア濃度５ Ｘ １
０” ｃｍ−”程度のＰ型ベース領域６をコレクタ領域
５中形成する。
次に１第３図（ａ）、 （ｂ）に示すように、素子形成
領域３の半分をレジスト膜７で覆い、二酸化シリコン膜
４０半分を希釈弗酸で除去し、基板表面８を露出させる
。
領域３の半分をレジスト膜７で覆い、二酸化シリコン膜
４０半分を希釈弗酸で除去し、基板表面８を露出させる
。
次に、第４図に示すように、レジスト膜７を除去した後
、気相成長法によって全面に厚さ０．３μｍの多結晶シ
リコン膜９、厚さ２０００Ａ″の窒化シリコン膜１０′
５ｒ：積層する。
、気相成長法によって全面に厚さ０．３μｍの多結晶シ
リコン膜９、厚さ２０００Ａ″の窒化シリコン膜１０′
５ｒ：積層する。
次に、第５図（ａ）、（ｂ）に示すように、基板表面８
を部分する二酸化シリコン膜４側の部分領域１１及び二
酸化シリコン膜４の上方をレジスト膜１２で覆った後、
フレオンガスに水素を添加した混合ガスで窒化シリコン
膜１０を反応性スパッタエツチングで異方的に除去し、
更に四塩化炭素ガスによる反応性スパッタエツチングで
多結晶シリコン膜９および基板表面８から部分領域１１
を除いた部分領域１３を深さｔＤ本Ｑ、３μｍまで異方
的に除去し、コレクタ層面を露出させる凹部１４を基板
中に設ける。
を部分する二酸化シリコン膜４側の部分領域１１及び二
酸化シリコン膜４の上方をレジスト膜１２で覆った後、
フレオンガスに水素を添加した混合ガスで窒化シリコン
膜１０を反応性スパッタエツチングで異方的に除去し、
更に四塩化炭素ガスによる反応性スパッタエツチングで
多結晶シリコン膜９および基板表面８から部分領域１１
を除いた部分領域１３を深さｔＤ本Ｑ、３μｍまで異方
的に除去し、コレクタ層面を露出させる凹部１４を基板
中に設ける。
次に、第６図に示すようにルジスト膜１２を除去した後
、熱酸化によりて凹部および多結晶シリコン膜９の露出
面に厚さ１００ＯＡ″の二酸化シリコンＪ［１５を形成
する。このとき前工程で基板凹部１４の側面Ｋｎ出した
ベース・コレクタ接合面は二酸化シリコン膜１５で保護
される。また凹部側面の二酸化シリコン膜１５の約半分
（５００Ｋ）は上方にある窒化シリコン膜１０の端部よ
り内側に形成される。
、熱酸化によりて凹部および多結晶シリコン膜９の露出
面に厚さ１００ＯＡ″の二酸化シリコンＪ［１５を形成
する。このとき前工程で基板凹部１４の側面Ｋｎ出した
ベース・コレクタ接合面は二酸化シリコン膜１５で保護
される。また凹部側面の二酸化シリコン膜１５の約半分
（５００Ｋ）は上方にある窒化シリコン膜１０の端部よ
り内側に形成される。
次に、第７図に示すようＫ、フレオンガスに水素を添加
した混合ガスによる反応性スパッタエツチングでシリコ
ン基板をエツチングのストッパーとして二酸化シリコン
膜１５を異方的に除去し、凹部１４の底面にのみＮ型コ
レクタ層１６を露出させる。このとき窒化シリコン膜４
ｏも二酸化シリコン膜１５と同程度のエツチング除去で
除去されるが、膜厚が二酸化シリコン膜１５の２倍ある
ため、エツチングのマスクとして働らく。
した混合ガスによる反応性スパッタエツチングでシリコ
ン基板をエツチングのストッパーとして二酸化シリコン
膜１５を異方的に除去し、凹部１４の底面にのみＮ型コ
レクタ層１６を露出させる。このとき窒化シリコン膜４
ｏも二酸化シリコン膜１５と同程度のエツチング除去で
除去されるが、膜厚が二酸化シリコン膜１５の２倍ある
ため、エツチングのマスクとして働らく。
次に、第８図に示すようＫ、更に上述のエツチングを続
行し、窒化シリコン膜１０を除去した後、リン原子を熱
拡散によって多結晶シリコン９およびコレクタ領域表面
１６に浸入させてベース領域６中にキャリア濃度Ｉ Ｘ
１０ ” ｃｍ−”程度のＮ型エミッタ領域】７およ
び低抵抗のコレクタＮ＋層１８を形成する。
行し、窒化シリコン膜１０を除去した後、リン原子を熱
拡散によって多結晶シリコン９およびコレクタ領域表面
１６に浸入させてベース領域６中にキャリア濃度Ｉ Ｘ
１０ ” ｃｍ−”程度のＮ型エミッタ領域】７およ
び低抵抗のコレクタＮ＋層１８を形成する。
次に、第９図（ａ）、Φ）に示すように、ベース領域６
０表面を露出させ、かつ、Ｎ型多結晶シリコン膜９によ
ってエミッタ電極を導出できるように、レジスト膜１９
でパターンを形成した後、四塩化炭素ガスを用いた反応
性スパッタエツチングで多結晶シリコン族の一部を除去
し、続いて希釈フン酸水溶液で二酸化シリコン膜４を除
去する。
０表面を露出させ、かつ、Ｎ型多結晶シリコン膜９によ
ってエミッタ電極を導出できるように、レジスト膜１９
でパターンを形成した後、四塩化炭素ガスを用いた反応
性スパッタエツチングで多結晶シリコン族の一部を除去
し、続いて希釈フン酸水溶液で二酸化シリコン膜４を除
去する。
次に１第１０図（ａ）、Φ）に示すように、レジスト膜
１９を除去した後、全面に厚さ３ｏｏＡ″程度の白金膜
を被着し熱処理を施しシリコン表面にシリサイド層を形
成した後白金校をエツチング除去し、ベース領域６、コ
レクタＮ＋層１８、多結晶シリコン膜の各表面に低抵抗
の白金シリサイド層２７を形成する。しかる後気相成長
により全面に厚さ１μｍの二酸化シリコ７ｍ２０を被着
さゼ、ホトレジスト工程によってペース領域６、コレク
タＮ＋層１８、多結晶シリコンＷＡ９上の二酸化シリコ
ン膜２０に大々コンタクト孔２１．２２．２３ｒ、Ｈ設
けた後、アルミニウム配線２４，２５．２６を形成すれ
は本実施例は完成する。
１９を除去した後、全面に厚さ３ｏｏＡ″程度の白金膜
を被着し熱処理を施しシリコン表面にシリサイド層を形
成した後白金校をエツチング除去し、ベース領域６、コ
レクタＮ＋層１８、多結晶シリコン膜の各表面に低抵抗
の白金シリサイド層２７を形成する。しかる後気相成長
により全面に厚さ１μｍの二酸化シリコ７ｍ２０を被着
さゼ、ホトレジスト工程によってペース領域６、コレク
タＮ＋層１８、多結晶シリコンＷＡ９上の二酸化シリコ
ン膜２０に大々コンタクト孔２１．２２．２３ｒ、Ｈ設
けた後、アルミニウム配線２４，２５．２６を形成すれ
は本実施例は完成する。
すなわち、形成された本実施例は、−４電型半導体基板
１の一主面で素子形成領域３以外の素子分離領域に形成
てれた厚い絶縁膜２と、素子形成領域３の表面から基板
中に形成された逆２４を型のコレクタ領域５と、素子形
成領域３上に該領をベース導出領域、重なり領域、コレ
クタ導出領域の三つの領域に分りるよう該領域の表面の
ｔｌは中央部に形成された逆導電型の多結晶シリコン層
９と、前記ベース導出領域、正なり領域の基板表面から
コレクタ領域５内に形成された一梼電型のベース領域６
とを有し、前記型なり領域に形成された多結晶シリコン
９はベース導出領域側では薄い絶縁膜４を介しコレクタ
導出領域側では直接重なり領域の基板表面に接し該直接
重しているコレクタ導出領域側では接触面からベース領
域内にエミッタ領域１７が形成され、コレクタ導出領域
では基板表面よりコレクタ領域より浅くベース領域より
深い凹部が形成され、該凹部底面にはコレクタ表面１８
が露出され、該凹部側面は絶＃！膜１５で覆われ、前記
多結晶シリコン層９、前記ベース導出領域表面、前記凹
部底面１８よりそれぞれエミッタ、ベース、コレクタの
電極２６．２４．２５が導出された構造を有する。
１の一主面で素子形成領域３以外の素子分離領域に形成
てれた厚い絶縁膜２と、素子形成領域３の表面から基板
中に形成された逆２４を型のコレクタ領域５と、素子形
成領域３上に該領をベース導出領域、重なり領域、コレ
クタ導出領域の三つの領域に分りるよう該領域の表面の
ｔｌは中央部に形成された逆導電型の多結晶シリコン層
９と、前記ベース導出領域、正なり領域の基板表面から
コレクタ領域５内に形成された一梼電型のベース領域６
とを有し、前記型なり領域に形成された多結晶シリコン
９はベース導出領域側では薄い絶縁膜４を介しコレクタ
導出領域側では直接重なり領域の基板表面に接し該直接
重しているコレクタ導出領域側では接触面からベース領
域内にエミッタ領域１７が形成され、コレクタ導出領域
では基板表面よりコレクタ領域より浅くベース領域より
深い凹部が形成され、該凹部底面にはコレクタ表面１８
が露出され、該凹部側面は絶＃！膜１５で覆われ、前記
多結晶シリコン層９、前記ベース導出領域表面、前記凹
部底面１８よりそれぞれエミッタ、ベース、コレクタの
電極２６．２４．２５が導出された構造を有する。
本実施例かられかる様に、コレクタ領域５を基板表面に
導出する金属配線２５は多結晶シリコン膜９の端部側面
に形成された厚さ１００ＯＡ″の二酸化シリコン膜１５
に自己整合で形成された低抵抗のコレクタＮ＋層１８を
介して接続される丸め、エミッタ・ベース接合面からコ
レクタ領域導出までのコレクタ抵抗は大幅に減少する。
導出する金属配線２５は多結晶シリコン膜９の端部側面
に形成された厚さ１００ＯＡ″の二酸化シリコン膜１５
に自己整合で形成された低抵抗のコレクタＮ＋層１８を
介して接続される丸め、エミッタ・ベース接合面からコ
レクタ領域導出までのコレクタ抵抗は大幅に減少する。
従って従来の縦型バイポーラトランジスタに必要であっ
たコレクタ寄生静電容量が大きい埋込層が不要となり、
高速動作が可能になる。同時にコレクタ層をエピタキシ
ャル成長する工程も不要となる。
たコレクタ寄生静電容量が大きい埋込層が不要となり、
高速動作が可能になる。同時にコレクタ層をエピタキシ
ャル成長する工程も不要となる。
また、本実施例の第１０図Φ）において多結晶シリコン
膜９をシリコンゲート型ＭＯ８電界効果トランジスタの
ゲート電極、一方ペース導出領域、コレクタ導出領域を
それぞれソース・ドレイン領域と見なせば本実施例の千
面畿何形状の大きさは、シリコンゲート型ＭＯ８電界効
果トランジスタの大きさと同等にできることがわかる。
膜９をシリコンゲート型ＭＯ８電界効果トランジスタの
ゲート電極、一方ペース導出領域、コレクタ導出領域を
それぞれソース・ドレイン領域と見なせば本実施例の千
面畿何形状の大きさは、シリコンゲート型ＭＯ８電界効
果トランジスタの大きさと同等にできることがわかる。
従って本実施例のバイポーラ型トランジスタを構成素子
とするバイポーラ型半導体集積回路ＦｉＭＯ８型半導体
集積回路と同程度の集積度を期待できる。
とするバイポーラ型半導体集積回路ＦｉＭＯ８型半導体
集積回路と同程度の集積度を期待できる。
以上説明したとおり、本発明によれば、埋込層やコレク
タ層のエピタキシャル成長工程を省略することが出来、
しかもエミッタ・ペース接合面からコレクタ領域導出ま
でのコレクタ抵抗を大幅に減少させることができ、高速
動作・高集積度の半導体集積回路に好適なバイポーラ型
トランジスタが得られる。
タ層のエピタキシャル成長工程を省略することが出来、
しかもエミッタ・ペース接合面からコレクタ領域導出ま
でのコレクタ抵抗を大幅に減少させることができ、高速
動作・高集積度の半導体集積回路に好適なバイポーラ型
トランジスタが得られる。
【図面の簡単な説明】
ｍ Ｉ Ｆ（ａ） 、（ｂ）〜Ｍ Ｉ Ｏｈ（ａ）、Φ
ノは本発ａｙｓ ｃｒ−実施例並びＶＣその製造方法を
説明するために１８順に示した断ｉｎ＋１および一部工
程の平面シでちる。 １・・・・・・ＰＮシ！Ｊｒンｉ！、２．４．１５．２
０ ・曲・二酸化シリコン、３・・・・・・素子形成
領域、５・・・・・・Ｎ型コレクク慎域、６・・・・・
・Ｐ型ベース領域、Ｌ１２１１９・・・・・・レジスト
膜、訃・・・・・基板表面、９・・面長結晶シリコ４膜
、１０・・・・・・窒化シリコン膜、ＩＩ・・・・・・
多結晶シリコン英とベース領域の抜触面、１３・・・・
・・コレクタ導出領域、１４・・・・・・基板凹・部、
１６・・・・・・コレクタ領域表面、１７・・・・・・
Ｎ型エミッタ領域、１８・・・・・・コレクタＮＲ１！
、 ２１．２２．２３・・・・・・コンタクト孔、２４
＋ ２５＋ ２６・・・・・・アルミニウム配線、２７
・・・・・・シリサイド層。
ノは本発ａｙｓ ｃｒ−実施例並びＶＣその製造方法を
説明するために１８順に示した断ｉｎ＋１および一部工
程の平面シでちる。 １・・・・・・ＰＮシ！Ｊｒンｉ！、２．４．１５．２
０ ・曲・二酸化シリコン、３・・・・・・素子形成
領域、５・・・・・・Ｎ型コレクク慎域、６・・・・・
・Ｐ型ベース領域、Ｌ１２１１９・・・・・・レジスト
膜、訃・・・・・基板表面、９・・面長結晶シリコ４膜
、１０・・・・・・窒化シリコン膜、ＩＩ・・・・・・
多結晶シリコン英とベース領域の抜触面、１３・・・・
・・コレクタ導出領域、１４・・・・・・基板凹・部、
１６・・・・・・コレクタ領域表面、１７・・・・・・
Ｎ型エミッタ領域、１８・・・・・・コレクタＮＲ１！
、 ２１．２２．２３・・・・・・コンタクト孔、２４
＋ ２５＋ ２６・・・・・・アルミニウム配線、２７
・・・・・・シリサイド層。
Claims (1)
- 一導電型半導体基板の一主面で素子形成領域以外の素
子分離領域に形成された厚い絶縁膜と、前記素子形成領
域の表面から基板中に形成された逆導電型のコレクタ領
域と、前記素子形成領域上に該領域をベース導出領域、
重なり領域、コレクタ導出領域の三つの領域に分けるよ
う該領域の表面のほぼ中央部に形成された逆導電型の多
結晶シリコン層と、前記ベース導出領域、重なり領域の
基板表面から前記コレクタ領域内に形成された一導電型
のベース領域とを有し、前記重なり領域に形成された多
結晶シリコンはベース導出領域側では薄い絶縁膜を介し
コレクタ導出領域側では直接重なり領域の基板表面に接
し、該直接接しているコレクタ導出領域側では接触面か
らベース領域内にエミッタ領域が形成され、コレクタ導
出領域では基板表面よりコレクタ領域より浅くベース領
域より深い凹部が形成され、該凹部底面には前記コレク
タ表面が露出され、該凹部側面は絶縁膜で覆われ、前記
多結晶シリコン層、前記ベース導出領域表面、前記凹部
底面よりそれぞれエミッタ、ベース、コレクタの電極が
導出されていることを特徴とするバイポーラ型トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20860184A JPS6185864A (ja) | 1984-10-04 | 1984-10-04 | バイポ−ラ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20860184A JPS6185864A (ja) | 1984-10-04 | 1984-10-04 | バイポ−ラ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6185864A true JPS6185864A (ja) | 1986-05-01 |
Family
ID=16558905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20860184A Pending JPS6185864A (ja) | 1984-10-04 | 1984-10-04 | バイポ−ラ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6185864A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0354153A2 (en) * | 1988-08-01 | 1990-02-07 | International Business Machines Corporation | Vertical bipolar transistor |
| US4982257A (en) * | 1988-08-01 | 1991-01-01 | International Business Machines Corporation | Vertical bipolar transistor with collector and base extensions |
| WO2003050881A3 (en) * | 2001-12-10 | 2003-11-20 | Intel Corp | Super self-aligned collector device for mono-and hetero bipolar junction transistors, and method of making same |
-
1984
- 1984-10-04 JP JP20860184A patent/JPS6185864A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0354153A2 (en) * | 1988-08-01 | 1990-02-07 | International Business Machines Corporation | Vertical bipolar transistor |
| US4982257A (en) * | 1988-08-01 | 1991-01-01 | International Business Machines Corporation | Vertical bipolar transistor with collector and base extensions |
| WO2003050881A3 (en) * | 2001-12-10 | 2003-11-20 | Intel Corp | Super self-aligned collector device for mono-and hetero bipolar junction transistors, and method of making same |
| US6703685B2 (en) | 2001-12-10 | 2004-03-09 | Intel Corporation | Super self-aligned collector device for mono-and hetero bipolar junction transistors |
| US7015085B2 (en) | 2001-12-10 | 2006-03-21 | Intel Corporation | Super self-aligned collector device for mono-and hetero bipolar junction transistors and method of making same |
| US7414298B2 (en) | 2001-12-10 | 2008-08-19 | Intel Corporation | Super self-aligned collector device for mono-and hetero bipolar junction transistors, and method of making same |
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