JPS5827340A - 半導体集積回路装置の製造法 - Google Patents
半導体集積回路装置の製造法Info
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- JPS5827340A JPS5827340A JP12520281A JP12520281A JPS5827340A JP S5827340 A JPS5827340 A JP S5827340A JP 12520281 A JP12520281 A JP 12520281A JP 12520281 A JP12520281 A JP 12520281A JP S5827340 A JPS5827340 A JP S5827340A
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- oxide film
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- forming
- mask
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置（以下ＩＣと略称する）の
製造方法に関し、特にバイポーラ型ＩＣにおける素子分
離技術を対象とする。
製造方法に関し、特にバイポーラ型ＩＣにおける素子分
離技術を対象とする。
バイポーラ型ＩＣＫおける素子間の電気的絶縁（アイソ
レージ曹ン）法として、半導体領域をフィールド酸化膜
と呼ばれる酸化膜（Ｓｉｎ！膜）で囲むアイソプレーナ
法が現在多く採用されている。
レージ曹ン）法として、半導体領域をフィールド酸化膜
と呼ばれる酸化膜（Ｓｉｎ！膜）で囲むアイソプレーナ
法が現在多く採用されている。
このアイソプレーナ型ＩＣにおいてはフィールド酸化膜
下の半導体層にそって電流が他の半導体領域へ導通しな
いようにチャネルストッパを設ける必要がある。このチ
ャネルストッパの形成にあたっては、例えば特公昭５１
−４３８号公報等により知られている方法によればチャ
ネルストッパとフィールド酸化膜とを同一のマスクで形
成している。このチャネルストッパ形成時には基板表面
に予め形成されている基板と異なる導電製の埋込層との
間の位置合せを行う必要がある。例えば第１図に示すよ
うなＰ型Ｓｉ基板１上にＮ＋塩埋込２を介し″ＣＮ型エ
ピタキシャル層を形成し、選択酸化により形成したフィ
ールド酸化膜３でＰ型ベース４とＮ＋型コレクタ５とを
分離したＮＰＮトランジスタを構成する場合、チャネル
ストッパ６を形成するためにＮ＋型塩埋込６に対するマ
スク合せが必要になり、集積度向上の妨げＫなるという
欠点を有する。さらにはフィールド酸化膜３下にＰ型チ
ャネルストッパ６が必ず形成されるためＫ、マスクずれ
があるとトランジスタのベース側とコレクタ側とで゛ｒ
イソレージ冒ノン耐圧不均衡を生じる、隣接する埋込層
間の耐圧の値を確保するにはチャネルストッパ領域６を
小水くできないため集積度の向上に困難である等の欠点
があるうなお、フィールド酸化膜下のチャネルストッパ
を形成する従来の他の技術が特開昭５４−１６２９７８
号公報に示されている。この例ではＰ型半導体基板上に
多結晶シリコン膜とシリコン窪化膜（Ｓｉ、Ｎ、）を順
次形成後、選択的にＳｉ、Ｎ４ｇを除去し、これをマス
クとして埋込層となるＮ型不純物を打込み、引続き同一
マスクにより多結晶シリコン膜の選択酸化して酸化膜を
設け、マスクとなった窒化膜除去後、多結晶シリコン膜
と酸化膜との材質の違いを利用してＰ型不純物を基板表
面九打込みチャネルストッパを形成している。しかしこ
の方法によれば、（１１Ｎ型埋込層及び酸化膜形成時の
マスクとして多結晶シリコンを使用しているため、Ｎ型
不純物の横方向への拡散が太き（、そのた応、Ｓｉ、Ｎ
、膜によるＮ型埋込層の位置の規定が難しく、又隣接す
る素子のコレクタ間の耐圧が劣る、（２）多結晶シリコ
ンの熱処理及び酸化によって、シリコン基板表面に積層
欠陥及び群生転位が生じたり、多結晶シリコンの結晶サ
イズが成長して大きくなるためシリコン基板表面の凹凸
がいちじるしくなる等の欠点がさけられないっ 本発明は上述した従来技術の欠点を取除くため罠なされ
たものであり、その目的とするところはバイポーラ型Ｉ
Ｃの集積度向上を図ることにある。
下の半導体層にそって電流が他の半導体領域へ導通しな
いようにチャネルストッパを設ける必要がある。このチ
ャネルストッパの形成にあたっては、例えば特公昭５１
−４３８号公報等により知られている方法によればチャ
ネルストッパとフィールド酸化膜とを同一のマスクで形
成している。このチャネルストッパ形成時には基板表面
に予め形成されている基板と異なる導電製の埋込層との
間の位置合せを行う必要がある。例えば第１図に示すよ
うなＰ型Ｓｉ基板１上にＮ＋塩埋込２を介し″ＣＮ型エ
ピタキシャル層を形成し、選択酸化により形成したフィ
ールド酸化膜３でＰ型ベース４とＮ＋型コレクタ５とを
分離したＮＰＮトランジスタを構成する場合、チャネル
ストッパ６を形成するためにＮ＋型塩埋込６に対するマ
スク合せが必要になり、集積度向上の妨げＫなるという
欠点を有する。さらにはフィールド酸化膜３下にＰ型チ
ャネルストッパ６が必ず形成されるためＫ、マスクずれ
があるとトランジスタのベース側とコレクタ側とで゛ｒ
イソレージ冒ノン耐圧不均衡を生じる、隣接する埋込層
間の耐圧の値を確保するにはチャネルストッパ領域６を
小水くできないため集積度の向上に困難である等の欠点
があるうなお、フィールド酸化膜下のチャネルストッパ
を形成する従来の他の技術が特開昭５４−１６２９７８
号公報に示されている。この例ではＰ型半導体基板上に
多結晶シリコン膜とシリコン窪化膜（Ｓｉ、Ｎ、）を順
次形成後、選択的にＳｉ、Ｎ４ｇを除去し、これをマス
クとして埋込層となるＮ型不純物を打込み、引続き同一
マスクにより多結晶シリコン膜の選択酸化して酸化膜を
設け、マスクとなった窒化膜除去後、多結晶シリコン膜
と酸化膜との材質の違いを利用してＰ型不純物を基板表
面九打込みチャネルストッパを形成している。しかしこ
の方法によれば、（１１Ｎ型埋込層及び酸化膜形成時の
マスクとして多結晶シリコンを使用しているため、Ｎ型
不純物の横方向への拡散が太き（、そのた応、Ｓｉ、Ｎ
、膜によるＮ型埋込層の位置の規定が難しく、又隣接す
る素子のコレクタ間の耐圧が劣る、（２）多結晶シリコ
ンの熱処理及び酸化によって、シリコン基板表面に積層
欠陥及び群生転位が生じたり、多結晶シリコンの結晶サ
イズが成長して大きくなるためシリコン基板表面の凹凸
がいちじるしくなる等の欠点がさけられないっ 本発明は上述した従来技術の欠点を取除くため罠なされ
たものであり、その目的とするところはバイポーラ型Ｉ
Ｃの集積度向上を図ることにある。
以下、本発明を図面に示した実施例によって詳細に説明
する。
する。
第３Ａ図〜第３Ｊ図は本発明によるバイポーラＩＣの製
造プロセスを示す各工程の断面図であって、下記の工程
（Ａ）〜（Ｊ）に対応する。
造プロセスを示す各工程の断面図であって、下記の工程
（Ａ）〜（Ｊ）に対応する。
（Ａ）高抵抗Ｐ−型Ｓｉ基板１１を用意し、熱酸化によ
りその表面に９００＾の薄いＳｉｎ、膜１２を形成する
。その上にＣＶＤ（化学−気相析出）法等により耐酸化
性の膜であるＳｉ、Ｎ、膜１３を１５００＾厚に生成し
た後、ホトレジストをマスクとするプラズマエツチング
を行ない、Ｎ” ｍｍ込層を形成すべき部分のＳｉｎ、
膜１２．Ｓｉ、Ｎ４膜１３を選択的に除去する。
りその表面に９００＾の薄いＳｉｎ、膜１２を形成する
。その上にＣＶＤ（化学−気相析出）法等により耐酸化
性の膜であるＳｉ、Ｎ、膜１３を１５００＾厚に生成し
た後、ホトレジストをマスクとするプラズマエツチング
を行ない、Ｎ” ｍｍ込層を形成すべき部分のＳｉｎ、
膜１２．Ｓｉ、Ｎ４膜１３を選択的に除去する。
（ロ）上記５ｉｓＮ、膜１３をマスクにしてアンチモン
（又はヒ素）を熱拡散によって表面不純物濃度がｉｏ”
〜ｉｏ″ａｔｏｍｓ／ｄになるように基板に選択的に導
入するとともｋ、基板１１の表面を熱酸化する。これに
よってＮ＋型埋込層１４を約１．５ｓＷ＆の深さに形成
するとともに、Ｎ＋１ｊ１埋込層１４上の基板表面に４
０００人の厚さの厚いＳｉｎ、膜１５を形成する。すな
わち、Ｎ＋型埋込層１４とＳｉｎ、膜１５は同一のマス
クによって規定される。
（又はヒ素）を熱拡散によって表面不純物濃度がｉｏ”
〜ｉｏ″ａｔｏｍｓ／ｄになるように基板に選択的に導
入するとともｋ、基板１１の表面を熱酸化する。これに
よってＮ＋型埋込層１４を約１．５ｓＷ＆の深さに形成
するとともに、Ｎ＋１ｊ１埋込層１４上の基板表面に４
０００人の厚さの厚いＳｉｎ、膜１５を形成する。すな
わち、Ｎ＋型埋込層１４とＳｉｎ、膜１５は同一のマス
クによって規定される。
（Ｃ）Ｓｉ、Ｎ、膜１３を除去した後、Ｓｉｎ、膜１５
とＳｉｎ、膜１２の膜厚の差を利用してＰ型チャネルス
トッパ１６を形成する。すなわち、基板全面にボロン（
又は濃化ボロン）をイオン打込みする。
とＳｉｎ、膜１２の膜厚の差を利用してＰ型チャネルス
トッパ１６を形成する。すなわち、基板全面にボロン（
又は濃化ボロン）をイオン打込みする。
このとき、Ｓｉｎ、膜１５とＳｉｎ、膜１２との間には
３１００＾の膜厚差があるので、ボロンイオンはＳｉｎ
、膜１５がある領域では基板には達せず、一方、Ｓｉｎ
、膜１２がある領域ではこの膜を透過して基板内に打込
まれるっこの後、熱処理を行い、表面不純物濃度がｌ
Ｑ１７ａｔｏｍｓ ／ｃｊとなるようにＰ型チャネルス
トッパ１６を形成する。
３１００＾の膜厚差があるので、ボロンイオンはＳｉｎ
、膜１５がある領域では基板には達せず、一方、Ｓｉｎ
、膜１２がある領域ではこの膜を透過して基板内に打込
まれるっこの後、熱処理を行い、表面不純物濃度がｌ
Ｑ１７ａｔｏｍｓ ／ｃｊとなるようにＰ型チャネルス
トッパ１６を形成する。
このように、Ｐ型チャネルストツノ（１６は５ｉ０９膜
１５をマスクとして形成される。先に述べたように、Ｓ
ｉｎ、膜１５とＮ＋型埋込層１４とは同一のマスクによ
って規定されたものであるから、Ｐ型チャ主ルストツバ
１６はＮ＋型埋込層１４によってその位置が規定される
に等しく、したがって、これら相互の位置は位置合せす
るまでもなく自己整合的に規定される。
１５をマスクとして形成される。先に述べたように、Ｓ
ｉｎ、膜１５とＮ＋型埋込層１４とは同一のマスクによ
って規定されたものであるから、Ｐ型チャ主ルストツバ
１６はＮ＋型埋込層１４によってその位置が規定される
に等しく、したがって、これら相互の位置は位置合せす
るまでもなく自己整合的に規定される。
（Ｄ） ＨＦ系エツチング液によりＳｉｎ、ｉｌｌ
２および１５を全てエツチングによって除去する。この
とき、基板表面には図に示すような段差が生じる。
２および１５を全てエツチングによって除去する。この
とき、基板表面には図に示すような段差が生じる。
これは酸化膜形成のために費やされた基板のシリコンの
量が異なるためである。
量が異なるためである。
＠）基板上全面にＮ−型ドープエピタキシャルシリコン
層１７を１．５μｍ〜２．０μｍの厚さに形成する。こ
のとき、上述の段差がそのままエピタキシャル層１７の
表面に表われる。
層１７を１．５μｍ〜２．０μｍの厚さに形成する。こ
のとき、上述の段差がそのままエピタキシャル層１７の
表面に表われる。
（ト）酸化雰囲気中での熱処理によってエピタキシャル
シリコン層１７０表面にその表面酸化による９００人の
薄いＳｉｎ、膜１８を生成する。さらにＣＶＤ法による
５ＩｓＮ４膜１９を１５０ＯＡの厚さに形成した後、ホ
トエツチングにより、各半導体領域を絶縁分離するため
のＳｉｎ、かうなるアイソレージラン層を形成すべき部
分の５ｉｓＮ＋＠をエツチングして除去する。
シリコン層１７０表面にその表面酸化による９００人の
薄いＳｉｎ、膜１８を生成する。さらにＣＶＤ法による
５ＩｓＮ４膜１９を１５０ＯＡの厚さに形成した後、ホ
トエツチングにより、各半導体領域を絶縁分離するため
のＳｉｎ、かうなるアイソレージラン層を形成すべき部
分の５ｉｓＮ＋＠をエツチングして除去する。
０ 酸化（ウェット）雰囲気中で熱処理を行なうことに
より、Ｓｉ、Ｎ、膜１９の形成されていな〜・部分のエ
ピタキシャル層１７を選択的に酸化して、フィールドＳ
ｉｎ、膜２０を１００００人の厚さに形成する。これは
、各半導体領域を互いに絶縁分離するためのものである
。このとき、チャネルストッパ１６が引延ばされてフィ
ールドＳｉｎ、膜２０に達しアイソレージ曹ンが完成す
る。
より、Ｓｉ、Ｎ、膜１９の形成されていな〜・部分のエ
ピタキシャル層１７を選択的に酸化して、フィールドＳ
ｉｎ、膜２０を１００００人の厚さに形成する。これは
、各半導体領域を互いに絶縁分離するためのものである
。このとき、チャネルストッパ１６が引延ばされてフィ
ールドＳｉｎ、膜２０に達しアイソレージ曹ンが完成す
る。
Ｈ８１ｌＮ４ 膜１９を除去した後、新たに全面Ｋｃｖ
Ｄ法により５ｉｓＮ＋ 膜２４ｔｘ１４ｏｏＸ、ｔｖ厚
さに形成するっそして、コレクタ接続領ｊｉｌ！２１が
形成されるべき部分の５ｉｓＮ＜Ｆｌを選択的にエツチ
ングにより除去し、露出したフィールドＳｉｎ。
Ｄ法により５ｉｓＮ＋ 膜２４ｔｘ１４ｏｏＸ、ｔｖ厚
さに形成するっそして、コレクタ接続領ｊｉｌ！２１が
形成されるべき部分の５ｉｓＮ＜Ｆｌを選択的にエツチ
ングにより除去し、露出したフィールドＳｉｎ。
膜をマスクとしてリンをイオン打込みし、引続き熱処理
を行ってＮ＋型コレクタ接続領域２１を形成する。
を行ってＮ＋型コレクタ接続領域２１を形成する。
（Ｉ） ５ｉｓＮ４膜２４を全て取除いた後、コレク
タ接続領域２１を覆うようにホトレジストマスク（図示
せず）を形成してベース形成のためにボロンを全面にイ
オン打込みし、引続き熱処理を行ない、深さ０．６μｍ
ｌｉ度ＫＰ＋型ベース領域２２を形成する。次いで前記
ホトレジストマスクを除去した後、ＰＳＧ（リン・シリ
ケート・ガラス）膜２５をＣＶＤ法により約３５００大
の厚さに形成し、ホトエツチングによりペース表面のＰ
ＳＣｘ膜の一部を除去し、ヒ素をイオン打込みし、引続
き熱処理を行うことより深さ０．３５μｍのＮ＋エミッ
タ領域２３を形成する。
タ接続領域２１を覆うようにホトレジストマスク（図示
せず）を形成してベース形成のためにボロンを全面にイ
オン打込みし、引続き熱処理を行ない、深さ０．６μｍ
ｌｉ度ＫＰ＋型ベース領域２２を形成する。次いで前記
ホトレジストマスクを除去した後、ＰＳＧ（リン・シリ
ケート・ガラス）膜２５をＣＶＤ法により約３５００大
の厚さに形成し、ホトエツチングによりペース表面のＰ
ＳＣｘ膜の一部を除去し、ヒ素をイオン打込みし、引続
き熱処理を行うことより深さ０．３５μｍのＮ＋エミッ
タ領域２３を形成する。
（Ｊ） さいごに各領域に対しコンタクトホールな開
窓し、アルミニウムを真空蒸着法によって蒸着し、引続
きこれを所望の形状にパターニングして、各領域にオー
ミックコンタクトするアルミニウム電極Ｅ、Ｂ、Ｃを形
成することでＮＰＮ型バイポーラトランジスタを完成す
る。
窓し、アルミニウムを真空蒸着法によって蒸着し、引続
きこれを所望の形状にパターニングして、各領域にオー
ミックコンタクトするアルミニウム電極Ｅ、Ｂ、Ｃを形
成することでＮＰＮ型バイポーラトランジスタを完成す
る。
上記したような本発明によれば、次のような効果を得る
ことができる。
ことができる。
マスク合せが不要になったためにマスク合せ余裕が不要
になり、この結果、集積度を大ぎく向上できる。
になり、この結果、集積度を大ぎく向上できる。
前述の方法によれば、チャネルストッパとなるｐ＋ａｍ
込層は厚い酸化１［１５によってその位置が規定される
。一方、この厚い酸化膜１５とＮ＋型埋込層１４とは共
通のマスク（Ｓｉｎ、膜とＳｉ、Ｎ４膜）Ｉｃよっ【そ
れらの位置が規定される。マスクに多結晶Ｓｉを使用し
ないためＮ＋型埋込拡散でＮ十型不−物の横への広がり
がない。基板１１へのＰ＋型拡散（チャネルストッパ形
成）は厚い酸化膜１４と薄い酸化膜１２の膜厚の差を利
用して制御よく行なうことができる。したがってＰ−型
埋込層はＮ＋型垣込層によってその位置が規定されるに
等しく相互の位置は位置合せをするまでもなく整合する
。このように予め形成されたＮ＋ ｍｌ埋込層に対して
Ｐ＋型埋込層を形成するときの位置合せは不要で、した
がってマスク合せ余裕をとる必要がない。
込層は厚い酸化１［１５によってその位置が規定される
。一方、この厚い酸化膜１５とＮ＋型埋込層１４とは共
通のマスク（Ｓｉｎ、膜とＳｉ、Ｎ４膜）Ｉｃよっ【そ
れらの位置が規定される。マスクに多結晶Ｓｉを使用し
ないためＮ＋型埋込拡散でＮ十型不−物の横への広がり
がない。基板１１へのＰ＋型拡散（チャネルストッパ形
成）は厚い酸化膜１４と薄い酸化膜１２の膜厚の差を利
用して制御よく行なうことができる。したがってＰ−型
埋込層はＮ＋型垣込層によってその位置が規定されるに
等しく相互の位置は位置合せをするまでもなく整合する
。このように予め形成されたＮ＋ ｍｌ埋込層に対して
Ｐ＋型埋込層を形成するときの位置合せは不要で、した
がってマスク合せ余裕をとる必要がない。
このようにマスク合せ余裕が不ｌ！になる結果、第３Ａ
図および第３Ｂ図に対比的に示すパターンで明らかなよ
うに素子を小さく形成できＩＣの集積度が向上する。第
３Ａ図は従来技術の場合、第３Ｂ図は本発明の場合のそ
れぞれ１つのトランジスタのパターンを平面図で示して
いる。距離ぶ。
図および第３Ｂ図に対比的に示すパターンで明らかなよ
うに素子を小さく形成できＩＣの集積度が向上する。第
３Ａ図は従来技術の場合、第３Ｂ図は本発明の場合のそ
れぞれ１つのトランジスタのパターンを平面図で示して
いる。距離ぶ。
はマスク合せ余裕（＝位置合せの最大の誤差〜１μｍ）
であり、距離１１はＰ型のベース領域（Ｂ）とｐＨ塩込
埋込Ｐ＋ＢＬ）間の必要耐圧を得るための距離であり、
距離Ｊｃは隣接トランジスタのコレクタ間の必要耐圧を
得るための距離である。
であり、距離１１はＰ型のベース領域（Ｂ）とｐＨ塩込
埋込Ｐ＋ＢＬ）間の必要耐圧を得るための距離であり、
距離Ｊｃは隣接トランジスタのコレクタ間の必要耐圧を
得るための距離である。
ベース（Ｂ）、コレクタＣ）は従来と同じ寸法であるが
、本発明によればマスク合せ余裕！□だけ省略すること
ができる。
、本発明によればマスク合せ余裕！□だけ省略すること
ができる。
また、上述のように、位置合せの必要性が無くなったこ
とにより、Ｐ＋型埋込層形成のためのマスク形成工程を
省略できプロセスが簡略化できる。
とにより、Ｐ＋型埋込層形成のためのマスク形成工程を
省略できプロセスが簡略化できる。
さらＫ、同様の理由でピ型埋込層とＰ＋型ペース領域間
の距離のばらつきがなくなるので耐圧を向上でき、信頼
性を向上でき、エピタキシャル層１７形成後にＰ＋型の
チャネルを形成するよりもチャネルストッパとＰ型ベー
ス領域との間の耐性を大きくできる。
の距離のばらつきがなくなるので耐圧を向上でき、信頼
性を向上でき、エピタキシャル層１７形成後にＰ＋型の
チャネルを形成するよりもチャネルストッパとＰ型ベー
ス領域との間の耐性を大きくできる。
さらに、 Ｐ＋型埋込層形成のための不純物の導入は薄
いＳｉｎ、膜を通して行われ、かつその後ＳｔＯ，膜を
取除いてＰ＋ｆＪＩｌ込層の上に直接にエピタキシャル
成長を行なうため、半導体層の結晶欠陥を生じることが
ない。又、結晶サイズの生長による半導体層表面の凹凸
も少なくなる。また、同様の理由でＮ＋型不純物の横方
向への拡散を考慮した位置合せの調整も不要である。し
たがって、隣接する素子のコレクタ間の耐圧低下を防止
できる。
いＳｉｎ、膜を通して行われ、かつその後ＳｔＯ，膜を
取除いてＰ＋ｆＪＩｌ込層の上に直接にエピタキシャル
成長を行なうため、半導体層の結晶欠陥を生じることが
ない。又、結晶サイズの生長による半導体層表面の凹凸
も少なくなる。また、同様の理由でＮ＋型不純物の横方
向への拡散を考慮した位置合せの調整も不要である。し
たがって、隣接する素子のコレクタ間の耐圧低下を防止
できる。
本実施例によれば、以上の他Ｋ、さらに集積度の向上に
大きな効果を有する。すなわち、アイソプレーナ法に代
えてｔ、ｏｃｏｓ（ｓｉ遺遺伝低温酸化法により形成し
たＳｉｎ、膜により素子の絶縁分離を行なって゛いるの
で、Ｓｉ、Ｎ４ 膜マスク下のシリコンのアンダエッチ
がなく、シたがってその分マスクに余裕を取る必要がな
く集積度を向上できる。第４Ｆ〜第４Ｇ図に示すように
アイソレージｍｙｓｉ０１１［の形成時、Ｓｉ、Ｎ、マ
スクをエピタキシャル層の凹部に形成するため、選択酸
化によるバードヘッド（８４０，膜の央起部）の形成が
緩和され、この上圧形成される配線の段切れがなくなる
。このように本実施例によれば、先述のマスク合せ余裕
省略による集積度向上の効果と合せて、さらに相乗的な
効果を奏しバイポーラ１ＩＩＣの集積度向上に極めて有
効である。
大きな効果を有する。すなわち、アイソプレーナ法に代
えてｔ、ｏｃｏｓ（ｓｉ遺遺伝低温酸化法により形成し
たＳｉｎ、膜により素子の絶縁分離を行なって゛いるの
で、Ｓｉ、Ｎ４ 膜マスク下のシリコンのアンダエッチ
がなく、シたがってその分マスクに余裕を取る必要がな
く集積度を向上できる。第４Ｆ〜第４Ｇ図に示すように
アイソレージｍｙｓｉ０１１［の形成時、Ｓｉ、Ｎ、マ
スクをエピタキシャル層の凹部に形成するため、選択酸
化によるバードヘッド（８４０，膜の央起部）の形成が
緩和され、この上圧形成される配線の段切れがなくなる
。このように本実施例によれば、先述のマスク合せ余裕
省略による集積度向上の効果と合せて、さらに相乗的な
効果を奏しバイポーラ１ＩＩＣの集積度向上に極めて有
効である。
次に、本発明の第２の実施例として、素子間の絶縁分離
の方法として酸化膜アイソレージ１ンに代えて、ＰＮ接
合アイソレーションを利用した例について説明する。
の方法として酸化膜アイソレージ１ンに代えて、ＰＮ接
合アイソレーションを利用した例について説明する。
この場合のプロセスは、実施例１で述べた半導体基板１
１上にエピタキシャル半導体層１７を形成するまでの工
程（第２Ａ〜第２Ｅ図）は同じプロセスを用いその後半
導体層１７の表面の一部ＫＳｉｎ、膜のホトレジスト処
理による窓開エッチを行ない、ボリン等を選択的に拡散
又はイオン打込みを行ない半導体層表面からＰ＋型埋込
層１６に達するＰ＋型絶縁分離領域２５を得る。
１上にエピタキシャル半導体層１７を形成するまでの工
程（第２Ａ〜第２Ｅ図）は同じプロセスを用いその後半
導体層１７の表面の一部ＫＳｉｎ、膜のホトレジスト処
理による窓開エッチを行ない、ボリン等を選択的に拡散
又はイオン打込みを行ない半導体層表面からＰ＋型埋込
層１６に達するＰ＋型絶縁分離領域２５を得る。
第５図はこのようなプロセスにより得られたＰ＋型分離
領域２５により囲まれたＮ型エピタキシャル層１７表面
ＫＰ＋型ペース領域２２．Ｎ＋型エミッタ領域２３．Ｎ
＋型コレクタ取出し部２１を形成した構造を示す。
領域２５により囲まれたＮ型エピタキシャル層１７表面
ＫＰ＋型ペース領域２２．Ｎ＋型エミッタ領域２３．Ｎ
＋型コレクタ取出し部２１を形成した構造を示す。
この実施例によれば先述した実施例によって得られる効
果の他に次のような効果が得られる。特に高速性を要求
されるＩＣではエピタキシャル層１７は薄く例えば１．
５〜２．０μｍ１ｌＣ形成されるので、ＰＮ接合による
分離方法によっても絶縁分離領域の面積は殆んど変化は
なく高集積度のＩＣが得られる。また、酸化膜による分
離法によった場合と異なり、表面が平坦になり、配線層
の断線防止などに好都合であるう
果の他に次のような効果が得られる。特に高速性を要求
されるＩＣではエピタキシャル層１７は薄く例えば１．
５〜２．０μｍ１ｌＣ形成されるので、ＰＮ接合による
分離方法によっても絶縁分離領域の面積は殆んど変化は
なく高集積度のＩＣが得られる。また、酸化膜による分
離法によった場合と異なり、表面が平坦になり、配線層
の断線防止などに好都合であるう
第１図は従来技術により製造されたバイポーラＩＣの例
を示す断面図、第２Ａ図〜第２Ｊ図は本発明によるＩＣ
の製造プロセスを示すための各工程毎の断面図、第３Ａ
図及び第３Ｂ図は本発明の効果を示す平面図であって囚
は従来例、の）は本発明の例、第４図は本発明によるバ
イボ〜うＩＣの他の形態を示す断面図でちる。 １１ ・Ｐ−型シリコン基板、１２・・・薄い酸化膜、
１３ ・シリコン窒化膜、１４・・・Ｎ＋型埋込層、１
５・・・厚い酸化膜、１６・・・Ｐ＋型チャネルストッ
パ、１７・・・Ｎ−’型エピタキシャル層、２０・・・
絶縁分離用のフィールド酸化膜、２１・・Ｎ＋型コレク
タ接続領域、２２・・・Ｐ型ベース領域、２３・・・Ｎ
型エミッタ領域、２５・・・ＰＳＧ膜、２６・・Ｐ＋型
分離領域。 代理人 弁理士 薄 １）利 幸 第２Ａ図 第２Ｄ図 第２１−図 ／／ へ゛）２０図 第２Ｈ図 ４ 第２Ｉ図 第２Ｊ図 第３Ａ図 第３Ｂｒ／Ｉ ／ｒ 第゛４図 手続補正書（自発） ・ＪＬ ｆ’ｌの表、ｊ； 昭和５６年特許願第 １２５２０２ 号プと明の名称 半導体集積回路装置の製造法 を山１１云をする者 ５】つ・１１式会ンＩ １１ 立 製 作
所′ ｉ−三 １） 勝 茂代 理
人 ゛・ パ・′・ 〒ｊχ東京都千代１１区丸の内
−丁目５番１吋ノ４、ノ（会ン＋’、１１ｊｉ製（１，
’＋ゾＣ内；１ｉ１：ｌｌす’４３５４２２１１、明細
書の特許請求の範囲を別紙の通り補正する。 ２、明細寄生第５頁第１９行目の「第３Ａ図〜第３５図
」を「第２Ａ図〜第２５図」と補正する。 ３、明細書中筒１１頁第１８行目のｌ’−Ｐ＋ＢＬｊを
「Ｐ型チャネルストッパ」と補正する。 ４、明細寄生第１２頁第１０行目の「チャネル」を「チ
ャネルストッパ」と補正する。 ５、明細書中筒１２頁第１１行目の「耐性」を「耐圧」
と補正する ６、明細書中篇１３頁第１０行目の「第４Ｆ図〜第４Ｇ
図」を「第２Ｆ図〜第２Ｇ図」と補正する。 ７、明細書中筒１４頁第１０行目の「Ｐ１型絶絶縁離領
域２５」を「Ｐ＋型絶縁分離領域２６」と補正する。 ８、明細書中筒１４頁第１１行目の「第５図」を「第４
図」と補正する。 ９、明細書中筒１４頁第１１行目乃至第１２行目の「Ｐ
＋型分離領域２５」を「Ｐ＋型絶縁分離領域２６」と補
正する。 １０、ｇ書に添付した図面の第４図を別添の図面のよう
に補正する。 特許請求の範囲 １、第１導電型の半導体基板上に薄い酸化膜を介して耐
酸化膜を選択的に形成する工程、前記基板の表面に耐酸
化膜をマスクとして第２導電型の半導体領域を形成する
た゛めの不純物導入を行なう工程、前記耐酸化膜をマス
クとして前記基板の表面にその表面牛導体の熱酸化によ
る厚い酸化膜を形成する工程、前記耐酸化膜を取除いた
後に前記厚い酸化膜をマスクとして前記薄い酸化膜を通
してその直下の基板内に第１導電型の半導体領域を形成
するための不純物を導入する工程、前記酸化膜のすべて
を取除いた後に前記基板上全面に第２導電型半導体層を
形成する工程を少なくとも包含することを特徴とする半
導体集積回路装置の製造法。 ２、第１導電型の半導体基板上に薄い酸化膜を介して第
１の耐酸化膜を選択的に形成する工程、前記基板の表面
に第１の耐酸化膜をマスクとして第２導電シの半導体領
域を形成するための不純物導入を行ないかつマスクの形
成されない基板表面に熱酸化によ６Ｊｌｕ−第１の酸化
膜を形成する工程、前記第１の耐酸化膜を取除いた後に
第１の酸化膜をマスクとして前記薄い酸化膜を通して基
板内に第１導電型の半導体領域を形成するための不純物
を導入する工程、前記全ての酸化膜を取除いた後に基板
上全面に第２導電型半導体層を形成する工程、前記第２
導電型半導体層上に第２の耐酸化膜を選択的に形成する
工程、第２の耐酸化膜をマスクとして前記半導体層の熱
酸化により領域絶縁分離のための厚い第２の酸化膜を形
成する工程、第２の耐酸化膜を取除いた後、第２の酸化
膜により分離された領域のそれぞれに選択的に所望の素
子領域を形成する工程とから成る半導体集積回路装置の
製造法。 ３、第２の酸化膜によって半導体層表面に生ずる段差位
置を、第１の酸化膜の端部位置に合せることにより表面
の段差を特徴とする特許請求の範囲第２項に記載の半導
体集積回路装置の製造法。 代理人 弁理士 薄 １）利、″幸−ヂ。 ′号、、−＋ Ｆ、／ 第 ４ｉ！２１
を示す断面図、第２Ａ図〜第２Ｊ図は本発明によるＩＣ
の製造プロセスを示すための各工程毎の断面図、第３Ａ
図及び第３Ｂ図は本発明の効果を示す平面図であって囚
は従来例、の）は本発明の例、第４図は本発明によるバ
イボ〜うＩＣの他の形態を示す断面図でちる。 １１ ・Ｐ−型シリコン基板、１２・・・薄い酸化膜、
１３ ・シリコン窒化膜、１４・・・Ｎ＋型埋込層、１
５・・・厚い酸化膜、１６・・・Ｐ＋型チャネルストッ
パ、１７・・・Ｎ−’型エピタキシャル層、２０・・・
絶縁分離用のフィールド酸化膜、２１・・Ｎ＋型コレク
タ接続領域、２２・・・Ｐ型ベース領域、２３・・・Ｎ
型エミッタ領域、２５・・・ＰＳＧ膜、２６・・Ｐ＋型
分離領域。 代理人 弁理士 薄 １）利 幸 第２Ａ図 第２Ｄ図 第２１−図 ／／ へ゛）２０図 第２Ｈ図 ４ 第２Ｉ図 第２Ｊ図 第３Ａ図 第３Ｂｒ／Ｉ ／ｒ 第゛４図 手続補正書（自発） ・ＪＬ ｆ’ｌの表、ｊ； 昭和５６年特許願第 １２５２０２ 号プと明の名称 半導体集積回路装置の製造法 を山１１云をする者 ５】つ・１１式会ンＩ １１ 立 製 作
所′ ｉ−三 １） 勝 茂代 理
人 ゛・ パ・′・ 〒ｊχ東京都千代１１区丸の内
−丁目５番１吋ノ４、ノ（会ン＋’、１１ｊｉ製（１，
’＋ゾＣ内；１ｉ１：ｌｌす’４３５４２２１１、明細
書の特許請求の範囲を別紙の通り補正する。 ２、明細寄生第５頁第１９行目の「第３Ａ図〜第３５図
」を「第２Ａ図〜第２５図」と補正する。 ３、明細書中筒１１頁第１８行目のｌ’−Ｐ＋ＢＬｊを
「Ｐ型チャネルストッパ」と補正する。 ４、明細寄生第１２頁第１０行目の「チャネル」を「チ
ャネルストッパ」と補正する。 ５、明細書中筒１２頁第１１行目の「耐性」を「耐圧」
と補正する ６、明細書中篇１３頁第１０行目の「第４Ｆ図〜第４Ｇ
図」を「第２Ｆ図〜第２Ｇ図」と補正する。 ７、明細書中筒１４頁第１０行目の「Ｐ１型絶絶縁離領
域２５」を「Ｐ＋型絶縁分離領域２６」と補正する。 ８、明細書中筒１４頁第１１行目の「第５図」を「第４
図」と補正する。 ９、明細書中筒１４頁第１１行目乃至第１２行目の「Ｐ
＋型分離領域２５」を「Ｐ＋型絶縁分離領域２６」と補
正する。 １０、ｇ書に添付した図面の第４図を別添の図面のよう
に補正する。 特許請求の範囲 １、第１導電型の半導体基板上に薄い酸化膜を介して耐
酸化膜を選択的に形成する工程、前記基板の表面に耐酸
化膜をマスクとして第２導電型の半導体領域を形成する
た゛めの不純物導入を行なう工程、前記耐酸化膜をマス
クとして前記基板の表面にその表面牛導体の熱酸化によ
る厚い酸化膜を形成する工程、前記耐酸化膜を取除いた
後に前記厚い酸化膜をマスクとして前記薄い酸化膜を通
してその直下の基板内に第１導電型の半導体領域を形成
するための不純物を導入する工程、前記酸化膜のすべて
を取除いた後に前記基板上全面に第２導電型半導体層を
形成する工程を少なくとも包含することを特徴とする半
導体集積回路装置の製造法。 ２、第１導電型の半導体基板上に薄い酸化膜を介して第
１の耐酸化膜を選択的に形成する工程、前記基板の表面
に第１の耐酸化膜をマスクとして第２導電シの半導体領
域を形成するための不純物導入を行ないかつマスクの形
成されない基板表面に熱酸化によ６Ｊｌｕ−第１の酸化
膜を形成する工程、前記第１の耐酸化膜を取除いた後に
第１の酸化膜をマスクとして前記薄い酸化膜を通して基
板内に第１導電型の半導体領域を形成するための不純物
を導入する工程、前記全ての酸化膜を取除いた後に基板
上全面に第２導電型半導体層を形成する工程、前記第２
導電型半導体層上に第２の耐酸化膜を選択的に形成する
工程、第２の耐酸化膜をマスクとして前記半導体層の熱
酸化により領域絶縁分離のための厚い第２の酸化膜を形
成する工程、第２の耐酸化膜を取除いた後、第２の酸化
膜により分離された領域のそれぞれに選択的に所望の素
子領域を形成する工程とから成る半導体集積回路装置の
製造法。 ３、第２の酸化膜によって半導体層表面に生ずる段差位
置を、第１の酸化膜の端部位置に合せることにより表面
の段差を特徴とする特許請求の範囲第２項に記載の半導
体集積回路装置の製造法。 代理人 弁理士 薄 １）利、″幸−ヂ。 ′号、、−＋ Ｆ、／ 第 ４ｉ！２１
Claims (1)
- 【特許請求の範囲】 １、嬉１導電型の半導体基板上に薄い酸化膜を介して耐
酸化膜を選択的に形成する工程、前記基板の表面に耐酸
化膜をマスクとして第２導電型の半導体領域を形成する
ための不純物導入を行なう工程、嬉１の耐酸化膜をマス
クとして前記基板の表面にその表面半導体の熱酸化によ
る酸化膜を形成する工程、前記耐酸化膜を取除いた後に
前記厚い酸化膜をマスクとして前記薄い酸化膜を通して
その直下の基板内に第１導電型の半導体領域を形成する
ための不純物を導入する工程、前記酸化膜のすべてを取
除いた後に前記基板上全面に第２導電型半導体層を形成
する工程を少なくとも包含することを特徴とする半導体
集積回路装置の製造法。 λ 第１導電型の半導体基板上に薄い酸化膜を介して第
１の耐酸化膜を選択的に形成する工程、前記基板の表面
に第１の耐酸化膜をマスクとして第２導電渥の半導体領
域を形成するための不純物導入を行ないかつマスクの形
成されない基板表面に熱酸化による第１の酸化膜を形成
する工程、前記第１の耐酸化膜を取除いた後に第１の酸
化膜をマスクとして前記薄い酸化膜を通して基板内に第
１導電瀝の半導体領域を形成するための不純物を導入す
る工程、前記全ての撫化膜を取除いた後に基板上全面に
第２導電型半導体層を形成する工程、前記第２導電型半
導体層上に第２の耐酸化膜を選択的に形成する工程、第
２の耐酸化膜をマスクとして前記半導体層の熱酸化によ
り領域絶縁分離のための厚い第２の酸化膜を形成する工
程、第２の耐酸化膜を取除いた後、第２の酸化膜により
分離された領域のそれぞれに選択的に所望の素子領域を
形成する工程とから成る半導体集積回路装置の製造法。 ３、鮪２の酸化膜によって半導体層表面に生ずる段差位
置を、第１の酸化膜の端部位置に合せることにより表面
の段差を特徴とする特許請求の範囲第２項に記載の半導
体集積回路の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12520281A JPS5827340A (ja) | 1981-08-12 | 1981-08-12 | 半導体集積回路装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12520281A JPS5827340A (ja) | 1981-08-12 | 1981-08-12 | 半導体集積回路装置の製造法 |
Related Child Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31636088A Division JPH02339A (ja) | 1988-12-16 | 1988-12-16 | 半導体集積回路装置 |
| JP31636188A Division JPH02340A (ja) | 1988-12-16 | 1988-12-16 | 半導体集積回路装置の製造法 |
| JP31635988A Division JPH02338A (ja) | 1988-12-16 | 1988-12-16 | 半導体集積回路装置の製造法 |
| JP31635888A Division JPH02337A (ja) | 1988-12-16 | 1988-12-16 | 半導体集積回路装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5827340A true JPS5827340A (ja) | 1983-02-18 |
Family
ID=14904430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12520281A Pending JPS5827340A (ja) | 1981-08-12 | 1981-08-12 | 半導体集積回路装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827340A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS624339A (ja) * | 1985-06-29 | 1987-01-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH02244737A (ja) * | 1988-10-31 | 1990-09-28 | Texas Instr Inc <Ti> | 集積回路の製法 |
| US5451530A (en) * | 1990-12-21 | 1995-09-19 | Texas Instruments Incorporated | Method for forming integrated circuits having buried doped regions |
-
1981
- 1981-08-12 JP JP12520281A patent/JPS5827340A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS624339A (ja) * | 1985-06-29 | 1987-01-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH02244737A (ja) * | 1988-10-31 | 1990-09-28 | Texas Instr Inc <Ti> | 集積回路の製法 |
| US5451530A (en) * | 1990-12-21 | 1995-09-19 | Texas Instruments Incorporated | Method for forming integrated circuits having buried doped regions |
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