JPS58102559A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS58102559A JPS58102559A JP20228681A JP20228681A JPS58102559A JP S58102559 A JPS58102559 A JP S58102559A JP 20228681 A JP20228681 A JP 20228681A JP 20228681 A JP20228681 A JP 20228681A JP S58102559 A JPS58102559 A JP S58102559A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明はバイポーラ型の半導体装置およびその製造方法
の改良に関するものである。
の改良に関するものである。
（ｇ） 技術の背景
電子桟器等に用いるバイポーラ型のＩＣとして高速・高
集積化されたバイポーラ型のＩＣ，ＬＳＩ等の半導体装
置が要望されている。
集積化されたバイポーラ型のＩＣ，ＬＳＩ等の半導体装
置が要望されている。
（８） 従来技術と問題点
このような要求を満たす従来のバイポーラ型の半導体装
置の製造方法としてアドバンスト、ポリシリコン、セル
ファフィン法（ＡＰＳＡ）法が用いられている。
置の製造方法としてアドバンスト、ポリシリコン、セル
ファフィン法（ＡＰＳＡ）法が用いられている。
このようなＡＰＳＡ法を用いた従来のバイポーラ型の半
導体装置およびその製造方法について第１図よシ第６図
までを用いて説明する。
導体装置およびその製造方法について第１図よシ第６図
までを用いて説明する。
まず第１図に示すようにＰ型のＳ１基板ｌに所定パター
ンのＮ型の不純物の拡散により埋込層２を形成したのち
、該基板上にＮ型の８１工ビタキシヤ〃層８を形成後、
ｐＨ１の素子間分離領域４を拡散によシ形成しペース形
成予定額ｆｉＡおよびコレクタ接続形成領埴Ｂ上にホト
リソグラフィ技術により窒化シリコン膜５Ａ、５Ｂを選
択的に形成し、該窒化シリコン膜５Ａ、５Ｂをマスクと
してフィールドシリコン酸化膜６Ａ、６Ｂ、６Ｃを熱酸
化によシ形成する。
ンのＮ型の不純物の拡散により埋込層２を形成したのち
、該基板上にＮ型の８１工ビタキシヤ〃層８を形成後、
ｐＨ１の素子間分離領域４を拡散によシ形成しペース形
成予定額ｆｉＡおよびコレクタ接続形成領埴Ｂ上にホト
リソグラフィ技術により窒化シリコン膜５Ａ、５Ｂを選
択的に形成し、該窒化シリコン膜５Ａ、５Ｂをマスクと
してフィールドシリコン酸化膜６Ａ、６Ｂ、６Ｃを熱酸
化によシ形成する。
その後第２図のようにホトリソグラフィ法、プラズマエ
ツチング法を用いてベース領域Ａ内のエミッタ形成予定
領域Ｃ上に第１層の５１８Ｎ４膜７をバターニングして
形成する。
ツチング法を用いてベース領域Ａ内のエミッタ形成予定
領域Ｃ上に第１層の５１８Ｎ４膜７をバターニングして
形成する。
その後第８図に示すように基板上に全面にポリＳ１膜８
をＣＶＤ法で形成したのち、該基板上にバターニングせ
る５ｉＢＮ４膜９Ａ、９Ｂ、９ＣをＣＶＤ法、ホトリソ
グラフィ法、プラズマエツチング法を用いて形成後、該
パターニングせる第２層の５ｉａＮ、膜９’Ａ、９Ｂ、
９Ｃをマスクとして前記ポ！ＪＳｉ、１ｉ１８を選択的
に鹸化して第１層の５１８Ｎ４膜７上およびフィールド
酸化１＠６Ａ、６Ｂ、ＢＣ上に所定パターンの５ｉｎＱ
膜１０Ａ、 １０Ｂ、１０Ｃ，ＩＯＤを形成する。
をＣＶＤ法で形成したのち、該基板上にバターニングせ
る５ｉＢＮ４膜９Ａ、９Ｂ、９ＣをＣＶＤ法、ホトリソ
グラフィ法、プラズマエツチング法を用いて形成後、該
パターニングせる第２層の５ｉａＮ、膜９’Ａ、９Ｂ、
９Ｃをマスクとして前記ポ！ＪＳｉ、１ｉ１８を選択的
に鹸化して第１層の５１８Ｎ４膜７上およびフィールド
酸化１＠６Ａ、６Ｂ、ＢＣ上に所定パターンの５ｉｎＱ
膜１０Ａ、 １０Ｂ、１０Ｃ，ＩＯＤを形成する。
その後ポリシリコン膜の選択酸化に用いた第２層のＳｉ
８Ｎ４膜９Ａ、９Ｂ、９ｃを除去してから第４図に示す
ようにフィールド酸化膜６Ａ、６Ｂ。
８Ｎ４膜９Ａ、９Ｂ、９ｃを除去してから第４図に示す
ようにフィールド酸化膜６Ａ、６Ｂ。
６Ｃおよび前述したポリＳ１膜を選択的に酸化して得ら
れたＳｉｎ、膜１０Ａ、１０Ｂ、１０Ｃ，１０Ｄおよ・
・び該基板上に形成したホトレジスト膜（図示せず）を
マスクとしてコレクタ接続領域１２および外部ペース領
域１１を形成するために選択的にリン［Ｆ］およびボロ
ン（ハ）を導入する。
れたＳｉｎ、膜１０Ａ、１０Ｂ、１０Ｃ，１０Ｄおよ・
・び該基板上に形成したホトレジスト膜（図示せず）を
マスクとしてコレクタ接続領域１２および外部ペース領
域１１を形成するために選択的にリン［Ｆ］およびボロ
ン（ハ）を導入する。
次にパターニングせるホトレジスト膜（図示せず）をマ
スクとして用いて第４図に示した第１層のＳ’Ｕ−８Ｎ
４Ｐ！４７上の５ｉｎｓ膜１０Ｂをプラズマエツチング
法によシ除去したのち、第す図のように熱酸化によシ酸
化膜１８を形成したのち、第１層の５ｉａＮ４膜？上よ
ｊ７Ｂをイオン注入して内部ペース領域１４を形成する
。
スクとして用いて第４図に示した第１層のＳ’Ｕ−８Ｎ
４Ｐ！４７上の５ｉｎｓ膜１０Ｂをプラズマエツチング
法によシ除去したのち、第す図のように熱酸化によシ酸
化膜１８を形成したのち、第１層の５ｉａＮ４膜？上よ
ｊ７Ｂをイオン注入して内部ペース領域１４を形成する
。
更に第１層の５ｉｓＮ４膜７をプラズマエツチング法で
除去し、その箇所にＰをイオン注入して第６図に示すよ
うにＮ型のエミッタ領域１５を形成する。その後練基板
にドープしたポリＳ１膜を形成してエミッタ領斌接続用
電極１６を形成して半導体装置を形成していた。
−しかしこのよ
うな方法で形成され大半導体装置はエミツタ窓となるシ
リコン窒化膜？上の酸化されたポリシリコン膜を完全に
除去するために、該ポリシリコンを選択酸化する第２層
のシリコン電化膜はマスクの位置合せ精度を含め、大き
めに形成しなければならない。このため外部ペースの引
き出しのポリシリコン電極窓１７と第１層の電化シリコ
ンＳｉ８Ｎ４膜７を除去したエミツタ窓とが自己整合さ
れず、ベース領域内を小さくするのが難しく、ベース・
コレクタ容量の減少による高速化及び半導体装置の高集
積化の大きな障害となっている。
除去し、その箇所にＰをイオン注入して第６図に示すよ
うにＮ型のエミッタ領域１５を形成する。その後練基板
にドープしたポリＳ１膜を形成してエミッタ領斌接続用
電極１６を形成して半導体装置を形成していた。
−しかしこのよ
うな方法で形成され大半導体装置はエミツタ窓となるシ
リコン窒化膜？上の酸化されたポリシリコン膜を完全に
除去するために、該ポリシリコンを選択酸化する第２層
のシリコン電化膜はマスクの位置合せ精度を含め、大き
めに形成しなければならない。このため外部ペースの引
き出しのポリシリコン電極窓１７と第１層の電化シリコ
ンＳｉ８Ｎ４膜７を除去したエミツタ窓とが自己整合さ
れず、ベース領域内を小さくするのが難しく、ベース・
コレクタ容量の減少による高速化及び半導体装置の高集
積化の大きな障害となっている。
（４） 発明の目的
本発明は上述した欠点を除去し、前述した外部ベース領
域とエミッタ領域とを自己整合によって形成し、もって
ベース領域の寸法を小さくして高速度および高集積度の
半導体装置を得るような半導体装置の製造方法の提供を
目的とするものである。
域とエミッタ領域とを自己整合によって形成し、もって
ベース領域の寸法を小さくして高速度および高集積度の
半導体装置を得るような半導体装置の製造方法の提供を
目的とするものである。
（６）発明の構成
かかる目的を達成するための半導体装置は少なくともベ
ース形成領域が所定パターンに窓開きされ九フィールド
酸化膜を有するシリコン基板上にポリシリコン膜がベー
ス領域と接続してフィールド酸化膜上に延びて形成され
、該ベース領域内のエミッタ領域の周囲がフィールド酸
化膜上に延びる二酸化シリコン族で囲われ、前記ベース
領域内のエミッタ領域を形成する拡散窓とエミッタ及び
ベース電極意が自己整合により形成され、前記エミッタ
領域からの接続用配線が前記ポリシリコン上に二酸化シ
リコン膜等の絶縁膜を介して形成されることを特徴とす
るものである。また上記半導体装置の製造方法は少なく
ともベース形成領域が窓開きされたフィールド酸化膜を
有するシリコン基板上に第１層のポリシリコン膜を形成
する工程、該ポリシリコン膜上より不純物を導入してベ
ース領域を形成する工程、該基板上に酸化シリコン膜お
よび窒化シリコン膜を順次形成する工程、該ベース領域
内のエミッタ形成予定領域上の窒化シリコン膜を窓開き
する工程、前記窓開きした窒化シリコンａｔマスクとし
てポリシリコン膜およびその下のンリコン基板の一部を
酸化して酸化物層を形成する工程、前記窒開きした窒化
シリコン族をマスクとして前記形成した酸化物層を除去
してエミッタ領域の拡散窓と電極室を形成する工程、前
１ｌＩｉｌｌ！愈開きした電化シリコン膜とフィールド
酸化膜上の窒化シリコン膜を除去する工程、該基板上に
第２層のポリシリコン膜を形成して後で形成するエミッ
タ領域と接続をとる工程、該基板上のエミッタ領域に不
純物を導入する工程、該基板上に配線用金属膜を形成後
所定のパターンに形成することを特徴とするものである
。更に前記半導体装置の製造に関し、窓開きした窒化シ
リコン膜をマスクとして酸化物層を形成後、前記酸化物
層をマスクとして不純物を導入して外部ベース領域を形
成する工程、前記窒化シリコン膜をマスクとして酸化物
層を除去してエミッタ領域の拡散窓と電極室を形成する
工程、前記窓開きした窒化シリコン膜を除去する工程、
該基板上に第２−のポリシリコン膜を形成してエミッタ
領域と接続をとる工程、エミッタ領域の拡散窓よシネ鈍
物を導入して内部ベース領域とエミッタ領域を形成する
工程、該基板上に配線用金属膜を所定のパターンに形成
することを特徴とするものである。
ース形成領域が所定パターンに窓開きされ九フィールド
酸化膜を有するシリコン基板上にポリシリコン膜がベー
ス領域と接続してフィールド酸化膜上に延びて形成され
、該ベース領域内のエミッタ領域の周囲がフィールド酸
化膜上に延びる二酸化シリコン族で囲われ、前記ベース
領域内のエミッタ領域を形成する拡散窓とエミッタ及び
ベース電極意が自己整合により形成され、前記エミッタ
領域からの接続用配線が前記ポリシリコン上に二酸化シ
リコン膜等の絶縁膜を介して形成されることを特徴とす
るものである。また上記半導体装置の製造方法は少なく
ともベース形成領域が窓開きされたフィールド酸化膜を
有するシリコン基板上に第１層のポリシリコン膜を形成
する工程、該ポリシリコン膜上より不純物を導入してベ
ース領域を形成する工程、該基板上に酸化シリコン膜お
よび窒化シリコン膜を順次形成する工程、該ベース領域
内のエミッタ形成予定領域上の窒化シリコン膜を窓開き
する工程、前記窓開きした窒化シリコンａｔマスクとし
てポリシリコン膜およびその下のンリコン基板の一部を
酸化して酸化物層を形成する工程、前記窒開きした窒化
シリコン族をマスクとして前記形成した酸化物層を除去
してエミッタ領域の拡散窓と電極室を形成する工程、前
１ｌＩｉｌｌ！愈開きした電化シリコン膜とフィールド
酸化膜上の窒化シリコン膜を除去する工程、該基板上に
第２層のポリシリコン膜を形成して後で形成するエミッ
タ領域と接続をとる工程、該基板上のエミッタ領域に不
純物を導入する工程、該基板上に配線用金属膜を形成後
所定のパターンに形成することを特徴とするものである
。更に前記半導体装置の製造に関し、窓開きした窒化シ
リコン膜をマスクとして酸化物層を形成後、前記酸化物
層をマスクとして不純物を導入して外部ベース領域を形
成する工程、前記窒化シリコン膜をマスクとして酸化物
層を除去してエミッタ領域の拡散窓と電極室を形成する
工程、前記窓開きした窒化シリコン膜を除去する工程、
該基板上に第２−のポリシリコン膜を形成してエミッタ
領域と接続をとる工程、エミッタ領域の拡散窓よシネ鈍
物を導入して内部ベース領域とエミッタ領域を形成する
工程、該基板上に配線用金属膜を所定のパターンに形成
することを特徴とするものである。
（６）発明勢愉の実施例
以下図面を用いて本発明の一実施例につき詳細に説明す
る。
る。
第７図より第１１図までが本発明の方法を用いて半導体
装置を形成する場合の第１の実施例の工程を示す断面図
で第１２図より第１４図までが第２の実施例を示す断面
図で特にベース領域近傍の部分の要部拡大図で示す。
装置を形成する場合の第１の実施例の工程を示す断面図
で第１２図より第１４図までが第２の実施例を示す断面
図で特にベース領域近傍の部分の要部拡大図で示す。
まず第７図に示すように前述した埋込み層２、素子間分
離帯４、フィールド酸化膜６Ａ、６Ｂ。
離帯４、フィールド酸化膜６Ａ、６Ｂ。
６Ｃをそれぞれ形成した８１基板上にボＩＪ Ｓｉ膜２
１を後の工程で形成するベース領域からの接続用電極と
してＣＶＤ法によって形成する。その後練基板上よりボ
ロン（ハ）をイオン注入し該基板を熱処理してベース領
域２２を形成する。その後５ｉｎ９膜２８と５ｊ−ａＮ
４膜２４をＣＶＤ法によって連続的に形成したのちホト
リソグラフィ法を用いて所定のパターンに窒開きする。
１を後の工程で形成するベース領域からの接続用電極と
してＣＶＤ法によって形成する。その後練基板上よりボ
ロン（ハ）をイオン注入し該基板を熱処理してベース領
域２２を形成する。その後５ｉｎ９膜２８と５ｊ−ａＮ
４膜２４をＣＶＤ法によって連続的に形成したのちホト
リソグラフィ法を用いて所定のパターンに窒開きする。
この窓開きした部分の下のＳｉ ｇ扼が後の工程でエミ
ッタ領域となる箇所である。
ッタ領域となる箇所である。
その後第８図に示すように窓開きした部分のポリＳ１膜
２８および下部の８１基板を一部酸化して酸化物層２５
を形成する。
２８および下部の８１基板を一部酸化して酸化物層２５
を形成する。
その後該惣開きした８１８Ｎ４＠ ２４をマスクとして
用いて酸化物層２６をプラズマエッチングのような異方
性エツチングを用いて第９−の点線！で示した部分に沿
って除去する。すると５ｉａＮ４膜２４が屋根のひさし
のように張シ出した部分の下のバーズビークと称せられ
ている部分の酸化物層２６は残留するようになる。更に
Ｓｉｎｇ ＠ ６ Ｂ上の５ｉｓＮ４膜ｇ４、その下の
５１０ｔ Ｈ２８を開口しベース領域と接続するための
開口を設ける。
用いて酸化物層２６をプラズマエッチングのような異方
性エツチングを用いて第９−の点線！で示した部分に沿
って除去する。すると５ｉａＮ４膜２４が屋根のひさし
のように張シ出した部分の下のバーズビークと称せられ
ている部分の酸化物層２６は残留するようになる。更に
Ｓｉｎｇ ＠ ６ Ｂ上の５ｉｓＮ４膜ｇ４、その下の
５１０ｔ Ｈ２８を開口しベース領域と接続するための
開口を設ける。
その後５ｉｓＮ＋Ｉ［２４をプラズマエツチング法で除
去したのち、第９図に示すように該基板上に後の工程で
形成するエミッタ領域と接続をとるためのポリＳ１膜ｚ
６をＣＶＤ法によって形成する。
去したのち、第９図に示すように該基板上に後の工程で
形成するエミッタ領域と接続をとるためのポリＳ１膜ｚ
６をＣＶＤ法によって形成する。
その後練基板上にシん硅酸ガラス（ＰＳＧ）膜（図示せ
ず）をＣＶＤ法によって形成したのち、該ＰＳＧ膜をホ
トリソグラフィ法で所定のパターンに形成して熱処理に
よってＰＳＧ膜中のＰ原子をベース領域内のエミッタ形
成領埴生に導入して第１０図に示すエミッタ領域２７を
形成する。
ず）をＣＶＤ法によって形成したのち、該ＰＳＧ膜をホ
トリソグラフィ法で所定のパターンに形成して熱処理に
よってＰＳＧ膜中のＰ原子をベース領域内のエミッタ形
成領埴生に導入して第１０図に示すエミッタ領域２７を
形成する。
その後基板上にアルミニウム（ＡＩ）の配線膜を形成し
たのち、所定のパターンにホトリソグラフィ法で形成し
てエミッタ領域上に所定パターンのエミッタ接続用配線
２８を、またフィールド酸化膜６Ｂ上に所定パターンの
ペース領＃接続用配線２９をそれぞれ形成したのち、こ
れら配線２８．２９が占める部分以外のポリＳ１膜２６
をホトリソグラフィ法を用いて除去して半導体装置とす
る。
たのち、所定のパターンにホトリソグラフィ法で形成し
てエミッタ領域上に所定パターンのエミッタ接続用配線
２８を、またフィールド酸化膜６Ｂ上に所定パターンの
ペース領＃接続用配線２９をそれぞれ形成したのち、こ
れら配線２８．２９が占める部分以外のポリＳ１膜２６
をホトリソグラフィ法を用いて除去して半導体装置とす
る。
このようにして形成すればトランジｙ−ｉｏベース領域
は第１層のフィールド酸化膜６Ａ、６Ｂ上にのびるポリ
シリコン膜２１によって接続がトラれ、またエミッタ領
域２７の側壁部は８１０． ＄２８で囲われているので
、エミッタ、ベース間がＶヨードするのが防止される。
は第１層のフィールド酸化膜６Ａ、６Ｂ上にのびるポリ
シリコン膜２１によって接続がトラれ、またエミッタ領
域２７の側壁部は８１０． ＄２８で囲われているので
、エミッタ、ベース間がＶヨードするのが防止される。
またエミッタ領域２７を形成するためのＰを拡散するた
め拡散室がそのままエミッタ領域の電極窓となっている
ため該エミッタ領域がベース領域内にベース電極窓と自
己整合によって形成されるので、従来の方法に比べてベ
ース領域を小さくとることができ集積度の向上した半導
体装置が得られ為。
め拡散室がそのままエミッタ領域の電極窓となっている
ため該エミッタ領域がベース領域内にベース電極窓と自
己整合によって形成されるので、従来の方法に比べてベ
ース領域を小さくとることができ集積度の向上した半導
体装置が得られ為。
足に第２の実施例を第１８図よシ第１４図までに示す、
この方法はエミッタ領域を惣開きした５ｉ３Ｎ４ｐＩ１
１２４をマスクとして酸化物層２５を形成してから該酸
化物層２６をマスクとして不純物を導入して熱処理して
あらかじめ外部ベース領域３１を形成する。
この方法はエミッタ領域を惣開きした５ｉ３Ｎ４ｐＩ１
１２４をマスクとして酸化物層２５を形成してから該酸
化物層２６をマスクとして不純物を導入して熱処理して
あらかじめ外部ベース領域３１を形成する。
その後Ｓ’ＬｓＮ４＠をマスクとして酸化物層２１５を
プラズマエッチングのような異方性エツチングで除去し
てエミッタ領域の拡散室と電極窓を形成する。１１！に
Ｓｉ８Ｎ４膜２４を除去してから第１８図のようにポリ
５ｊ−１１１１１ｉ１６を形成後、前記酸化物層２５を
除去して形成したエミッタ拡散窓よりＢ原子をイオン注
入して内部ベース領域８２を形成する。
プラズマエッチングのような異方性エツチングで除去し
てエミッタ領域の拡散室と電極窓を形成する。１１！に
Ｓｉ８Ｎ４膜２４を除去してから第１８図のようにポリ
５ｊ−１１１１１ｉ１６を形成後、前記酸化物層２５を
除去して形成したエミッタ拡散窓よりＢ原子をイオン注
入して内部ベース領域８２を形成する。
続いてＡｓ或いはＰをイオン注入し第１４図に示すエミ
ッタ領域８８を形成する。そして該基板上にＡＩの金属
膜を蒸着によって形成したのちホトリソグラフィ法で所
定のパターンに形成してエミッタ接続用電極２８、ベー
ス接続用電極２９を形成する。実施例２では外部ベース
と内部ベースを独立に形成しているので内部ベースを浅
く、外部ベースの抵抗を低くすることができ、トランジ
スタの高速化により遺している。
ッタ領域８８を形成する。そして該基板上にＡＩの金属
膜を蒸着によって形成したのちホトリソグラフィ法で所
定のパターンに形成してエミッタ接続用電極２８、ベー
ス接続用電極２９を形成する。実施例２では外部ベース
と内部ベースを独立に形成しているので内部ベースを浅
く、外部ベースの抵抗を低くすることができ、トランジ
スタの高速化により遺している。
（７）発明の効果
このようにして形成された半導体装置はエミッタ領域の
側壁部分が酸化膜で覆われているのでエミッタ、ベース
間のリークといった現象がなくなり、またエミッタ領域
形成用の拡散窓とエミッタ及びベース電極窓とがセルフ
ァフィンで形成されるのでベース領域の巾寸法も小さく
することが可能で形成される半導体装置の集積度の向上
および高速化が可能である。また従来のＡＰＳＡ法に比
べて工程が簡単なので低コストの半導体装置が得られる
利点がある。
側壁部分が酸化膜で覆われているのでエミッタ、ベース
間のリークといった現象がなくなり、またエミッタ領域
形成用の拡散窓とエミッタ及びベース電極窓とがセルフ
ァフィンで形成されるのでベース領域の巾寸法も小さく
することが可能で形成される半導体装置の集積度の向上
および高速化が可能である。また従来のＡＰＳＡ法に比
べて工程が簡単なので低コストの半導体装置が得られる
利点がある。
第１図よシ第６図までは従来の半導体装置の製造方法お
よび半導体装置の構造を示す断面図、第７図より第１４
図までは本発明の半導体装置の製造方法の工程を示す断
面図および形成された半導体装置の要部断面図である。 図において１は８１基板、２は埋込み層、８はＳ１工ピ
タキシヤル層、鳩は素子間分離領域、５Ａ。 ５ Ｂ、 ？、 ９ Ａ、 ９ Ｂ、 ９ Ｃ，２４ｔ
ｉＳｉ３Ｎｄｌｌ、８゜ｇｌ、２６はポリＳ１験、８Ａ
、６Ｂ、６０．１０Ａ、ＩＯＢ、１０Ｃ，ＩＯＤ、１８
．２Ｂ、ｇ５ｄｓｉｏｓｆｉ％１１．８１は外部ペース
領域、２２ハヘース領域、１５． ｇ７．８８はエミッ
タ領域、１６．２Ｂ、 ２９ｔ＊ｔｌｉ％１７はポリシ
リコン電極、１４．８ｇは内部ペース領域、Ａはペース
形成予定領域、Ｂはコレクタ接続領域、Ｃはエミッタ形
成領域、Ｉはエツチングの境界線を示す。 １Ｂ１図 第 ２図 第３図 ＃８Ｅ ２４ 第 １０図
よび半導体装置の構造を示す断面図、第７図より第１４
図までは本発明の半導体装置の製造方法の工程を示す断
面図および形成された半導体装置の要部断面図である。 図において１は８１基板、２は埋込み層、８はＳ１工ピ
タキシヤル層、鳩は素子間分離領域、５Ａ。 ５ Ｂ、 ？、 ９ Ａ、 ９ Ｂ、 ９ Ｃ，２４ｔ
ｉＳｉ３Ｎｄｌｌ、８゜ｇｌ、２６はポリＳ１験、８Ａ
、６Ｂ、６０．１０Ａ、ＩＯＢ、１０Ｃ，ＩＯＤ、１８
．２Ｂ、ｇ５ｄｓｉｏｓｆｉ％１１．８１は外部ペース
領域、２２ハヘース領域、１５． ｇ７．８８はエミッ
タ領域、１６．２Ｂ、 ２９ｔ＊ｔｌｉ％１７はポリシ
リコン電極、１４．８ｇは内部ペース領域、Ａはペース
形成予定領域、Ｂはコレクタ接続領域、Ｃはエミッタ形
成領域、Ｉはエツチングの境界線を示す。 １Ｂ１図 第 ２図 第３図 ＃８Ｅ ２４ 第 １０図
Claims (1)
- 【特許請求の範囲】 ０） 少なくともペース形成領域が所定パノーンに電開
きされたフィールド絶縁膜を有する基板上にポリシリコ
ン膜がベース領域と接続して該フィールド絶縁膜上に誕
びて形成され、該ペース領域内のエミッタ領域の周囲が
フィールド絶縁膜上に砥びる絶縁膜で囲われ、前記ペー
ス領域内のエミッタ領域を形成する拡散嫁とエミッタ及
びペース電極窓が自己整合によシ形成され、前記エミッ
タ領域からの接続用配線が前記ポリシリコン膜上に絶縁
膜を介して形成されていることを特徴とする半導体装置
。 （２）少なくともペース形成領域が窓開きされたフィー
ルド絶縁膜を有する基板上に第１層のポリシリコン膜を
形成する工程、該ポリシリコン膜上よシネ鈍物を導入し
てペース領域を形成する工程、該基板上に酸化シリコン
膜および窒化シリコン族を順次形成する工程、該ベース
餉埴内のエミッタ形成予定領域上の電化シリコン膜を奪
開きする工程、前記窓開きした窒化シリコン膜をマスク
としてポリシリコン膜およびその下の基板の一部を酸化
して酸化物層を形成する工程、前記窓開きした窒化シリ
コン族をマスクとして前記形成し九酸化物層を除去して
エミッタ領域の拡散窓と電極窓を形成する工程、前記窓
開きした窒化シリコン膜とフィールド酸化膜上の窒化シ
リコン族を除去する工程、該基板上に第２層のポリシリ
コン膜を形成して後で形成するエミッタ領域と接続をと
る工程、該基板上のエミッタ領域に不純物を導入する工
程、該晟板上に配線用金属展を所定のパターンに形成す
る工程を含むことを特徴とする半導体装置の製造方法。 （８）前記半導体装置の製造に関し、窓開きした窒化シ
リコン膜をマスクとして酸化物層を形成後、前記酸化物
層をマスクとして不純物を導入して外部ペース領域を形
成する工程、前記電化Ｖリコン膜をマスクとして酸化物
層を除去して工文ツタ領埴の拡散窓と電極窓を形成する
工程、前記窺開きした電化シリコン膜を除去する工程、
該基板上に第２層のポリシリコン膜を形成してエミッタ
領域と接続をとる工程、エミッタ領域の拡散窓よシネ鈍
物を導入して内部ペース領域とエミッタ領域を形成する
工程、該基板上に配線用金属膜を所定のパターンに形成
することを特徴とする特許請求の範囲第（２）項に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20228681A JPS58102559A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20228681A JPS58102559A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58102559A true JPS58102559A (ja) | 1983-06-18 |
Family
ID=16455015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20228681A Pending JPS58102559A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58102559A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182165A (ja) * | 1984-02-28 | 1985-09-17 | Matsushita Electronics Corp | トランジスタおよびその製造方法 |
| JPH01119064A (ja) * | 1987-10-31 | 1989-05-11 | Nec Yamagata Ltd | 半導体装置の製造方法 |
-
1981
- 1981-12-14 JP JP20228681A patent/JPS58102559A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182165A (ja) * | 1984-02-28 | 1985-09-17 | Matsushita Electronics Corp | トランジスタおよびその製造方法 |
| JPH0464180B2 (ja) * | 1984-02-28 | 1992-10-14 | Matsushita Electronics Corp | |
| JPH01119064A (ja) * | 1987-10-31 | 1989-05-11 | Nec Yamagata Ltd | 半導体装置の製造方法 |
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