JPS59154026A - 微細な穴の形成方法 - Google Patents
微細な穴の形成方法Info
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- JPS59154026A JPS59154026A JP2756583A JP2756583A JPS59154026A JP S59154026 A JPS59154026 A JP S59154026A JP 2756583 A JP2756583 A JP 2756583A JP 2756583 A JP2756583 A JP 2756583A JP S59154026 A JPS59154026 A JP S59154026A
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、サブミクロンオーダの幅をもつ微細°な穴
の形成方法に関する。
の形成方法に関する。
ホトリソグラフィは半導体装置の製造になくてはならな
い技術ではあるが、高集積化が進んだ折、ホトレジスト
パターンの寸法ばらつきがそのまま素子の電気的特性、
たとえばトランジスタのベース抵抗あるいは電流依存性
等に直接影響を及ぼすという問題が生じるようになって
きた。
い技術ではあるが、高集積化が進んだ折、ホトレジスト
パターンの寸法ばらつきがそのまま素子の電気的特性、
たとえばトランジスタのベース抵抗あるいは電流依存性
等に直接影響を及ぼすという問題が生じるようになって
きた。
そこで、半導体製造技術としてのホトリソグラフィにお
いては、光の回折等に起因するパターン微細化の本来的
な限界に加えて、上のような観点からの限界をも考慮す
ることを要する。その点、従来、ホトレジストパターン
については、±０．５μｍ程度の寸法ばらつきが生じ、
それがそのままエミッタ等の寸法ばらつきとなってしま
うので、エミッタ等の穴あけ寸法を１μｍ以下に設定す
ることはできないとされていた。
いては、光の回折等に起因するパターン微細化の本来的
な限界に加えて、上のような観点からの限界をも考慮す
ることを要する。その点、従来、ホトレジストパターン
については、±０．５μｍ程度の寸法ばらつきが生じ、
それがそのままエミッタ等の寸法ばらつきとなってしま
うので、エミッタ等の穴あけ寸法を１μｍ以下に設定す
ることはできないとされていた。
この発明は従来からのホ１へリソグラフィ技術の限界を
打ち破り、サブミクロンオーダの幅をもつ微細な穴を寸
法ばらつきも少なく高精度に形成することを目的とする
ものである。
打ち破り、サブミクロンオーダの幅をもつ微細な穴を寸
法ばらつきも少なく高精度に形成することを目的とする
ものである。
以下、この発明を実施例に沿って詳細に説明する。
実施例はＮＰＮトランジスタを含むバイポーラ型半導体
装置の製造例であり、第１図〜第１１図は羊の工程を示
す断面図である。
装置の製造例であり、第１図〜第１１図は羊の工程を示
す断面図である。
この実施例では、エミッタの開口にこの発明を適用して
いるが、それに加えてエミッタとベースとの間を自己整
合的に形成しているので、半導体領域間のアライメント
の面からも非常に有利な製法である。
いるが、それに加えてエミッタとベースとの間を自己整
合的に形成しているので、半導体領域間のアライメント
の面からも非常に有利な製法である。
（第１図を参照して）
まず、Ｐ型シリコン基板１の一主面によく知られた方法
によりＮ−型エピタキシャル成長シリコン半導体層２を
成長させる。この際、基板１には、予め埋込み層３を形
成すべき部分にアンチモンを、さらに、チャンネルスト
ッパ領域４を形成すべき部分にボロンを浅く拡散してお
くことにより、半導体層２との界面にＮ＋型埋込み層３
、チャンネルストッパとなるＰ＋型半導体領域４をそれ
ぞれ形成しておく。
によりＮ−型エピタキシャル成長シリコン半導体層２を
成長させる。この際、基板１には、予め埋込み層３を形
成すべき部分にアンチモンを、さらに、チャンネルスト
ッパ領域４を形成すべき部分にボロンを浅く拡散してお
くことにより、半導体層２との界面にＮ＋型埋込み層３
、チャンネルストッパとなるＰ＋型半導体領域４をそれ
ぞれ形成しておく。
さらに、前記半導体層２の′表面の一部に素子分離用の
膜厚１μｍ以上の厚い酸化膜５を形成する。
膜厚１μｍ以上の厚い酸化膜５を形成する。
図示されたものには、−個のトランジスタのみが示され
ているが、酸化膜５は複数の活性領域（素子形成領域）
の間に位置するように存在し、チャンネルストッパ領域
４と相まって複数の活性領域を互いに電気的に分離する
アイソレーション領域として作用する。こうして得たも
のが、素子分離を終えた半導体基体１００である。
ているが、酸化膜５は複数の活性領域（素子形成領域）
の間に位置するように存在し、チャンネルストッパ領域
４と相まって複数の活性領域を互いに電気的に分離する
アイソレーション領域として作用する。こうして得たも
のが、素子分離を終えた半導体基体１００である。
（第２図を参照して）
次いで、活性領域となる部分のうちコレクタ取出し部６
にリンをイオン打込みし、その熱拡散を行なうことによ
ってコレクタ引上げ部７を形成してから、表面を酸化し
て薄い酸化膜８を形成する。
にリンをイオン打込みし、その熱拡散を行なうことによ
ってコレクタ引上げ部７を形成してから、表面を酸化し
て薄い酸化膜８を形成する。
この酸化膜８の厚さは５０ｎｍ程度が適切である。
そして、この酸化膜８を通して真性ベースとなるＰ４″
型半導体領域９を形成するために、ボロンをイオン打込
みする。その条件は、加速電圧３０ｋＶ、ドース量３Ｘ
１０”個／ ｃｎ？程度が適切である。
型半導体領域９を形成するために、ボロンをイオン打込
みする。その条件は、加速電圧３０ｋＶ、ドース量３Ｘ
１０”個／ ｃｎ？程度が適切である。
この場合、ボロンイオンは厚い酸化膜５の下まで到達す
ることはない。
ることはない。
（第３図を参照して）
次いで、窒化シリコン膜１０、酸化膜１１、多結晶シリ
コン膜１２、窒化シリコン膜１３を化学的気相成長技術
（ＣＶＤ）により順次形成する。窒化シリコン膜１０．
１３と酸化膜１１の膜厚は約１１００ｎ、多結晶シリコ
ン膜１２は２５０ｎｍ程度が適切である。さらに、窒化
シリコン膜１３を通して、多結晶シリコン膜１２にボロ
ンをイオン打込みする。その条件は加速電圧５０ｋＶ、
ドース量１．５Ｘ１０”個／ｄ程度が適切である。
コン膜１２、窒化シリコン膜１３を化学的気相成長技術
（ＣＶＤ）により順次形成する。窒化シリコン膜１０．
１３と酸化膜１１の膜厚は約１１００ｎ、多結晶シリコ
ン膜１２は２５０ｎｍ程度が適切である。さらに、窒化
シリコン膜１３を通して、多結晶シリコン膜１２にボロ
ンをイオン打込みする。その条件は加速電圧５０ｋＶ、
ドース量１．５Ｘ１０”個／ｄ程度が適切である。
なお、多結晶シリコン膜１２へのボロンの導入は、多結
晶シリコン膜の形成直後にボロンガラスを拡散源とする
熱拡散で行なってもよい。
晶シリコン膜の形成直後にボロンガラスを拡散源とする
熱拡散で行なってもよい。
さらに、ホトレジストを塗布し、図示しないホトマスク
によりホトレジスト処理を行なった後、残存レジスト１
４をマスクとして窒化シリコン膜１３、多結晶シリコン
膜１２、酸化膜１１をほぼ垂直にパターニングする。こ
の加工には、サイドエツチングがほとんどないという点
から、異方性の反応性イオンエツチング（以下、ドライ
エツチングと称するものとしては、この方法が適切であ
る）が適切である。
によりホトレジスト処理を行なった後、残存レジスト１
４をマスクとして窒化シリコン膜１３、多結晶シリコン
膜１２、酸化膜１１をほぼ垂直にパターニングする。こ
の加工には、サイドエツチングがほとんどないという点
から、異方性の反応性イオンエツチング（以下、ドライ
エツチングと称するものとしては、この方法が適切であ
る）が適切である。
（第４図を参照して）
前記ホトレジスト１４を除去した後、多結晶シリコン膜
１２をたとえば、ＨＦとＨＮＯ３の混合液（ＨＦ：ＨＮ
Ｏ３＝１ ： ２００）で横方向にエツチングする。こ
こで横方向のエツチング量は１１０００ｎ程度とする。
１２をたとえば、ＨＦとＨＮＯ３の混合液（ＨＦ：ＨＮ
Ｏ３＝１ ： ２００）で横方向にエツチングする。こ
こで横方向のエツチング量は１１０００ｎ程度とする。
（第５図を参照して）
熱リン酸によって窒化シリコン膜１３の全てと、窒化シ
リコン膜１０のうち酸化膜１１におおわれていない部分
をエツチングする。
リコン膜１０のうち酸化膜１１におおわれていない部分
をエツチングする。
（第６図を参照して）
次いで、多結晶シリコン膜１２および窒化シリコン膜１
０をマスクとして酸化膜８，１１をエツチングし、化学
的気相成長技術（ＣＶＤ）により不純物を含まない多結
晶シリコン膜１５を形成する。
０をマスクとして酸化膜８，１１をエツチングし、化学
的気相成長技術（ＣＶＤ）により不純物を含まない多結
晶シリコン膜１５を形成する。
さらに熱処理（アニール）を施すことにより、ボロンを
含有している前記多結晶シリコン膜１２からボロンを拡
散させ、前記多結晶シリコン膜１２の周囲の多結晶シリ
コン膜部分に２．０Ｘ１０２”個／ ｃｒｉ１以上のボ
ロン含有領域１５ａを拡大形成する。
含有している前記多結晶シリコン膜１２からボロンを拡
散させ、前記多結晶シリコン膜１２の周囲の多結晶シリ
コン膜部分に２．０Ｘ１０２”個／ ｃｒｉ１以上のボ
ロン含有領域１５ａを拡大形成する。
なお、前記多結晶シリコン膜１５の膜厚は５００ｎ ｍ
程度とする。また熱処理は８７５℃のＮ２ガス中で行な
う場合、処理時間を２７０分程にすると、ボロンの拡散
距離は５５０ ｎ ｍ程度となる。
程度とする。また熱処理は８７５℃のＮ２ガス中で行な
う場合、処理時間を２７０分程にすると、ボロンの拡散
距離は５５０ ｎ ｍ程度となる。
ここで、ボロンの拡散距離が第４図に示す工程での多結
晶シリコン横方向エツチング距離より小さく、多結晶シ
リコン膜′１５の膜厚より大きいことが重要である。
晶シリコン横方向エツチング距離より小さく、多結晶シ
リコン膜′１５の膜厚より大きいことが重要である。
（第７図を参照して）
ボロンを含有する多結晶シリコン領域１２゜１５８を選
択的にエツチングするエッチャント、たとえばＨＦ ：
ＨＮＯ３： ＣＨ３Ｃ００Ｈ＝１ ：２０ ： ３０
の混合液で処理して不純物（ボロン）を含まない領域１
５ｂを残す。ボロンをイオン打込みすることで多結晶シ
リコン１５ｂをＰ＋型に変換し、引き続く酸化で表面に
酸化膜１６を形成するとともに、Ｎ−型エピタキシャル
成長シリコン半導体層２の中にボロンを拡散させ、グラ
フトベース領域１７を形成する。酸化膜１６の厚さは３
００ｎｍ程度が良く、その形成方法としては低温高圧酸
化方式が望ましい。
択的にエツチングするエッチャント、たとえばＨＦ ：
ＨＮＯ３： ＣＨ３Ｃ００Ｈ＝１ ：２０ ： ３０
の混合液で処理して不純物（ボロン）を含まない領域１
５ｂを残す。ボロンをイオン打込みすることで多結晶シ
リコン１５ｂをＰ＋型に変換し、引き続く酸化で表面に
酸化膜１６を形成するとともに、Ｎ−型エピタキシャル
成長シリコン半導体層２の中にボロンを拡散させ、グラ
フトベース領域１７を形成する。酸化膜１６の厚さは３
００ｎｍ程度が良く、その形成方法としては低温高圧酸
化方式が望ましい。
（第８図を参照して）
２種の酸化膜１１と１６とをマスクにして窒化シリコン
膜１０をドライエツチングし、その後全面ドライエツチ
ングすることにより酸化膜１１を除去し、また酸化膜８
に開口してエミッタ穴１８を形成する。この時、酸化膜
１６も１１００ｎ程度膜厚が減少する。
膜１０をドライエツチングし、その後全面ドライエツチ
ングすることにより酸化膜１１を除去し、また酸化膜８
に開口してエミッタ穴１８を形成する。この時、酸化膜
１６も１１００ｎ程度膜厚が減少する。
（第９図を参照して）
しかる後に、化学的気相成長技術（ＣＶ Ｄ）により多
結晶シリコン膜１９を形成し、イオン打込み技術を用い
て多結晶シリコン膜１９中にヒ素を導入し、熱処理を施
すことでＰ＋真性ベース領域９内にＮ＋型エミッタ領域
２０を形成する。そうしてからホトレジストを塗布し、
図示しないマスクによりホトレジスト処理を行ない、残
存レジスト２１をマスクとしてＮ＋型多結晶シリコン膜
１９をパターニングする。なお、この多結晶シリコン膜
１９の膜厚は２５０ｎｍ程度が良い。
結晶シリコン膜１９を形成し、イオン打込み技術を用い
て多結晶シリコン膜１９中にヒ素を導入し、熱処理を施
すことでＰ＋真性ベース領域９内にＮ＋型エミッタ領域
２０を形成する。そうしてからホトレジストを塗布し、
図示しないマスクによりホトレジスト処理を行ない、残
存レジスト２１をマスクとしてＮ＋型多結晶シリコン膜
１９をパターニングする。なお、この多結晶シリコン膜
１９の膜厚は２５０ｎｍ程度が良い。
（第１０図を参照して）
前記レジスト２１を除去した後、通常のホトリソプラノ
ィによりコレクタとベースの金属電極取り出し部のみ開
口したレジスト膜２２を形成し、コレクタ部の窒化シリ
コン膜１０をドライエツチングする。この時、ベース電
極取り出し部は酸化膜１６が被覆しているのでエツチン
グされない。
ィによりコレクタとベースの金属電極取り出し部のみ開
口したレジスト膜２２を形成し、コレクタ部の窒化シリ
コン膜１０をドライエツチングする。この時、ベース電
極取り出し部は酸化膜１６が被覆しているのでエツチン
グされない。
次いで、このレジスト膜２２をマスクに酸化膜８゜１６
をドライエツチングする。これでコレクタ、ベースの金
属電極取り出し部２３．２４が完全に開口する。
をドライエツチングする。これでコレクタ、ベースの金
属電極取り出し部２３．２４が完全に開口する。
（第１１図を参照して）
以上の工程の後、レジスト膜２２を除去した後、リンシ
リケートガラス膜２５を化学的気相成長技術（ＣＶＤ）
により被着し、エミッタ、コレクタ、ベースの電極取り
出し部をホトエツチング除去し、公知の真空蒸着技術で
全面にアルミニウムを付着すると共に、ホトエツチング
でパターニングすることにより、エミッタ電極２６、コ
レクタ電極２７、ベース電極２８を形成でき、これによ
りグラフトベース構造のＮＰＮトランジスタが完成する
。
リケートガラス膜２５を化学的気相成長技術（ＣＶＤ）
により被着し、エミッタ、コレクタ、ベースの電極取り
出し部をホトエツチング除去し、公知の真空蒸着技術で
全面にアルミニウムを付着すると共に、ホトエツチング
でパターニングすることにより、エミッタ電極２６、コ
レクタ電極２７、ベース電極２８を形成でき、これによ
りグラフトベース構造のＮＰＮトランジスタが完成する
。
なお、アルミニウム膜を付着する直前に、全面に白金膜
を真空蒸着技術により形成し、熱処理をすることで電極
取り出し部を白金シリサイド化し、その後、未反応の白
金膜を除去する工程を追加することで、電極部分の電気
抵抗を低減することも有効である。
を真空蒸着技術により形成し、熱処理をすることで電極
取り出し部を白金シリサイド化し、その後、未反応の白
金膜を除去する工程を追加することで、電極部分の電気
抵抗を低減することも有効である。
以上説明した実施例によれば、エミッタ領域２０の幅は
約４００ｎｍで、ホトリソグラフィにおける寸法誤差を
一切含まないのでばらつきも小さい。また、エミッタ２
０とグラフトベース１７間の距離およびエミッタ多結晶
シリコン電極とベース多結晶シリコン電極間の距離にも
ホトリソグラフィによる寸法誤差が入らないので、ばら
つきが小さくなる。これらの各ばらつき量は、ホトリソ
グラフィのそれよりも一桁小さく、たとえば約４０ｎｍ
程度になると考えられる。
約４００ｎｍで、ホトリソグラフィにおける寸法誤差を
一切含まないのでばらつきも小さい。また、エミッタ２
０とグラフトベース１７間の距離およびエミッタ多結晶
シリコン電極とベース多結晶シリコン電極間の距離にも
ホトリソグラフィによる寸法誤差が入らないので、ばら
つきが小さくなる。これらの各ばらつき量は、ホトリソ
グラフィのそれよりも一桁小さく、たとえば約４０ｎｍ
程度になると考えられる。
なお、前記実施例では、多結晶シリコン膜１５として不
純物を含まないノンドープのものを用いているが、不純
物を低濃度に含む、つまり不純物含有の多結晶シリコン
膜１２に比べて低濃度に含むものを用いることもできる
。
純物を含まないノンドープのものを用いているが、不純
物を低濃度に含む、つまり不純物含有の多結晶シリコン
膜１２に比べて低濃度に含むものを用いることもできる
。
以上のように、この発明によれば、半導体基体の表面を
被う絶縁膜８，１０に、微細な六を形成するに際し、穴
の一側を不純物含有多結晶シリコン膜１２下層の酸化膜
１１で規定する一方、穴の他側を前記膜１２中からの不
純物の拡散長で規定するようにしているので、ホトレジ
ストパターン寸法とは無関係に穴を高精度に形成するこ
とができるという優れた効果を得ることができる。
被う絶縁膜８，１０に、微細な六を形成するに際し、穴
の一側を不純物含有多結晶シリコン膜１２下層の酸化膜
１１で規定する一方、穴の他側を前記膜１２中からの不
純物の拡散長で規定するようにしているので、ホトレジ
ストパターン寸法とは無関係に穴を高精度に形成するこ
とができるという優れた効果を得ることができる。
第１図〜第１１図はそれぞれこの発明の一実施例を工程
順に示す断面図である。 ８・・・酸化膜、１０・・・窒化シリコン膜、１１・・
・下層の酸化膜、１２・・・上層の不純物含有の多結晶
シリコン膜、１５・・・ノンドープあるいは低不純物濃
度の多結晶シリコン、１８・・・エミッタ穴（微細な穴
）、１００・・・半導体基体。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図 第 ８ 図 第 ９ 図 第１０図
順に示す断面図である。 ８・・・酸化膜、１０・・・窒化シリコン膜、１１・・
・下層の酸化膜、１２・・・上層の不純物含有の多結晶
シリコン膜、１５・・・ノンドープあるいは低不純物濃
度の多結晶シリコン、１８・・・エミッタ穴（微細な穴
）、１００・・・半導体基体。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図 第 ８ 図 第 ９ 図 第１０図
Claims (1)
- 【特許請求の範囲】 １、半導体基体の表面を被う絶縁膜に、微細な六を形成
する方法であって、次の（Ａ）〜（Ｅ）の各工程を具備
する微細な穴の形成方法。 （Ａ）前記絶縁膜上に、ホトリソグラフィ技術によって
、下層の酸化膜と上層の不純物含有多結晶シリコン膜と
の積層構造を有し、かつこれら上下層の両膜が共通の端
部を有する膜を構成する工程。 （Ｂ）（Ａ）工程の後、前記膜を含む半導体基体の表面
に、ノンドープの多結晶シリコン、あるいは前記多結晶
シリコン膜よりも低い不純物濃度の多結晶シリコンを堆
積する工程。 （Ｃ）前記不純物含有の多結晶シリコンからその上に堆
積した多結晶シリコンに対し不純物を拡散させるために
アニールする工程。 （Ｄ）（Ｃ）工程の後、不純物の濃度差によるエツチン
グレートのちがいを利用し、不純物濃度の高い方の多結
晶シリコンを選択的に除く工程。 （Ｅ）部分的に残った多結晶シリコンおよび前記下層の
酸化膜をマスクとして前記絶縁膜に微細な穴をあける工
程。 ２、前記（Ｅ）工程での微細な穴あけ手段は反応性イオ
ンエツチングであり、そのエツチング前に、前記部分的
に残った多結晶シリコンを酸化する特許請求の範囲第１
項に記載の微細な穴の形成方法。 ３、微細′な穴は、サブミクロンオーダの幅をもつ穴で
ある特許請求の範囲第１項あるいは第２項のいずれかに
記載の微細な穴の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2756583A JPS59154026A (ja) | 1983-02-23 | 1983-02-23 | 微細な穴の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2756583A JPS59154026A (ja) | 1983-02-23 | 1983-02-23 | 微細な穴の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59154026A true JPS59154026A (ja) | 1984-09-03 |
Family
ID=12224547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2756583A Pending JPS59154026A (ja) | 1983-02-23 | 1983-02-23 | 微細な穴の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59154026A (ja) |
-
1983
- 1983-02-23 JP JP2756583A patent/JPS59154026A/ja active Pending
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