JPH0564457B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は自己整合型半導体装置の製造方法、
より具体的には、最小パターンとしてホトリソグ
ラフイの限界を越えたサブミクロンのパターンを
有し、しかも半導体層表面の絶縁分離領域とエミ
ツタのような半導体領域とを自己整合的に形成す
ることができる製造技術に関する。

高集積度で、かつ高速高性能な半導体装置を得
るには、次の二つの技術が最も重要である。

一つは、バイポーラトランジスタにおけるエミ
ツタのような半導体領域それ自体をより一層微細
化するというパターン微細化技術。

また一つは、その微細な半導体領域を、半導体
素子間を分離するための絶縁分離領域から所定距
離だけ離れた位置に高精度に形成すること、さら
にはその微細な半導体領域に接続する電極と、そ
れに隣接する半導体領域、たとえばバイポーラト
ランジスタにおけるベースに接続する電極との距
離を高精度に制御すること、などという高精度な
アライメント技術。

従来の半導体装置の製造技術を、上のような二
つの技術的観点からみた場合、解決すべき問題は
大きい。

前者のパターン微細化技術からすると、光の回
折等に起因するホトリソグラフイの限界から、た
とえばエミツタ寸法を1.5μｍ以下にすることはき
わめて困難であり、また一方、後者のアライメン
ト技術についても、現在のところ少なくとも1μ
ｍ程度のアライメント余裕をみなければならず、
高集積化の点でも、電気的特性のばらつきの点で
も満足できるものとはいえない。

この発明は、上述したパターン微細化技術およ
び高精度なアライメント技術の両面を併せ考慮
し、高集積度で、かつ高速高性能な半導体装置を
得ることができる製造方法を提供することを目的
とするものである。

この発明の特徴は、前記絶縁分離領域と前記
半導体領域、さらにはその半導体領域と別の半導
体領域に対するコンタクト穴とを同一のマスク上
で規定、すなわちそれぞれを自己整合的に形成す
るようにしたこと、および多結晶シリコン中に
ボロン等の不純物を導入した場合、不純物濃度の
ちがいによりエツチングレートに差を生ずること
を利用し、ホトレジスト処理により得たパターン
を、不純物の拡散のためのアニール処理によつて
より微細化するようにしたことにある。

以下、図面に示す実施例を説明することによつ
て、この発明の内容を明らかにする。

実施例はNPNトラジスタを含むバイポーラ型
半導体装置の製造例であり、第１図〜第９図はそ
の工程を示す断面図である。

（第１図を参照して） まず、Ｐ型シリコン半導体基板１の一主面によ
く知られた方法によりN^-型エピタキシヤル成長
シリコン半導体層２を成長させる。この際、基板
１には、予め埋込み層３を形成すべき部分にアン
チモンを、さらに、チヤンネルストツパ領域４を
形成すべき部分に、ボロンを浅く拡散しておくこ
とにより、半導体層２との界面にN⁺型埋込み層
３、チヤンネルストツパとなるP⁺型半導体領域
４をそれぞれ形成しておく。

さらに、前記半導体層２の表面に熱酸化により
酸化膜５を形成し、続いて、化学的気相成長法
（CVD）により窒化シリコン膜６、多結晶シリコ
ン膜７、酸化膜８を順次積層する。各膜厚につい
ては、熱酸化膜５は50nｍ、窒化シリコン膜６は
100nｍ、多結晶シリコン膜７は100nｍ、酸化膜
８は100nｍ程度とする。

次いで、通常のホトリソグラフイ技術により、
ホトレジスト９をパターニングし、素子間分離領
域上９０並びにエミツタ穴上９１およびベース穴
上９２に残す。そして、部分的に残したレジスト
９０，９１，９２をマスクとして、多結晶シリコ
ン膜７にボロンをイオン打込みする。その条件
は、加速電圧が50kV、ドース量が１×10¹⁶個／
cm³程度が適切である。この場合、ボロンイオンは
N^-エピタキシヤル成長半導体層２へ到達するこ
とは無く、多結晶シリコン膜７のうち、ボロンが
導入された部分のボロン濃度は６×10²⁰個／cm³程
度となる。なお、表面の酸化膜８は、多結晶シリ
コン膜７中にボロンを計算された量だけ打込む上
できわめて有効である。

（第２図を参照して） 前記レジスト９０，９１，９２を除去した後、
基板１および半導体層２を含む半導体母体1000全
体に熱処理（アニール）を施すことにより、多結
晶シリコン膜７中へ打込まれたボロンを、ボロン
が打込まれなかつた多結晶シリコン膜の部分70へ
拡散させ、2.0×10²⁰個／cm³以上のボロン含有領
域７１を拡大形成する。熱処理条件を875℃、N₂
ガス中での100分とすれば、ボロンを含有しない
領域７０の幅は、その上部にあつたレジスタマス
ク９０，９１，９２の幅より700nｍ程度減少す
ることになる。

続いて、酸化膜８を除去してから、ボロンを含
有しない多結晶シリコンのみを選択的にエツチン
グするエツチヤント、たとえばヒドラジンもしく
はカ性カリで処理して、ボロンを高濃度に含む多
結晶シリコン７１のみを残す。

（第３図を参照して） 前記部分的な多結晶シリコン膜７１を、熱酸化
で完全に酸化膜１０に変える。その後、半導体母
体1000の表面にホトレジスト１１を塗布し、図示
しないホトマスクにより、エミツタ穴１２とベー
ス穴１３を被覆するが、その場合、素子間分離領
域１４には重ならぬようパターニングする。次い
で、このレジスト膜１１と酸化膜１０をマスクに
窒化シリコン膜６をドライエツチングする。この
ドライエツチングとしては、異方性の反応性イオ
ンエツチングを用いるのが良い。多結晶シリコン
を酸化物と化した酸化膜１０は、反応性イオンエ
ツチングによるマスクとして充分機能し、しかも
そのエツングによればほとんどサイドエツチング
がないからである。

（第４図を参照して） レジスト膜１１を除去した後、熱酸化により半
導体層２の表面の一部に素子分離用の厚い酸化膜
１５を形成する。図示されたものには、一個のト
ランジスタのみが示されているが、厚い酸化膜１
５は複数の活性領域（素子形成領域）の間に位置
するように存在し、チヤンネルストツパ領域４と
相まつて複数の活性領域を互いに電気的に分離す
る絶縁分離領域として作用する。

（第５図を参照して） 多結晶シリコンを酸化することで得られた酸化
膜１０をマスクに、エミツタとベースの電極取出
し部１２，１３の窒化シリコン膜をドライエツチ
ングにより開口する。この場合も、上述と同じ理
由により、反応性イオンエツチングが良い。

ホトリソグラフイによりコレクタ部分１６のみ
開口したレジスト膜（図示せず）を形成し、コレ
クタ部分の酸化膜１００、窒化シリコン膜６０を
エツチング除去した上で、レジスト膜をマスクに
リンをイオン打込みする。レジストを除去した
後、熱処理をして、打込まれたリンをN⁺埋込み
層３まで到達させる。これにより、コレクタ引き
上げ部１７が形成される。

（第６図を参照して） 酸化膜１０と酸化膜５とを同時にフツ酸系エツ
チヤントでエツチングしてから、酸効化を行な
い、均一な酸化膜１８と１９とを形成する。これ
は、次に形成するベースの打込み深さを均一にす
るためである。エミツタ部分の酸化膜１８０の膜
厚は50nｍ程度が適切である。次いで、ボロンイ
オンをイオン打込みし、ベース領域２０を形成す
る。その条件は加速電圧50kV、ドース量1.5×
10¹⁴個／cm³程度とする。

（第７図を参照して） 熱処理によりボロンを活性化した上で、通常の
ホトリソグラフイによりエミツタ部のみレジスト
２１に開口し、このレジスト２１をマスクとして
エミツタ部の酸化膜１８０を除去し、ヒ素をイオ
ン打込みしてエミツタ領域２２を形成する。加速
電圧を40kV、ドース量を２×10¹⁰個／cm³程度に
すれば、エミツタ開口部直下のみにエミツタ領域
が形成される。

（第８図を参照して） 前記レジストを除去した後、熱処理により打込
まれたヒ素を拡散させてから、化学的気相成長法
（CVD）により多結晶シリコン膜２３を付着させ
る。ヒ素をイオン打込みし、熱処理を加えること
で多結晶シリコン膜をN⁺型にし、電気抵抗率を
下げる。多結晶シリコン膜２３の膜厚は250nｍ、
ヒ素の打込み条件は80kV、２×10¹⁶個／cm³程度
である。それから、ホトリソグラフイにより多結
晶シリコン膜２３をエミツタ部分にのみ残して他
を除去する。これにはドライエツチングが適切で
ある。さらに、ここでエツチングのマスクとした
レジスト２４をそのままイオン打込みのマスクと
してボロンを打込んでグラフトベース２５を形成
する。80kVの加速電圧で1.8×10¹⁴個／cm³程度打
込むことで、グラフトベース２５のシート抵抗は
300Ω／口程度になる。

（第９図を参照して） レジスト膜２４を除去してから、化学的気相成
長法（CVD）で酸化膜２６を積層し、ホトエツ
チングでコレクタ、エミツタ、ベースなどの電極
取出し部２７，１２，１３に開口し、公知の真空
蒸着技術で全面的にアルミニウムを付着するとと
もに、ホトエツチングでパターニングすること
で、コレクタ電極３０、エミツタ電極３１、ベー
ス電極３２を形成することができ、これによりグ
ラフトベース構造のNPNトランジスタが完成す
る。

なお、ここで酸化膜２６に開口するためのホト
マスクパターンは、窒化シリコン膜６に開口して
いるエミツタ穴１２およびベース穴１３をそれぞ
れ完全に含むように大きくする。それにより、電
極部の寄生抵抗を小さくすることができる。

また、アルミニウム膜３０，３１，３２を付着
する直前に、公知の技術により、電極取出し部の
基板シリコン面および多結晶シリコン面に白金シ
リサイドを形成しておくことにより、電極部分の
電気抵抗をさらに低減することも有効である。

なお、この発明は前記実施例に限定されること
なく、次のような各種の変形あるいは適用をなす
ことができる。

前記多結晶シリコンとしては、ノンドープト
シリコン、あるいは前記ボロンと逆導電型の不
純物を低濃度に含むドープトシリコンを用いる
ことができる。

前記実施例では、多結晶シリコン膜６の上を
部分的に覆い、絶縁分離領域および半導体領域
を規定するためのマスクとして、それら各領域
となるべき部分を覆つているもの９０，９１，
９２を用いているが、それとは逆に、それら各
領域となるべき部分を穴として、他の部分を覆
うようにしたものを用いることもできる。それ
には、たとえば前記多結晶シリコン膜６をドー
プシリコンとし、ドープされた不純物とは逆導
電型の不純物をマスクの穴を通してイオン打込
みすることによつて、マスクの穴部分の不純物
を互いに相談させてノンドープトシリコンと化
すようにする方法が適用できる。

以上のように、この発明によれば、多結晶シリ
コン中にボロン等の不純物を導入した場合、不純
物濃度のちがいによりエツチングレートに差を生
ずることを利用し、通常のホトリソグラフイ技術
により得られるパターンを、不純物の拡散のため
のアニール処理によつて微細化するようにしてい
るので、バイポーラトランジスタにおけるエミツ
タ等の半導体領域をホトリソグラフイによる最小
解像寸法よりも小さく、かつ高精度に形成するこ
とができる。特に、不純物の拡散長については、
ホトリソグラフイによるパターン精度よりも１桁
程度高い精度で制御できるので、サブミクロンの
パターンを精度良く得ることができる。この場
合、不純物としてボロンを用いると、そのアニー
ル処理温度は800〜850℃と比較的低い温度であり
制御上より有利である。

しかもまた、この発明によれば、素子間相互を
分離するための絶縁分離領域と、素子形成領域内
における半導体領域、さらには、その半導体領域
と別の半導体領域に対するコンタクト穴とを同一
のマスク上で規定、すなわちそれぞれを自己整合
的に形成するようにしているので、アライメント
余裕をとることなく、半導体領域間の短絡等の問
題を生ぜず、しかも電気的特性のばらつきが小さ
い優れた半導体装置を得ることができる。

したがつて、この発明によれば、高集積度で、
かつ高速高性能な半導体装置を得ることができ
る。

【図面の簡単な説明】

第１図〜第９図はそれぞれこの発明の一実施例
を工程順に示す断面図である。 ２……半導体層、５……酸化膜、６……窒化シ
リコン膜（耐酸化膜）、７……多結晶シリコン膜、
８……酸化膜、９０，９１，９２……多結晶シリ
コン膜７上のマスク、１０……酸化膜（多結晶シ
リコンが酸化物と化したもの）、１２……エミツ
タ穴、１３……ベース穴、１５……絶縁分離領
域、２２……エミツタ領域（半導体領域）。

Claims (1)

1. 【特許請求の範囲】 １ 半導体層の表面に設けられた絶縁分離領域か
   ら所定距離だけ離れた位置に半導体領域を有する
   半導体装置を製造するに際し、前記絶縁分離領域
   と前記半導体領域とを同一のマスク上で規定する
   こととし、次の各工程を経て製造することを特徴
   とする自己整合半導体装置の製造方法。 (A) 前記半導体層の表面に耐酸化膜およびその上
   に多結晶シリコン膜を形成する工程。 (B) ホトリソグラフイ技術により、前記多結晶シ
   リコン膜上に、前記絶縁分離領域および前記半
   導体領域を規定するためのマスクを形成する工
   程。 (C) (B)工程におけるマスクを用いて前記多結晶シ
   リコン膜中に選択的に不純物を導入することに
   よつて、前記多結晶シリコン膜中、マスクされ
   た部分とマスクされない部分とに不純物の濃度
   差をもたせる工程。 (D) 前記多結晶シリコン膜中、不純物濃度の高い
   方から低い方へ不純物を拡散させるためにアニ
   ールする工程。 (E) (D)工程の後、不純物の濃度差によるエツチン
   グレートのちがいを利用し、前記絶縁分離領域
   および前記半導体領域となるべき各部分の多結
   晶シリコンを選択的に除く工程。 (F) 部分的に残つた多結晶シリコンをマスク材料
   として前記耐酸化膜を選択的に除去し、前記絶
   縁分離領域を形成する工程。 (G) (F)工程と同じ部分的な多結晶シリコンをマス
   ク材料として、前記半導体領域となるべき部分
   の耐酸化膜を選択的に除去し、前記半導体領域
   を形成する工程。 ２ 前記多結晶シリコンは、(F)工程における耐酸
   化膜の選択的除去時、酸化物に化している特許請
   求の範囲第１項記載の自己整合型半導体装置の製
   造方法。 ３ (B)工程におけるマスクは、前記絶縁分離領域
   および前記半導体領域となるべき各部分を覆つて
   いる特許請求の範囲第１項記載の自己整合型半導
   体装置の製造方法。 ４ 前記不純物はボロンである特許請求の範囲第
   １項記載の自己整合型半導体装置の製造方法。 ５ 前記絶縁分離領域と前記半導体領域とを規定
   するマスクには、前記半導体領域とは別の半導体
   領域に対するコンタクト穴をも含む特許請求の範
   囲第１項記載の自己整合型半導体装置の製造方
   法。 ６ 前記半導体領域はエミツタであり、別の半導
   体領域はペースである特許請求の範囲第５項記載
   の自己整合型半導体装置の製造方法。