JPS63182860A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPS63182860A JPS63182860A JP62014152A JP1415287A JPS63182860A JP S63182860 A JPS63182860 A JP S63182860A JP 62014152 A JP62014152 A JP 62014152A JP 1415287 A JP1415287 A JP 1415287A JP S63182860 A JPS63182860 A JP S63182860A
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- layer
- semiconductor
- opposite conductivity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 61
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000000034 method Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 61
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 238000005468 ion implantation Methods 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 7
- 229910052681 coesite Inorganic materials 0.000 abstract description 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 4
- 230000007547 defect Effects 0.000 abstract description 4
- 239000000377 silicon dioxide Substances 0.000 abstract description 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 4
- 229910052682 stishovite Inorganic materials 0.000 abstract description 4
- 229910052905 tridymite Inorganic materials 0.000 abstract description 4
- 239000013078 crystal Substances 0.000 abstract description 3
- 230000000873 masking effect Effects 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 229910052796 boron Inorganic materials 0.000 description 12
- 238000001020 plasma etching Methods 0.000 description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 10
- 238000005530 etching Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 238000005755 formation reaction Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- -1 Boron ions Chemical class 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- OQCFWECOQNPQCG-UHFFFAOYSA-N 1,3,4,8-tetrahydropyrimido[4,5-c]oxazin-7-one Chemical group C1CONC2=C1C=NC(=O)N2 OQCFWECOQNPQCG-UHFFFAOYSA-N 0.000 description 1
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- 241000283153 Cetacea Species 0.000 description 1
- 229910005091 Si3N Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- JVJQPDTXIALXOG-UHFFFAOYSA-N nitryl fluoride Chemical compound [O-][N+](F)=O JVJQPDTXIALXOG-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/01—Bipolar transistors-ion implantation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/011—Bipolar transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/123—Polycrystalline diffuse anneal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/124—Polycrystalline emitter
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は半導体層にとその製造方法に関し、バイポー
ラトランジスタのベース・エミッタ領域とその導出構造
を改良し、特に高速、高周波バイポーラトランジスタと
これを複数個作り込んだＩＣに適用される。
ラトランジスタのベース・エミッタ領域とその導出構造
を改良し、特に高速、高周波バイポーラトランジスタと
これを複数個作り込んだＩＣに適用される。
（従来の技術）
高周波、高速性を目的とするバイポーラトランジスタに
おける性能向上のための最近の焦点は。
おける性能向上のための最近の焦点は。
エミッタ・ベース、ベース・コレクタの寄生容量の低減
とベース抵抗の低減のための微細化と自己整合技術に向
けられている。例えば、ＳＳＴ （ＳｕｐｅｒＳｅｌｆ
ａｌｉｇｎｅｄ Ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏｇ
ｙ） トランジスタ。
とベース抵抗の低減のための微細化と自己整合技術に向
けられている。例えば、ＳＳＴ （ＳｕｐｅｒＳｅｌｆ
ａｌｉｇｎｅｄ Ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏｇ
ｙ） トランジスタ。
ＲＩＢ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ
）活用セルファライントランジスタ、 ＰＳＡ（Ｐｏｌ
ｙｓｉｌｉｃｏｎ Ｓｅｌｆ−Ａｌｉｇｎｅｄ）トラン
ジスタ、 ＡＰＳＡ（Ａｄｖａｎｃｅｄ ＰＳＡ） ト
ランジスタ。
）活用セルファライントランジスタ、 ＰＳＡ（Ｐｏｌ
ｙｓｉｌｉｃｏｎ Ｓｅｌｆ−Ａｌｉｇｎｅｄ）トラン
ジスタ、 ＡＰＳＡ（Ａｄｖａｎｃｅｄ ＰＳＡ） ト
ランジスタ。
ＢＥＳＴ （Ｂａｓｅ Ｅ＋５ｉｔｔｅｒ Ｓｅｌｆ−
Ａｌｉｇｎｅｄ Ｔｅｃｈｎｏｌｏｇｙ）トランジスタ
、 ５ＩＣＯ３（Ｓｉｄｅｖａｌｌ Ｂａ５ｅ Ｃｏｎ
ｔａｃｔＳｔｒｕｃｔｕｒｅ） トランジスタ等に見ら
れるように、多結晶シリコン層を用いてのベース電極引
出し、エミッタ電極およびエミッタ領域拡散源を形成す
る。
Ａｌｉｇｎｅｄ Ｔｅｃｈｎｏｌｏｇｙ）トランジスタ
、 ５ＩＣＯ３（Ｓｉｄｅｖａｌｌ Ｂａ５ｅ Ｃｏｎ
ｔａｃｔＳｔｒｕｃｔｕｒｅ） トランジスタ等に見ら
れるように、多結晶シリコン層を用いてのベース電極引
出し、エミッタ電極およびエミッタ領域拡散源を形成す
る。
すなわち、ＳＳＴトランジスタは第３図に製造方法を示
すものにおいて、 １０１ａ、 １０１ｂ、 １０１ｃ
はいずれもＳｉｎ、層、 １０２ａ、 １０２ｂはいず
れもＳｉ、 Ｎ４層、 １０３Ｂはボロンがドープされ
た多結晶シリコン層、 １０３Ａｓはヒ素がドープされ
た多結晶シリコン層、 １０４Ｅはエミッタ電極、 １
０４Ｂはベース電極、 １０４Ｃはコレクタ電極を夫々
示し、多結晶シリコン層１０３Ｂによるベース電極引出
し、多結晶シリコン層１０３Ａｓによるエミッタ電極と
エミッタ領域１０５Ｅが形成されている。なお、 １０５Ｂはベース領域、 １ｏｓＣはコレクタ領域であ
る。
すものにおいて、 １０１ａ、 １０１ｂ、 １０１ｃ
はいずれもＳｉｎ、層、 １０２ａ、 １０２ｂはいず
れもＳｉ、 Ｎ４層、 １０３Ｂはボロンがドープされ
た多結晶シリコン層、 １０３Ａｓはヒ素がドープされ
た多結晶シリコン層、 １０４Ｅはエミッタ電極、 １
０４Ｂはベース電極、 １０４Ｃはコレクタ電極を夫々
示し、多結晶シリコン層１０３Ｂによるベース電極引出
し、多結晶シリコン層１０３Ａｓによるエミッタ電極と
エミッタ領域１０５Ｅが形成されている。なお、 １０５Ｂはベース領域、 １ｏｓＣはコレクタ領域であ
る。
次に、ＲＩＨにより形成されるセルファライントランジ
スタは第４図に製造方法によって示されるものにおいて
、１１３Ｂはボロンがドープされた多結晶シリコン層、
１１１はＣＶＤ （Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅ
ｐｏｓｉｔｉｏｎ） Ｓｉｎ、層で、この２層膜を形成
しておきエミッタマスクでＳｉＯ□層と多結晶シリコン
層をＲＩＥを施したのち、ふっ硝酸系のエツチング液（
ＨＦ ：）ＩＮＯ，： ＣＨ，Ｃ００Ｈ＝１ ： ３
： ８）でドープされた多結晶シリコン層１１３Ｂをサ
イドエツチングする。ついで表面を酸化したのちＳｉｎ
、層にＲＩＥを施してエミッタの開孔を設ける。
スタは第４図に製造方法によって示されるものにおいて
、１１３Ｂはボロンがドープされた多結晶シリコン層、
１１１はＣＶＤ （Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅ
ｐｏｓｉｔｉｏｎ） Ｓｉｎ、層で、この２層膜を形成
しておきエミッタマスクでＳｉＯ□層と多結晶シリコン
層をＲＩＥを施したのち、ふっ硝酸系のエツチング液（
ＨＦ ：）ＩＮＯ，： ＣＨ，Ｃ００Ｈ＝１ ： ３
： ８）でドープされた多結晶シリコン層１１３Ｂをサ
イドエツチングする。ついで表面を酸化したのちＳｉｎ
、層にＲＩＥを施してエミッタの開孔を設ける。
次に、多結晶シリコンを用いたセルファライントランジ
スタの一例のＰＳＡ トランジスタを示す第５図におい
て、多結晶シリコン層１２３Ｂはベース領域１２５Ｂを
引出し、多結晶シリコン層１２３Ａｓはエミッタ領域１
２５Ｅを引出し、多結晶シリコン［１２３Ｃはコレクタ
領域１２５Ｃを夫々引出し、かつ上記各多結晶シリコン
層１２３Ｅ、 １２３Ｃは各領域に不純物をドープしエ
ミッタ領域１２５Ｅ、コレクタ領域１２５Ｃを形成する
拡散源に用いて、トランジスタ面積の縮小とセルファラ
イン化を行なっている。
スタの一例のＰＳＡ トランジスタを示す第５図におい
て、多結晶シリコン層１２３Ｂはベース領域１２５Ｂを
引出し、多結晶シリコン層１２３Ａｓはエミッタ領域１
２５Ｅを引出し、多結晶シリコン［１２３Ｃはコレクタ
領域１２５Ｃを夫々引出し、かつ上記各多結晶シリコン
層１２３Ｅ、 １２３Ｃは各領域に不純物をドープしエ
ミッタ領域１２５Ｅ、コレクタ領域１２５Ｃを形成する
拡散源に用いて、トランジスタ面積の縮小とセルファラ
イン化を行なっている。
次に、上記ＰＳＡプロセスを高速トランジスタ用に改良
したプロセスの八ＰＳＡ トランジスタを第６図に示す
、このトランジスタは上記ＳＳＴトランジスタにおける
と同様にエミッタ領域１３５Ｅの周辺にＰ＋ベース領域
１３５Ｂを形成し、そこから多結晶シリコン層１３３Ｂ
でベース電極を引出しているが、エミッタとベースコン
タクトはマスクで規定している。
したプロセスの八ＰＳＡ トランジスタを第６図に示す
、このトランジスタは上記ＳＳＴトランジスタにおける
と同様にエミッタ領域１３５Ｅの周辺にＰ＋ベース領域
１３５Ｂを形成し、そこから多結晶シリコン層１３３Ｂ
でベース電極を引出しているが、エミッタとベースコン
タクトはマスクで規定している。
なお、１３４Ｅ、 １３４８．１３４Ｃは夫々金属のエ
ミッタ電極層、ベース電極層、コレクタ電極層を示す。
ミッタ電極層、ベース電極層、コレクタ電極層を示す。
次に、上記ＢＥＳＴ トランジスタは第７図にその製造
方法が示されるように、アイソレーションの酸化層１４
６に全面被着させた多結晶シリコン層１４３にＳｉ、Ｎ
、１４２を用いて選択酸化を施す際にエミッタとベース
コンタクトの位置決めを行なうものである。
方法が示されるように、アイソレーションの酸化層１４
６に全面被着させた多結晶シリコン層１４３にＳｉ、Ｎ
、１４２を用いて選択酸化を施す際にエミッタとベース
コンタクトの位置決めを行なうものである。
次に、５ＩＣＯＳトランジスタは第８図に示すように、
ベースの取出しを多結晶シリコン層を用いベース領域の
側面から行なっている。その製造方法としては、エピタ
キシャル成長を施したシリコン基板１５０に第１のＳｉ
Ｏ，層１５１ａｔ第１のＳｉ３Ｎ、１１５２ａ。
ベースの取出しを多結晶シリコン層を用いベース領域の
側面から行なっている。その製造方法としては、エピタ
キシャル成長を施したシリコン基板１５０に第１のＳｉ
Ｏ，層１５１ａｔ第１のＳｉ３Ｎ、１１５２ａ。
ボロンドープ多結晶シリコン層１５３．第２のＳｉ、
Ｎ４層１５２ｂ、第２のＳｉＯ□層１５１ｂの順に積層
して形成された５層にエミツタ領域１５５Ｅ形成予定部
を残してドライエツチングで除去し、さらにシリコンに
エツチングを施しａ図の如くなる。ついで表面を酸化さ
せてＳＬ、 Ｎ４層を被着したのちドライエツチングで
底面のＳｉ、Ｎ、層を除去して選択酸化を施し溝の底部
に厚いＳｉｎ、層を形成する。側面のＳｉ、 Ｎ４層を
除去し全面に多結晶シリコン層（ドープ）１６３を被着
したのち、平坦化を施しベース領域１６５Ｂを導出させ
る。
Ｎ４層１５２ｂ、第２のＳｉＯ□層１５１ｂの順に積層
して形成された５層にエミツタ領域１５５Ｅ形成予定部
を残してドライエツチングで除去し、さらにシリコンに
エツチングを施しａ図の如くなる。ついで表面を酸化さ
せてＳＬ、 Ｎ４層を被着したのちドライエツチングで
底面のＳｉ、Ｎ、層を除去して選択酸化を施し溝の底部
に厚いＳｉｎ、層を形成する。側面のＳｉ、 Ｎ４層を
除去し全面に多結晶シリコン層（ドープ）１６３を被着
したのち、平坦化を施しベース領域１６５Ｂを導出させ
る。
叙上の如＜、 ＰＳＡトランジスタ、ＡＰＳＡトラン
ジスタの他はすべてＲＩＥ技術を活用する複雑、かつト
リツキ・プロセスであり、各プロセスステップ毎の制御
を厳しく、かつ、歩留の悪いものとしている。 ＳＳ
Ｔトランジスタを例にとると、ベース領域１０５Ｂ形成
からエミッタ領域１０５Ｅ形成までの所要マスク数が２
枚で、一般のバイポーラトランジスタで所要とされる４
〜５枚に比し極端に少く、微細レジストパターン形成の
回数を減らし、コストパフォーマンスを目標にしている
。ただし、特開昭６０−８１８６２号公報に記載の技術
ではかなり複雑な工程を強いられている。また、このよ
うな自己整合プロセスでのさらに１つの製造ポイントは
第９図および特開昭６０−７２２６８号公報に記載され
ているように、ベース引出電極１７３Ｂ （第９図）と
エミッタ形成およびエミッタ取出電極１７３Ｅを分離す
る絶縁層１７１の形成にある。この絶縁層１７１の形成
は選択酸化もしくはＣＶＤ−５ｉｎ、をＲＩＥによる側
壁残しく側壁１７１ａ）という複雑な工程をとっている
。
ジスタの他はすべてＲＩＥ技術を活用する複雑、かつト
リツキ・プロセスであり、各プロセスステップ毎の制御
を厳しく、かつ、歩留の悪いものとしている。 ＳＳ
Ｔトランジスタを例にとると、ベース領域１０５Ｂ形成
からエミッタ領域１０５Ｅ形成までの所要マスク数が２
枚で、一般のバイポーラトランジスタで所要とされる４
〜５枚に比し極端に少く、微細レジストパターン形成の
回数を減らし、コストパフォーマンスを目標にしている
。ただし、特開昭６０−８１８６２号公報に記載の技術
ではかなり複雑な工程を強いられている。また、このよ
うな自己整合プロセスでのさらに１つの製造ポイントは
第９図および特開昭６０−７２２６８号公報に記載され
ているように、ベース引出電極１７３Ｂ （第９図）と
エミッタ形成およびエミッタ取出電極１７３Ｅを分離す
る絶縁層１７１の形成にある。この絶縁層１７１の形成
は選択酸化もしくはＣＶＤ−５ｉｎ、をＲＩＥによる側
壁残しく側壁１７１ａ）という複雑な工程をとっている
。
なお、第１０図における１７５Ｅはエミッタ形成。
１７５Ｂ、 １７７はベース領域、１７６は５ｉｎ２層
である。
である。
（発明が解決しようとする問題点）
上記従来の半導体層にとその製造方法によれば。
構造的には一応所望の電気的特性は得られるが、その構
造は叙上の如く１例えば製造に用いられるマスクの数が
多く工程が複雑で製造コストが高くつくという重大な問
題がある。
造は叙上の如く１例えば製造に用いられるマスクの数が
多く工程が複雑で製造コストが高くつくという重大な問
題がある。
この発明は上記問題点に鑑みてこれを改良する構造の半
導体層にとその製造方法を提供する。
導体層にとその製造方法を提供する。
（問題点を解決するための手段）
この発明にかかる半導体層には、一方の主面側に形成さ
れた複数の絶縁層領域によって分離された一導電型半導
体領域と、これらの半導体領域上から上記絶縁層領域上
に一部延在された半導体層を備えた半導体層ににおいて
、半導体層直下の一導電型領域に半導体層から拡散形成
され絶縁層領域に隣接してベース領域の一部となる第１
の反対導電型領域と、この第１の反対導電型領域に接続
しこれよりも浅くかつ直上に半導体層のない域に形成さ
れベース領域の一部となる第２の反対導電型領域と、こ
の第２の反対導電型領域に接続しこれよりも浅くかつ上
層に拡散形成された一導電型のエミッタ領域を備え活性
ベース領域である第３の反対導電型領域と、上記一導電
型のエミッタ領域上にドープされた半導体層のエミッタ
電極導出層および、上記第１の反対導電型のベース領域
上から上記絶縁層領域上に形成されたベース電極導出層
を具備したことを特徴とするものである。次にこの半導
体層にの製造方法は、複数の絶縁層領域で分離された一
導電型半導体領域の半導体基板を用意する工程と、上記
一導電型半導体領域上に多結晶半導体層を上記絶縁層領
域上から延在させた部分とこの端部から間隔を設けてエ
ミッタ領域形成予定域上に形成する工程と、上記絶縁層
領域上にかかり形成された多結晶半導体層に対し絶縁層
上の部分とここから連続して一導電型半導体領域上に延
在させた部分の一部に反対導電型不純物のイオン注入を
施す工程と、加熱を施して上記反対導電型不純物を一導
電型半導体領域に拡散させ第１の反対導電型領域を形成
する工程と、反対導電型不純物のイオン注入と加熱を施
し多結晶半導体層の上記間隔部から一導電型半導体領域
に上記第１の反対導電型領域に接続しかつこれよりも浅
い第２の反対導電型領域を形成すると同時にエミッタ領
域形成予定域上の多結晶半導体層に注入された反対導電
型不純物を一導電型半導体領域に拡散して上記第２の反
対導電型領域に接続しかつこれよりも浅い活性ベース領
域である第３の反対導電型領域を形成する工程と、上記
エミッタ領域形成予定域上の多結晶半導体層に一導電型
不純物をイオン注入し加熱を施して上記第３の反対導電
型領域の一部にエミッタ領域である一導電型領域を形成
する工程と、上記一導電型領域と上記第１の反対導電型
領域にドープド多結晶半導体層を被着しエミッタ電極と
ベース電極に形成する工程を含むものである。
れた複数の絶縁層領域によって分離された一導電型半導
体領域と、これらの半導体領域上から上記絶縁層領域上
に一部延在された半導体層を備えた半導体層ににおいて
、半導体層直下の一導電型領域に半導体層から拡散形成
され絶縁層領域に隣接してベース領域の一部となる第１
の反対導電型領域と、この第１の反対導電型領域に接続
しこれよりも浅くかつ直上に半導体層のない域に形成さ
れベース領域の一部となる第２の反対導電型領域と、こ
の第２の反対導電型領域に接続しこれよりも浅くかつ上
層に拡散形成された一導電型のエミッタ領域を備え活性
ベース領域である第３の反対導電型領域と、上記一導電
型のエミッタ領域上にドープされた半導体層のエミッタ
電極導出層および、上記第１の反対導電型のベース領域
上から上記絶縁層領域上に形成されたベース電極導出層
を具備したことを特徴とするものである。次にこの半導
体層にの製造方法は、複数の絶縁層領域で分離された一
導電型半導体領域の半導体基板を用意する工程と、上記
一導電型半導体領域上に多結晶半導体層を上記絶縁層領
域上から延在させた部分とこの端部から間隔を設けてエ
ミッタ領域形成予定域上に形成する工程と、上記絶縁層
領域上にかかり形成された多結晶半導体層に対し絶縁層
上の部分とここから連続して一導電型半導体領域上に延
在させた部分の一部に反対導電型不純物のイオン注入を
施す工程と、加熱を施して上記反対導電型不純物を一導
電型半導体領域に拡散させ第１の反対導電型領域を形成
する工程と、反対導電型不純物のイオン注入と加熱を施
し多結晶半導体層の上記間隔部から一導電型半導体領域
に上記第１の反対導電型領域に接続しかつこれよりも浅
い第２の反対導電型領域を形成すると同時にエミッタ領
域形成予定域上の多結晶半導体層に注入された反対導電
型不純物を一導電型半導体領域に拡散して上記第２の反
対導電型領域に接続しかつこれよりも浅い活性ベース領
域である第３の反対導電型領域を形成する工程と、上記
エミッタ領域形成予定域上の多結晶半導体層に一導電型
不純物をイオン注入し加熱を施して上記第３の反対導電
型領域の一部にエミッタ領域である一導電型領域を形成
する工程と、上記一導電型領域と上記第１の反対導電型
領域にドープド多結晶半導体層を被着しエミッタ電極と
ベース電極に形成する工程を含むものである。
（作 用）
この発明は従来ベースとエミッタの引出し用の多結晶シ
リコン層の形成が別々の工程で行なわれていたのを１回
の同一工程で達成するもので、ベースとエミッタ間の多
結晶シリコン層を除去しこの除去した領域からベース領
域形成用不純物をイオン注入することでその高濃度領域
とこれと反対導電型で高濃度のエミッタ領域が直接接触
するのを避ける領域形成を実現できる。そして、ベース
のＰ＋領域と活性ベース領域の間にｐベース領域を形成
できるため、浅い拡散でのＰ−−Ｎ’″接合で問題にな
る結晶欠陥を防止できる構造を提供できるため、Ｐ＋の
抵抗値と欠陥に注意することなく所要の値に設定できる
。
リコン層の形成が別々の工程で行なわれていたのを１回
の同一工程で達成するもので、ベースとエミッタ間の多
結晶シリコン層を除去しこの除去した領域からベース領
域形成用不純物をイオン注入することでその高濃度領域
とこれと反対導電型で高濃度のエミッタ領域が直接接触
するのを避ける領域形成を実現できる。そして、ベース
のＰ＋領域と活性ベース領域の間にｐベース領域を形成
できるため、浅い拡散でのＰ−−Ｎ’″接合で問題にな
る結晶欠陥を防止できる構造を提供できるため、Ｐ＋の
抵抗値と欠陥に注意することなく所要の値に設定できる
。
（実施例）
以下、この発明の実施例につき図面を参照して説明する
。なお、説明において従来と変わらない部分は１図面に
従来と同じ符号を付けて示し説明を省略する。
。なお、説明において従来と変わらない部分は１図面に
従来と同じ符号を付けて示し説明を省略する。
一実施例の半導体層にの要部を示す第１図において、半
導体基板の一方の主面側に複数の絶縁層のＳｉＯ□領域
１１が設けられ、これらによって分離されたＮ型半導体
領域１２（以下、Ｎ型領域と称する）上から上記絶縁層
領域１１上に半導体層１例えば多結晶シリコン層１３が
延在されてなるものにおいて、多結晶シリコンＪ１１３
直下のＮ型領域１２にこの多結晶シリコン層から拡散形
成され、上記絶縁層領域に隣接してベース領域の一部と
なる第１のＰ型頭域１４ａと、このＰ型頭域１４ａに接
続しこれよりも浅く、かつ直上に多結晶シリコン層のな
い域に形成されベース領域の一部となる第２のＰ型頭域
１４ｂと、このＰ型頭域１４ｂに接続しこれよりも浅く
かつ上層に拡散形成されたＮ型のエミッタ領域１５を備
えた活性ベース領域である第３のＰ型頭域１４ｃと、上
記エミッタ領域１５上に、ドープされた多結晶シリコン
層１６でなるエミッタ電極導出層、および上記第１のＰ
型領域１４ａ上から上記絶縁層領域ｌｌ上に延在された
多結晶シリコンＭ１３でなるベース電極導出層を備える
。なお１図中の１７はＳｉｎ、層。
導体基板の一方の主面側に複数の絶縁層のＳｉＯ□領域
１１が設けられ、これらによって分離されたＮ型半導体
領域１２（以下、Ｎ型領域と称する）上から上記絶縁層
領域１１上に半導体層１例えば多結晶シリコン層１３が
延在されてなるものにおいて、多結晶シリコンＪ１１３
直下のＮ型領域１２にこの多結晶シリコン層から拡散形
成され、上記絶縁層領域に隣接してベース領域の一部と
なる第１のＰ型頭域１４ａと、このＰ型頭域１４ａに接
続しこれよりも浅く、かつ直上に多結晶シリコン層のな
い域に形成されベース領域の一部となる第２のＰ型頭域
１４ｂと、このＰ型頭域１４ｂに接続しこれよりも浅く
かつ上層に拡散形成されたＮ型のエミッタ領域１５を備
えた活性ベース領域である第３のＰ型頭域１４ｃと、上
記エミッタ領域１５上に、ドープされた多結晶シリコン
層１６でなるエミッタ電極導出層、および上記第１のＰ
型領域１４ａ上から上記絶縁層領域ｌｌ上に延在された
多結晶シリコンＭ１３でなるベース電極導出層を備える
。なお１図中の１７はＳｉｎ、層。
１８はＳＬ、Ｎ４層、１９は電極金属層でアルミニウム
層を夫々示す。
層を夫々示す。
次に、上記構造の半導体層ににつきその製造方法を第２
図を参照して工程順に説明する。
図を参照して工程順に説明する。
１２はＮ型のシリコン基板でコレクタ領域、１１は上記
シリコン基板１２に選択的に埋込み形成された絶縁層の
ＳｉＯ□領域で約１μ肩の層厚を備え、上記シリコン基
板の上面には多結晶シリコン層２１を介してＳｉＯ２層
２２を積層被着させる。この多結晶シリコン層は、 Ｌ
ＰＣＶＤ法で一例として３０００±１００人の層厚に、
かつ不純物無添加に形成される。ついで、上記多結晶シ
リコン層２１上にＳｉＯ，Ｊｌ１２２を層厚５００±５
０人に形成する。このＳｉＯ□層は次の工程で実施され
るホトリソグラフィ（ＰＥＰ）でのレジスト層の半導体
基板への密着性を保障することと、多結晶シリコン層を
選択的に除去してコレクタ領域（半導体基板）１２の上
面を露呈させる際の処理時に多結晶シリコン層２１の残
される部分の表面がエツチングされるのを防止する（第
２図ａ）・次に、ホトレジスト層２３（以下、レジスト
層と略称）にパターンを転写したのち、このレジスト層
で被覆されず露呈した域２４の開口部を通してＳｉＯ□
ＪｉＷ２２を、さらに多結晶シリコン層２１を選択的に
エツチング除去する。上記選択エツチングはふっ化アン
モニウムＮＨ，Ｆで除去したのち、またはＳｉＯ□層２
２と多結晶シリコンＭ２１を連続してＲＩＥで横方向の
エツチングの少ない異方性エツチングで多結晶シリコン
層２１とＳｉｎ、領域１１の界面１２ａ近くまで残すよ
うにこの多結晶シリコン層２１を除去したのち、レジス
ト層２３を除去し、ついでエツチング溶液にＫＯＨを用
いて残った多結晶シリコン層２１を除去する。上記ＫＯ
Ｈ溶液による処理はＲＩＢでＳｉｎ。
シリコン基板１２に選択的に埋込み形成された絶縁層の
ＳｉＯ□領域で約１μ肩の層厚を備え、上記シリコン基
板の上面には多結晶シリコン層２１を介してＳｉＯ２層
２２を積層被着させる。この多結晶シリコン層は、 Ｌ
ＰＣＶＤ法で一例として３０００±１００人の層厚に、
かつ不純物無添加に形成される。ついで、上記多結晶シ
リコン層２１上にＳｉＯ，Ｊｌ１２２を層厚５００±５
０人に形成する。このＳｉＯ□層は次の工程で実施され
るホトリソグラフィ（ＰＥＰ）でのレジスト層の半導体
基板への密着性を保障することと、多結晶シリコン層を
選択的に除去してコレクタ領域（半導体基板）１２の上
面を露呈させる際の処理時に多結晶シリコン層２１の残
される部分の表面がエツチングされるのを防止する（第
２図ａ）・次に、ホトレジスト層２３（以下、レジスト
層と略称）にパターンを転写したのち、このレジスト層
で被覆されず露呈した域２４の開口部を通してＳｉＯ□
ＪｉＷ２２を、さらに多結晶シリコン層２１を選択的に
エツチング除去する。上記選択エツチングはふっ化アン
モニウムＮＨ，Ｆで除去したのち、またはＳｉＯ□層２
２と多結晶シリコンＭ２１を連続してＲＩＥで横方向の
エツチングの少ない異方性エツチングで多結晶シリコン
層２１とＳｉｎ、領域１１の界面１２ａ近くまで残すよ
うにこの多結晶シリコン層２１を除去したのち、レジス
ト層２３を除去し、ついでエツチング溶液にＫＯＨを用
いて残った多結晶シリコン層２１を除去する。上記ＫＯ
Ｈ溶液による処理はＲＩＢでＳｉｎ。
領域１１の界面１１ａ部に与えられたダメージ層も同時
に除去する効果がある。また、上記工程で形成されたエ
ミッタ領域形成予定域上の多結晶シリコン層２１ａ、お
よびベース領域導出のための多結晶シリコン層２１ｂと
多結晶シリコン層を除去した域２４は、夫々エミッタ電
極とエミッタ領域の決定、ベース取出し電極それにベー
ス・エミッタ分離領域をなす、従ってエミッタ領域形成
予定域上の多結晶シリコン層２１ａ上のレジスト層のパ
ターン幅およびレジスト層の開口部２４に関してはこの
トランジスタの性能を決定する重要なファクタとなる。
に除去する効果がある。また、上記工程で形成されたエ
ミッタ領域形成予定域上の多結晶シリコン層２１ａ、お
よびベース領域導出のための多結晶シリコン層２１ｂと
多結晶シリコン層を除去した域２４は、夫々エミッタ電
極とエミッタ領域の決定、ベース取出し電極それにベー
ス・エミッタ分離領域をなす、従ってエミッタ領域形成
予定域上の多結晶シリコン層２１ａ上のレジスト層のパ
ターン幅およびレジスト層の開口部２４に関してはこの
トランジスタの性能を決定する重要なファクタとなる。
実施例においては１μ扉の寸法で加工を実施し、また、
ベース領域導出のための多結晶シリコン層２１ｂとシリ
コン基板１２の重なりがベース電極導出で最小０．５μ
■保障するとマスク合わせ誤差、加工精度を考慮して設
計上１μ壇とした。このためダブルベース構造でベース
領域は設計上５μ■の幅を有する（第２図ｂ）。
ベース領域導出のための多結晶シリコン層２１ｂとシリ
コン基板１２の重なりがベース電極導出で最小０．５μ
■保障するとマスク合わせ誤差、加工精度を考慮して設
計上１μ壇とした。このためダブルベース構造でベース
領域は設計上５μ■の幅を有する（第２図ｂ）。
次に、取上の加工が終了した段階で、露出したシリコン
基板１２上面と、多結晶シリコン層２１ａ。
基板１２上面と、多結晶シリコン層２１ａ。
２１ｂの上面を、酸化性雰囲気中で加熱酸化しＳｉｎ。
層２５ａ、 ２５ｂを形成する。上記Ｓｉｎ、層の形成
はシリコン基板上面に形成されるＳｉＯ□層２５ａの層
厚が５００±５０人になるように条件を設定する。この
とき、多結晶シリコン層２１ａ、 ２１ｂの側壁に形成
されるＳｉｎ、ＪｆＪ ２５ｃは上記Ｓｉｎ、層２５ａ
に近い膜厚に形成される。また、多結晶シリコン１２１
ａ、 ２１ｂの上面にすでに設けられていた初期の膜厚
の５００人から７００人に増加した状態にある（第２図
ｃ）。
はシリコン基板上面に形成されるＳｉＯ□層２５ａの層
厚が５００±５０人になるように条件を設定する。この
とき、多結晶シリコン層２１ａ、 ２１ｂの側壁に形成
されるＳｉｎ、ＪｆＪ ２５ｃは上記Ｓｉｎ、層２５ａ
に近い膜厚に形成される。また、多結晶シリコン１２１
ａ、 ２１ｂの上面にすでに設けられていた初期の膜厚
の５００人から７００人に増加した状態にある（第２図
ｃ）。
次に、上記多結晶シリコン層２Ｉａ上のＳｉｎ、層２５
ｂからこれに隣接するＳｕｎ、層２５ａ、さらに隣接す
るＳｉｎ、 Ｍ ２５ｂの一部にわたりパターン化され
たレジスト層２６を被着する。このレジスト層２６によ
ってボロンをイオン注入する。この場合のレジスト層２
６はその周縁がエミッタ領域形成予定域上の多結晶シリ
コン層２１ａと隣接のシリコン基板露出部（多結晶シリ
コン層欠如部）にボロンが添加されるのを防ぐ様にパタ
ーニングされればよく、従ってこのレジストパターンの
設計上の寸法はマスク合わせの誤差を含み、かつボロン
の拡散における横方向の拡がりを勘案し多結晶シリコン
層２１ｂの端縁に若干の逃げＱ（第２図ｄ）を有する如
く設けられる。上記イオン注入は加速エネルギ３５にｅ
Ｖ。
ｂからこれに隣接するＳｕｎ、層２５ａ、さらに隣接す
るＳｉｎ、 Ｍ ２５ｂの一部にわたりパターン化され
たレジスト層２６を被着する。このレジスト層２６によ
ってボロンをイオン注入する。この場合のレジスト層２
６はその周縁がエミッタ領域形成予定域上の多結晶シリ
コン層２１ａと隣接のシリコン基板露出部（多結晶シリ
コン層欠如部）にボロンが添加されるのを防ぐ様にパタ
ーニングされればよく、従ってこのレジストパターンの
設計上の寸法はマスク合わせの誤差を含み、かつボロン
の拡散における横方向の拡がりを勘案し多結晶シリコン
層２１ｂの端縁に若干の逃げＱ（第２図ｄ）を有する如
く設けられる。上記イオン注入は加速エネルギ３５にｅ
Ｖ。
ドーズ量２ Ｘ １０１ｓ〜５ Ｘ １１０１ｓａｔｏ
／ａＪの範囲に添加（次の工程で加熱）する、また、上
記多結晶シリコン層２１ｂに添加されたボロンはベース
領域をシリコン基板から導出するためのＰ＋ベース領域
形成用拡散鯨として、また、多結晶シリコン層の抵抗値
を下げるのに有効である（第２図ｄ）。
／ａＪの範囲に添加（次の工程で加熱）する、また、上
記多結晶シリコン層２１ｂに添加されたボロンはベース
領域をシリコン基板から導出するためのＰ＋ベース領域
形成用拡散鯨として、また、多結晶シリコン層の抵抗値
を下げるのに有効である（第２図ｄ）。
次に、上記イオン注入されたボロンをシリコン基板に導
入す−るために９００〜１０００℃の熱処理を施し、５
ｉｎ２領域１１に隣接接続した第１のＰ型領域１４ａを
形成し、さらに、レジスト層を除きシリコン基板上面に
ボロンをイオン注入する。このイオン注入は加速エネル
ギ３０ＫｅＶ 、ドーズｆ１〜３ Ｘ １０”ａｔｏｍ
／ｃｄで施し、多結晶シリコン層２１ｂにボロンを添加
するとともにシリコン基板上のＳｉｎ、層２５ａからこ
の基板にボロン添加領域２４ｂが形成される（第２図ｅ
）。
入す−るために９００〜１０００℃の熱処理を施し、５
ｉｎ２領域１１に隣接接続した第１のＰ型領域１４ａを
形成し、さらに、レジスト層を除きシリコン基板上面に
ボロンをイオン注入する。このイオン注入は加速エネル
ギ３０ＫｅＶ 、ドーズｆ１〜３ Ｘ １０”ａｔｏｍ
／ｃｄで施し、多結晶シリコン層２１ｂにボロンを添加
するとともにシリコン基板上のＳｉｎ、層２５ａからこ
の基板にボロン添加領域２４ｂが形成される（第２図ｅ
）。
次に、上記イオン注入したボロンの活性化をはかり上記
第１のＰ型領域１４ａに接続した第２のＰ型領域１４ｂ
を形成するとともにエミッタ領域形成予定域の多結晶シ
リコンＪｆｌＨａに添加されたボロンをシリコン基板１
２中に拡散させて活性ベースの第３のＰ型領域１４Ｃを
形成する。ついで、パッシベーション層としてＳＬ、
Ｎ４層１８をＳＯＯ〜１０００人の層厚に被着する（第
２図ｆ）。
第１のＰ型領域１４ａに接続した第２のＰ型領域１４ｂ
を形成するとともにエミッタ領域形成予定域の多結晶シ
リコンＪｆｌＨａに添加されたボロンをシリコン基板１
２中に拡散させて活性ベースの第３のＰ型領域１４Ｃを
形成する。ついで、パッシベーション層としてＳＬ、
Ｎ４層１８をＳＯＯ〜１０００人の層厚に被着する（第
２図ｆ）。
取上の第２図ｄ−ｆによって説明した工程で形成される
ベースの構造は、すでに述べたように相当に複雑なもの
であったものを容易に構成できるものにしている。
ベースの構造は、すでに述べたように相当に複雑なもの
であったものを容易に構成できるものにしている。
次に、上面にレジストを塗着し、凹部内に充填されたレ
ジスト層２７を残しＲＩＥにてエツチング除去する。な
お、このレジスト層形成において多結晶シリコン層の上
方のレジスト層は完全に除去する必要はない６次いで、
上記レジスト層２７と選択的にパターニング可能なレジ
スト層２８を被着し、エミッタ領域形成予定域上に開孔
２８ａを設ける（第２図ｇ）。
ジスト層２７を残しＲＩＥにてエツチング除去する。な
お、このレジスト層形成において多結晶シリコン層の上
方のレジスト層は完全に除去する必要はない６次いで、
上記レジスト層２７と選択的にパターニング可能なレジ
スト層２８を被着し、エミッタ領域形成予定域上に開孔
２８ａを設ける（第２図ｇ）。
次に、上記開孔２８ａ内のＳｉ、 Ｎ４層１８． Ｓｉ
ｎ□層２５ｂ。
ｎ□層２５ｂ。
凹部内のレジスト層２７に対しほぼ等しいエツチング速
度のＲＩＥを施し多結晶シリコン層２１ａを露出させる
。なお、上記レジスト層２７を凹部内に形成するために
ＲＩＥエツチングで多結晶シリコン層上にレジスト層が
残ってもよいと述べたが、この残留レジスト層はこの工
程で除去されるので問題はない、さらに、上記レジスト
Ｍ２８をマスクにしてＡｓを加速エネルギ４（１〜６０
ＫｅＶ、 ドーズ量ｌＸ１０１ｓ〜ＩＸ １０”ａｔ
ｏ−／ｄで多結晶シリコン層２１ａにイオン注入する（
第１図ｈ）。
度のＲＩＥを施し多結晶シリコン層２１ａを露出させる
。なお、上記レジスト層２７を凹部内に形成するために
ＲＩＥエツチングで多結晶シリコン層上にレジスト層が
残ってもよいと述べたが、この残留レジスト層はこの工
程で除去されるので問題はない、さらに、上記レジスト
Ｍ２８をマスクにしてＡｓを加速エネルギ４（１〜６０
ＫｅＶ、 ドーズ量ｌＸ１０１ｓ〜ＩＸ １０”ａｔ
ｏ−／ｄで多結晶シリコン層２１ａにイオン注入する（
第１図ｈ）。
次に、上記レジスト層２８を除去したのち、上記Ａｓ添
加された多結晶シリコン層２１ａから９００〜１０００
℃でＡｓをシリコン基板中に拡散してエミッタ領域１５
を形成する。この工程は次の文献： Ｈ，Ｐａｒｋ他。
加された多結晶シリコン層２１ａから９００〜１０００
℃でＡｓをシリコン基板中に拡散してエミッタ領域１５
を形成する。この工程は次の文献： Ｈ，Ｐａｒｋ他。
Ｈｉｇｈ−５ｐｅｅｄ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｐ
ｏ１ｙｓｉｌｉｃｏｎ Ｅｍｉｔｔｅｒ／Ｂａ５ｅ
Ｂｉｐｏｌａｒ Ｄｅｖｉｃｅｓ Ｕｓｉｎｇ
Ｂｏｒｏｎ ａｎｄ Ａｒ５ｅｎｉｃＤｉｆｆｕｓ
ｉｏｎ Ｔｈｒｏｕｇｈ Ｐｏ１ｙｓｉｌｉｃｏｎ
、； ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓ ｏｆ
ｔｈｅ １８ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏ
ｎ ５ｏｌｉｄＳｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ
Ｍａｔｅｒｉａｌｓ、Ｔｏｋｙｏ、１９８６．ｐｐ
７２９〜７３１に記載された技術と同様の拡散形態をと
りうるので、ベース領域の第３のＰ型領域１４ｃが層厚
的１５００人、エミッタ領域１５が層厚約５００人に形
成され、ｆτがｌ０Ｃ）Ｉｚ以上に得られる（第１図ｉ
）。
ｏ１ｙｓｉｌｉｃｏｎ Ｅｍｉｔｔｅｒ／Ｂａ５ｅ
Ｂｉｐｏｌａｒ Ｄｅｖｉｃｅｓ Ｕｓｉｎｇ
Ｂｏｒｏｎ ａｎｄ Ａｒ５ｅｎｉｃＤｉｆｆｕｓ
ｉｏｎ Ｔｈｒｏｕｇｈ Ｐｏ１ｙｓｉｌｉｃｏｎ
、； ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓ ｏｆ
ｔｈｅ １８ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏ
ｎ ５ｏｌｉｄＳｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ
Ｍａｔｅｒｉａｌｓ、Ｔｏｋｙｏ、１９８６．ｐｐ
７２９〜７３１に記載された技術と同様の拡散形態をと
りうるので、ベース領域の第３のＰ型領域１４ｃが層厚
的１５００人、エミッタ領域１５が層厚約５００人に形
成され、ｆτがｌ０Ｃ）Ｉｚ以上に得られる（第１図ｉ
）。
次に、電極金属層をアルミニウムで被着し、バターニン
グを施して各電極金属層１９に形成する（第１図ｊ）。
グを施して各電極金属層１９に形成する（第１図ｊ）。
この発明にかかる半導体層にとその製造方法には、選択
イオン注入にマスク工程を追加することでセルフ・アラ
イン構造によるｐ”−ｐ（外部）−Ｐ−活性ベース構造
を実現し、多結晶シリコン層を通しての理想的ベース・
エミッタ構造が多結晶シリコンを１回だけ形成するだけ
で達成できる顕著な利点を備える。また、Ｐ＋−Ｎ＋（
エミッタ）間に（第２の）Ｐ型領域がセルフ・アライン
で形成されるので、高濃度−高濃度拡散による結晶欠陥
の発生の心配がなく、歩留面においても高い値を得るこ
とができる利点もある。
イオン注入にマスク工程を追加することでセルフ・アラ
イン構造によるｐ”−ｐ（外部）−Ｐ−活性ベース構造
を実現し、多結晶シリコン層を通しての理想的ベース・
エミッタ構造が多結晶シリコンを１回だけ形成するだけ
で達成できる顕著な利点を備える。また、Ｐ＋−Ｎ＋（
エミッタ）間に（第２の）Ｐ型領域がセルフ・アライン
で形成されるので、高濃度−高濃度拡散による結晶欠陥
の発生の心配がなく、歩留面においても高い値を得るこ
とができる利点もある。
第１図はこの発明にがかる一実施例の半導体層にの断面
図、第２図ｇ −ｗ ｊはこの発明にかかる一実施例の
半導体層にの製造方法を工程順に示すいずれも断面図、
第３図ないし第９図はいずれも従来例にかかり、第３図
ａ−ａはＳＳＴ ）−ランジスタの製造方法を工程順に
示すいずれも断面図、第４図ａ、ｂはＲＩＨにより形成
されるセルファライントランジスタの製造方法を工程順
に示すいずれも断面図、第５図はＰＳＡ ）−ランジス
タの断面図、第６図はＡＰＳＡ トランジスタの断面図
、第７図ａ、ｂはＢＥＳＴ トランジスタの製造方法を
工程順に示すいずれも断面図、第８図ａ−ｄはＳ工ＣＯ
Ｓトランジスタの製造方法を工程順に示すいずれも断面
図、第９図は従来のトランジスタの側壁を説明するため
の断面図である。
図、第２図ｇ −ｗ ｊはこの発明にかかる一実施例の
半導体層にの製造方法を工程順に示すいずれも断面図、
第３図ないし第９図はいずれも従来例にかかり、第３図
ａ−ａはＳＳＴ ）−ランジスタの製造方法を工程順に
示すいずれも断面図、第４図ａ、ｂはＲＩＨにより形成
されるセルファライントランジスタの製造方法を工程順
に示すいずれも断面図、第５図はＰＳＡ ）−ランジス
タの断面図、第６図はＡＰＳＡ トランジスタの断面図
、第７図ａ、ｂはＢＥＳＴ トランジスタの製造方法を
工程順に示すいずれも断面図、第８図ａ−ｄはＳ工ＣＯ
Ｓトランジスタの製造方法を工程順に示すいずれも断面
図、第９図は従来のトランジスタの側壁を説明するため
の断面図である。
Claims (2)
- （１）一方の主面側に形成された複数の絶縁層領域によ
って分離された一導電型半導体領域と、これらの半導体
領域上から上記絶縁層領域上に一部延在された半導体層
を備えた半導体装置において、半導体層直下の一導電型
領域に半導体層から拡散形成され絶縁層領域に隣接して
ベース領域の一部となる第１の反対導電型領域と、この
第１の反対導電型領域に接続しこれよりも浅くかつ直上
に半導体層のない域に形成されベース領域の一部となる
第２の反対導電型領域と、この第２の反対導電型領域に
接続しこれよりも浅くかつ上層に拡散形成された一導電
型のエミッタ領域を備え活性ベース領域である第３の反
対導電型領域と、上記一導電型のエミッタ領域上にドー
プされた半導体層のエミッタ電極導出層および、上記第
１の反対導電型のベース領域上から上記絶縁層領域上に
形成されたベース電極導出層を具備したことを特徴とす
る半導体装置。 - （２）複数の絶縁層領域で分離された一導電型半導体領
域の半導体基板を用意する工程と、上記一導電型半導体
領域上に多結晶半導体層を上記絶縁層領域上から延在さ
せた部分とこの端部から間隔を設けてエミッタ領域形成
予定域上に形成する工程と、上記絶縁層領域上にかかり
形成された多結晶半導体層に対し絶縁層上の部分とここ
から連続して一導電型半導体領域上に延在させた部分の
一部に反対導電型不純物のイオン注入を施す工程と、加
熱を施して上記反対導電型不純物を一導電型半導体領域
に拡散させ第１の反対導電型領域を形成する工程と、反
対導電型不純物のイオン注入と加熱を施し多結晶半導体
層の上記間隔部から一導電型半導体領域に上記第１の反
対導電型領域に接続しかつこれよりも浅い第２の反対導
電型領域を形成すると同時にエミッタ領域形成予定域上
に多結晶半導体層に注入された反対導電型不純物を一導
電型半導体領域に拡散して上記第２の反対導電型領域に
接続しかつこれよりも浅い活性ベース領域である第３の
反対導電型領域を形成する工程と、上記エミッタ領域形
成予定域上の多結晶半導体層に一導電型不純物をイオン
注入し加熱を施して上記第３の反対導電型領域の一部に
エミッタ領域である一導電型領域を形成する工程と、上
記一導電型領域と上記第１の反対導電型領域にドープド
多結晶半導体層を被着しエミッタ電極とベース電極に形
成する工程を含む半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014152A JPS63182860A (ja) | 1987-01-26 | 1987-01-26 | 半導体装置とその製造方法 |
| US07/148,351 US4882290A (en) | 1987-01-26 | 1988-01-25 | Semiconductor device and a method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014152A JPS63182860A (ja) | 1987-01-26 | 1987-01-26 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63182860A true JPS63182860A (ja) | 1988-07-28 |
Family
ID=11853177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62014152A Pending JPS63182860A (ja) | 1987-01-26 | 1987-01-26 | 半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4882290A (ja) |
| JP (1) | JPS63182860A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920007124A (ko) * | 1990-09-04 | 1992-04-28 | 김광호 | 폴리 에미터 바이폴라 트랜지스터의 제조방법 |
| JP2553249B2 (ja) * | 1991-03-18 | 1996-11-13 | 株式会社東芝 | 半導体装置 |
| US7288829B2 (en) * | 2004-11-10 | 2007-10-30 | International Business Machines Corporation | Bipolar transistor with self-aligned retrograde extrinsic base implant profile and self-aligned silicide |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172764A (en) * | 1981-04-17 | 1982-10-23 | Oki Electric Ind Co Ltd | Manufacture of semiconductor element |
| JPS58105571A (ja) * | 1981-12-17 | 1983-06-23 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3717507A (en) * | 1969-06-19 | 1973-02-20 | Shibaura Electric Co Ltd | Method of manufacturing semiconductor devices utilizing ion-implantation and arsenic diffusion |
| US3997367A (en) * | 1975-11-20 | 1976-12-14 | Bell Telephone Laboratories, Incorporated | Method for making transistors |
| US4157269A (en) * | 1978-06-06 | 1979-06-05 | International Business Machines Corporation | Utilizing polysilicon diffusion sources and special masking techniques |
| FR2454698A1 (fr) * | 1979-04-20 | 1980-11-14 | Radiotechnique Compelec | Procede de realisation de circuits integres a l'aide d'un masque multicouche et dispositifs obtenus par ce procede |
| DE2946963A1 (de) * | 1979-11-21 | 1981-06-04 | Siemens AG, 1000 Berlin und 8000 München | Schnelle bipolare transistoren |
| JPS56160034A (en) * | 1980-05-14 | 1981-12-09 | Fujitsu Ltd | Impurity diffusion |
| JPS5758356A (en) * | 1980-09-26 | 1982-04-08 | Toshiba Corp | Manufacture of semiconductor device |
| US4484211A (en) * | 1981-02-04 | 1984-11-20 | Matsushita Electric Industrial Co., Ltd. | Oxide walled emitter |
| US4431460A (en) * | 1982-03-08 | 1984-02-14 | International Business Machines Corporation | Method of producing shallow, narrow base bipolar transistor structures via dual implantations of selected polycrystalline layer |
| JPS62290173A (ja) * | 1986-06-09 | 1987-12-17 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPH0672268A (ja) * | 1992-08-28 | 1994-03-15 | Nippon Mektron Ltd | 安全ベルト一体型エア−バッグ |
| JPH0681862A (ja) * | 1992-09-07 | 1994-03-22 | Nippondenso Co Ltd | スタータクラッチ |
-
1987
- 1987-01-26 JP JP62014152A patent/JPS63182860A/ja active Pending
-
1988
- 1988-01-25 US US07/148,351 patent/US4882290A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172764A (en) * | 1981-04-17 | 1982-10-23 | Oki Electric Ind Co Ltd | Manufacture of semiconductor element |
| JPS58105571A (ja) * | 1981-12-17 | 1983-06-23 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4882290A (en) | 1989-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4879252A (en) | Semiconductor device and a method of manufacturing the same | |
| KR910000020B1 (ko) | 반도체장치의 제조방법 | |
| JPS63182860A (ja) | 半導体装置とその製造方法 | |
| JPS60226120A (ja) | 半導体装置における電極の引出し方法 | |
| JPH0529330A (ja) | 半導体装置の製造方法 | |
| JPH0335528A (ja) | 半導体装置の製造方法 | |
| JP2836393B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0744183B2 (ja) | 半導体装置の製造方法 | |
| JPH01238058A (ja) | 高速バイポーラトランジスタの製造方法 | |
| JPH06244194A (ja) | 高速バイポーラトランジスタの製造方法 | |
| JPH0258230A (ja) | バイポーラトランジスタの製造方法 | |
| JPH04360539A (ja) | 半導体装置の製造方法 | |
| JPS60235460A (ja) | 半導体装置 | |
| JPH0564457B2 (ja) | ||
| JPH01251658A (ja) | 半導体装置の製造方法 | |
| JPH02148847A (ja) | 半導体装置の製造方法 | |
| JPH01297862A (ja) | 半導体装置の製造方法 | |
| JPS60223160A (ja) | バイポ−ラトランジスタの製造方法 | |
| JPH02119258A (ja) | 半導体装置の製造方法 | |
| JPH03224238A (ja) | バイポーラトランジスタの製造方法 | |
| JPS5831524A (ja) | 半導体装置の製造方法 | |
| JPH11233521A (ja) | 半導体装置の製造方法 | |
| JPH01173643A (ja) | 半導体装置の製造方法 | |
| JPH07120747B2 (ja) | 半導体集積回路の製造方法 | |
| JPS62210672A (ja) | 半導体装置の製造方法 |