JPS60223160A - バイポ−ラトランジスタの製造方法 - Google Patents
バイポ−ラトランジスタの製造方法Info
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- JPS60223160A JPS60223160A JP8060684A JP8060684A JPS60223160A JP S60223160 A JPS60223160 A JP S60223160A JP 8060684 A JP8060684 A JP 8060684A JP 8060684 A JP8060684 A JP 8060684A JP S60223160 A JPS60223160 A JP S60223160A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はシリコンを基板とする微細エミッタ幅構進・
のバイポーラトランジスタの製造方法に関する。
のバイポーラトランジスタの製造方法に関する。
従来、高速バイポーラ（Ｂｉｐ）集積回路素子を得る基
本的な技術として、トランジスタ構造を微細化すること
罠より、ＰＮ接合の容量を低減させることである。すな
わち、Ｂｉｐ集積回路素子の性能（高速化）を向上させ
る手段として、（４） エミツタ幅を極力小さくするこ
と、（Ｂ） エミッタｅペース間接合面積を小さくする
こと、（Ｃ’ｌ エミッタ・ペースのコンタクト間隔を
可能な限り狭くすることである。
本的な技術として、トランジスタ構造を微細化すること
罠より、ＰＮ接合の容量を低減させることである。すな
わち、Ｂｉｐ集積回路素子の性能（高速化）を向上させ
る手段として、（４） エミツタ幅を極力小さくするこ
と、（Ｂ） エミッタｅペース間接合面積を小さくする
こと、（Ｃ’ｌ エミッタ・ペースのコンタクト間隔を
可能な限り狭くすることである。
例えば酸化膜分離構造を従来例、にとって説明する。第
１図（ａ）〜第１図（ｆ）は従来のバイポーラトランジ
スタの製造方法を工程順に示す断面図である。
１図（ａ）〜第１図（ｆ）は従来のバイポーラトランジ
スタの製造方法を工程順に示す断面図である。
同図において、１はＰ型シリコン基板、２はこのＰ型シ
リコン基板１の一生面に形成されたＮ＋埋込み層、３は
とのＮ＋埋込み層２上に設けられたＮ−エピタキシャル
成長層、４はポロンなどをイオン注入により形成したＰ
型不純物層、５は酸化膜、６はポロンをイオン注入して
形成したＰ＋型不純物領域、７は外部ペース領域、８は
レジスト、９はペース電極、１０はエミッタ電極、１１
はコレクタ電極、１２はエミッタ、１３はコレクタであ
る。
リコン基板１の一生面に形成されたＮ＋埋込み層、３は
とのＮ＋埋込み層２上に設けられたＮ−エピタキシャル
成長層、４はポロンなどをイオン注入により形成したＰ
型不純物層、５は酸化膜、６はポロンをイオン注入して
形成したＰ＋型不純物領域、７は外部ペース領域、８は
レジスト、９はペース電極、１０はエミッタ電極、１１
はコレクタ電極、１２はエミッタ、１３はコレクタであ
る。
次に、上記構成によるバイポーラトランジスタの製造方
法について説明する。まず、第１図（ａ）に示すように
、Ｐ型シリコン基板１の一生面に形成されたＮ＋埋込み
層２上にＮ−エピタキシャル成長層３を設ける。そして
、その活性領域となる領域以外を選択的にＳｔエッチし
て除去し、ボロンなどのＰ型不純物領域をイオン注入な
どにより形成しつつ、Ｓｉエッチ領域を選択的に酸化し
、酸化膜５を形成する。次に、第１図（ｂ）に示すよう
に、ペース領域となる領域以外をレジスト８で覆い、ボ
ロンをイオン注入して、Ｐ 型不純物領域６を形成する
。同様にして、第１図（ｅ）に示すように、外部ペース
領域１を形成する。次に、第１図（ｄ）に示すように、
全面をＣＶＤなどの酸化膜５で覆ったノチ、９５０℃〜
１．０００℃でアニールし、酸化膜ノ焼き締めと、ペー
スのボロンドライブを兼ね、引き続き第１図（ｅ）に示
すように、エミッタ、ペース。
法について説明する。まず、第１図（ａ）に示すように
、Ｐ型シリコン基板１の一生面に形成されたＮ＋埋込み
層２上にＮ−エピタキシャル成長層３を設ける。そして
、その活性領域となる領域以外を選択的にＳｔエッチし
て除去し、ボロンなどのＰ型不純物領域をイオン注入な
どにより形成しつつ、Ｓｉエッチ領域を選択的に酸化し
、酸化膜５を形成する。次に、第１図（ｂ）に示すよう
に、ペース領域となる領域以外をレジスト８で覆い、ボ
ロンをイオン注入して、Ｐ 型不純物領域６を形成する
。同様にして、第１図（ｅ）に示すように、外部ペース
領域１を形成する。次に、第１図（ｄ）に示すように、
全面をＣＶＤなどの酸化膜５で覆ったノチ、９５０℃〜
１．０００℃でアニールし、酸化膜ノ焼き締めと、ペー
スのボロンドライブを兼ね、引き続き第１図（ｅ）に示
すように、エミッタ、ペース。
コレクタコンタクトとなる領域を同時に開口する。
そして、ベースコンタクトとなる領域のみをレジスト８
で覆い、他のコンタクトはレジストで覆わないでＡｓを
イオン注入し、これを高温ＮＺ雰囲気でアニールし、エ
ミッタ形成およびコレクタ形成を行なう。次に、第１図
（ｆ）に示すように、ペース電極９、エミッタ電極１０
、コレクタ電極１１を形成して、ＬＳＩ中に使用される
トランジスタ構造を形成することができる。
で覆い、他のコンタクトはレジストで覆わないでＡｓを
イオン注入し、これを高温ＮＺ雰囲気でアニールし、エ
ミッタ形成およびコレクタ形成を行なう。次に、第１図
（ｆ）に示すように、ペース電極９、エミッタ電極１０
、コレクタ電極１１を形成して、ＬＳＩ中に使用される
トランジスタ構造を形成することができる。
しかしながら、従来のバイポーラトランジスタの製造方
法では、写真製版技術により１゜３μｍ程度までの開口
が精度の面からも実現している最少パターン寸法である
。このため、例えば第１図（ｆ）に示すように、各電極
間の距離はそれぞれ１．３μｍまでが限度であり、エミ
ツタ幅も１．３μｍが限度であった。一方、そのパター
ニングに、ガラスマスクなどを用いるため、機械の変動
により、例えばコンタクトと配線マージンを１μｍ以上
とる必要があった。このため、第１図（ｆ）に示すよう
に、例えばエミッタ・ペースのコンタクト間は３．３μ
ｍ以上が必要である。したがって、この間隔により、ペ
ース抵抗の内、外部ペース抵抗が大きくなろう、え、不
活性ペース領域のシリコン表面部の再結合電流が大きい
ため、電流利得ｈｒＥが再結合に要するペース電流分だ
け小さくなるなどの欠点があった。
法では、写真製版技術により１゜３μｍ程度までの開口
が精度の面からも実現している最少パターン寸法である
。このため、例えば第１図（ｆ）に示すように、各電極
間の距離はそれぞれ１．３μｍまでが限度であり、エミ
ツタ幅も１．３μｍが限度であった。一方、そのパター
ニングに、ガラスマスクなどを用いるため、機械の変動
により、例えばコンタクトと配線マージンを１μｍ以上
とる必要があった。このため、第１図（ｆ）に示すよう
に、例えばエミッタ・ペースのコンタクト間は３．３μ
ｍ以上が必要である。したがって、この間隔により、ペ
ース抵抗の内、外部ペース抵抗が大きくなろう、え、不
活性ペース領域のシリコン表面部の再結合電流が大きい
ため、電流利得ｈｒＥが再結合に要するペース電流分だ
け小さくなるなどの欠点があった。
したがって、この発明の目的は可能な限り小型で、しか
も高精度の写真製版を必要とせずに、微細エミッタを形
成することができるノくイポーラトランジスタの製造方
法を提供するものでおる。
も高精度の写真製版を必要とせずに、微細エミッタを形
成することができるノくイポーラトランジスタの製造方
法を提供するものでおる。
このような目的を達成するため、この発明は半導体基板
の一生面に微細幅のポリシリコンエミッタを異方性エツ
チングにより形成する工程と、この微細幅のポリシリコ
ンエミッタを囲むように、微細な酸化膜を異方性エツチ
ングにより形成する工程とを備えるものであり、以下実
施例を用いて詳細に説明する。
の一生面に微細幅のポリシリコンエミッタを異方性エツ
チングにより形成する工程と、この微細幅のポリシリコ
ンエミッタを囲むように、微細な酸化膜を異方性エツチ
ングにより形成する工程とを備えるものであり、以下実
施例を用いて詳細に説明する。
第２図（ａ）〜第２図（ｇ）はこの発明に係るノ（イボ
ーラトランジスタの製造方法の一実施例を工程順に示す
断面図である。同図において、５ａおよび５ｂは酸化膜
、１４はポリシリコン、１５はＰｔシリサイドである。
ーラトランジスタの製造方法の一実施例を工程順に示す
断面図である。同図において、５ａおよび５ｂは酸化膜
、１４はポリシリコン、１５はＰｔシリサイドである。
次に、上記構成によるバイポーラトランジスタの製造方
法について工程順に説明する。まず、第２図（ａ）に示
すように、酸化膜５によって分離された基板の上に、Ｃ
ＶＤなどで酸化膜゛５ａを形成し、写真製版エツチング
によって、エピタキシャル層３の中央部の片面の酸化膜
５ａを除去する。この際、異方性ドライエツチング技術
を用いて、平面に垂直な面が形成される−ようにする。
法について工程順に説明する。まず、第２図（ａ）に示
すように、酸化膜５によって分離された基板の上に、Ｃ
ＶＤなどで酸化膜゛５ａを形成し、写真製版エツチング
によって、エピタキシャル層３の中央部の片面の酸化膜
５ａを除去する。この際、異方性ドライエツチング技術
を用いて、平面に垂直な面が形成される−ようにする。
次に、第２図（ｂ）に示すように、ポリシリコン１４を
デポジットする。そして、イオン注入技術を用いて、Ａ
ｓなとのＮ型不純物をポリシリコン１４に浅く打ち込む
。このポリシリコン１４の厚さは制御性がよく±１０％
の範囲でコントロールでき、結晶粒の大きさも形成温度
によりコントロールできる。なお、このポリシリコンの
厚さは３，０００Ｘ程度が望ましい。次に、第２図（Ｃ
）に示すように、シリコンの異方性エツチングを行なう
ことにより、ポリシリコン１４を酸化膜５ａのエツジの
みに形成することができる。次に、第２図（由に示すよ
うに、ＣＶＤなとで形成された酸化膜を除去する。熱酸
化膜５に比較して、ＣＶＤ＠はエツチング速度が２〜１
０倍速いため、制御性よくエツチング除去される。次に
、第２図（、）に示すように、全面酸化を行なったのち
、酸化膜の異方性エツチングを行ない、ポリシリコン１
４の周辺のみ酸化膜５ｂが残る。
デポジットする。そして、イオン注入技術を用いて、Ａ
ｓなとのＮ型不純物をポリシリコン１４に浅く打ち込む
。このポリシリコン１４の厚さは制御性がよく±１０％
の範囲でコントロールでき、結晶粒の大きさも形成温度
によりコントロールできる。なお、このポリシリコンの
厚さは３，０００Ｘ程度が望ましい。次に、第２図（Ｃ
）に示すように、シリコンの異方性エツチングを行なう
ことにより、ポリシリコン１４を酸化膜５ａのエツジの
みに形成することができる。次に、第２図（由に示すよ
うに、ＣＶＤなとで形成された酸化膜を除去する。熱酸
化膜５に比較して、ＣＶＤ＠はエツチング速度が２〜１
０倍速いため、制御性よくエツチング除去される。次に
、第２図（、）に示すように、全面酸化を行なったのち
、酸化膜の異方性エツチングを行ない、ポリシリコン１
４の周辺のみ酸化膜５ｂが残る。
この膜厚は０．１〜０．１５μｍ程度である。次に、全
面にボロンを注入して、ドライブすれは、外部ペース深
さ０．２μｍとするとき、ポリシリコン中を拡散するボ
ロンの拡散係数が大きいため、ベース領域Ｔがつながる
。また、Ａ８などのＮ温のエミッタ用不純物も拡散され
て、エミッタ深さ０．０５μｍ程度が達成される。この
工程をふり返れば、微細な写真製版技術を用いることな
（，０，１μｍ程度のエミツタ幅のトランジスタを完成
することができる。なお、酸化膜５ｂの幅が外部ベース
抵抗となる領域で、従来と比較して、（０，１〜０．１
５ ）／３．３”ｋ ０．０３〜０．０４５ 程度に外
部ベース抵抗が低くなるため、カットオフ周波数ｆＴ
を高くすることができ、素子の伝播遅延時間を短縮させ
ることができる。次に、第２図（ｇ）に示すように、全
面にＰｔをデポジットし、これをシンクして、王水で除
去することにより、コンタクト上のみＰｊＳｉｌ ５が
形成される。そして、ベースにＡｔなどの電極をっけ、
エミッタはポリサイドを用いることにより、トランジス
タを完成することができる。
面にボロンを注入して、ドライブすれは、外部ペース深
さ０．２μｍとするとき、ポリシリコン中を拡散するボ
ロンの拡散係数が大きいため、ベース領域Ｔがつながる
。また、Ａ８などのＮ温のエミッタ用不純物も拡散され
て、エミッタ深さ０．０５μｍ程度が達成される。この
工程をふり返れば、微細な写真製版技術を用いることな
（，０，１μｍ程度のエミツタ幅のトランジスタを完成
することができる。なお、酸化膜５ｂの幅が外部ベース
抵抗となる領域で、従来と比較して、（０，１〜０．１
５ ）／３．３”ｋ ０．０３〜０．０４５ 程度に外
部ベース抵抗が低くなるため、カットオフ周波数ｆＴ
を高くすることができ、素子の伝播遅延時間を短縮させ
ることができる。次に、第２図（ｇ）に示すように、全
面にＰｔをデポジットし、これをシンクして、王水で除
去することにより、コンタクト上のみＰｊＳｉｌ ５が
形成される。そして、ベースにＡｔなどの電極をっけ、
エミッタはポリサイドを用いることにより、トランジス
タを完成することができる。
以上、詳細に説明したように、この発明に係るバイポー
ラトランジスタの製造方法によれば高精度の、例えばＯ
，ｈ如程度の幅のエミッタが微細なマスクを用いること
なく形成できる。このため、外部抵抗の大幅な低減、微
細パターン不要、浅い接合形成など数々の高速化へのプ
ロセス改良カ可能になり、理論的にはシリコンでもＪ”
Ｔ ＝ ３３ＧＨｚ程度の高速デバイスが得られる効果
がある。
ラトランジスタの製造方法によれば高精度の、例えばＯ
，ｈ如程度の幅のエミッタが微細なマスクを用いること
なく形成できる。このため、外部抵抗の大幅な低減、微
細パターン不要、浅い接合形成など数々の高速化へのプ
ロセス改良カ可能になり、理論的にはシリコンでもＪ”
Ｔ ＝ ３３ＧＨｚ程度の高速デバイスが得られる効果
がある。
第１図（ａ）〜（ｆ）は従来のバイポーラトランジスタ
の製造方法を工程順に示す断面図、第２図（ａ）〜（ｇ
）はこの発明に係るバイポーラトランジスタの製造方法
の一実施例を工程順に示す断面図である。 １８＠＠＠ｐ型シリヨン基板、２０００．Ｎ十埋込み層
、３・・・−Ｎ−エピタキシャル成長層、４・・・・Ｐ
型不純物層、５，５ａおよび５ｂ・・・・酸化膜、６・
・命−Ｐ 型不純物領域、Ｉ・・・・外部ベース領域、
８・・・・レジスト、９・−・・ベース電極、１ｏ・・
・・エミッタ電極、１１・−−・コレクタ電極、１２・
ｏ＠ｅエミッタ、１３・・・・コレクタ、１４＠・・・
ポリシリコン、１５・自・・Ｐｔシリサイド。 代理人 大岩増雄 湾１図
の製造方法を工程順に示す断面図、第２図（ａ）〜（ｇ
）はこの発明に係るバイポーラトランジスタの製造方法
の一実施例を工程順に示す断面図である。 １８＠＠＠ｐ型シリヨン基板、２０００．Ｎ十埋込み層
、３・・・−Ｎ−エピタキシャル成長層、４・・・・Ｐ
型不純物層、５，５ａおよび５ｂ・・・・酸化膜、６・
・命−Ｐ 型不純物領域、Ｉ・・・・外部ベース領域、
８・・・・レジスト、９・−・・ベース電極、１ｏ・・
・・エミッタ電極、１１・−−・コレクタ電極、１２・
ｏ＠ｅエミッタ、１３・・・・コレクタ、１４＠・・・
ポリシリコン、１５・自・・Ｐｔシリサイド。 代理人 大岩増雄 湾１図
Claims (1)
- 半導体基板の一生面に、微細幅のポリシリコンエミッタ
を異方性エツチングにより形成する工程と、この微細幅
のポリシリコンエミッタを囲むように微細な酸化膜を異
方性エツチングにより形成する工程とを備えたことを特
徴とするバイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8060684A JPS60223160A (ja) | 1984-04-18 | 1984-04-18 | バイポ−ラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8060684A JPS60223160A (ja) | 1984-04-18 | 1984-04-18 | バイポ−ラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60223160A true JPS60223160A (ja) | 1985-11-07 |
Family
ID=13722987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8060684A Pending JPS60223160A (ja) | 1984-04-18 | 1984-04-18 | バイポ−ラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60223160A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5795830A (en) * | 1995-06-06 | 1998-08-18 | International Business Machines Corporation | Reducing pitch with continuously adjustable line and space dimensions |
-
1984
- 1984-04-18 JP JP8060684A patent/JPS60223160A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5795830A (en) * | 1995-06-06 | 1998-08-18 | International Business Machines Corporation | Reducing pitch with continuously adjustable line and space dimensions |
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