JPS61172369A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体装置に関するものであり、特に、バイ
ポーラトランジスタに適用して有効な技術に関するもの
である。

［背景技術］ バイポーラトランジスタは、エミッタ領域の幅を縮少し
、またコレクタ領域とベース領域との接合容量を減少す
ることにより動作速度を向上させてきた。

第７図は、従来の製造方法によって形成したバイポーラ
トランジスタの断面図である。

１はｐ型真性ベース領域であり、２はｐ′″型補償ベー
ス領域である。真性ベース領域１の中央部にｎ＋型エミ
ッタ領域３を設けである。コレクタ領域は、ｎ＋型半導
体基板４とｎ型エピタキシャル層５とによって構成され
る。６はベース電極。

７はエミッタ電極、８は絶縁膜である。

補償ベース領域２およびエミッタ領域３は、エピタキシ
ャル層４上に、例えばレジストからなるそれぞれ専用の
マスクを形成し、イオン打ち込み技術等によって形成す
る。ここで、最小加工寸法を、例えば１［μｍ］とする
と、前記補償ベース領域２およびエミッタ領域３を形成
するためのそれぞれのマスクの開孔の幅は１［μｍ１以
上になる。

したがって、補償ベース領域２およびエミッタ領域３の
幅は、それらを形成するための不純物が等方的に拡散す
るために、最小加工寸法より大きくなる。さらに、ベー
ス電極６とエミッタ電極７との間も１［μｍ１以上離隔
される。

したがって、真性ベース領域１と補償ベース領域２とか
らなるベース領域全体の幅は、その幅が５［μｍ１以上
の大きなものとなる。

［発明の目的］ 本発明の目的は、バイポーラトランジスタの微細化を向
上することが可能な技術を提供することにある。

本発明の他の目的は、バイポーラトランジスタの動作速
度を向上することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、バイポーラトランジスタの製造方法において
、半導体基板上にエミッタ領域を規定するマスクを形成
し、このマスクの側部に自己整合によって側部絶縁膜を
形成する。この側部絶縁膜の外周部の半導体基板の表面
から不純物を導入することにより、最小加工寸法以下の
補償ベース領域を形成する６また、前記マスクを除去し
て開孔を形成し、該開孔を通して半導体基板内に不純物
を導入することにより、最小加工寸法程度のエミッタ領
域と真性ベース領域を形成するものである。

以下、本発明の構成について、実施例とともに説明する
。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。

［実施例］ 第１図乃至第６図は、本発明の一実施例のバイポーラト
ランジスタの製造方法を説明するための製造工程におけ
るバイポーラトランジスタの断面図である。

本実施例は、まず、第１図に示すように、ｎ”型半導板
基板４にｎ型エピタキシャル層５を周知の技術によって
形成する。次に、エピタキシャル層５の上面を酸化して
酸化シリコン膜９を形成する。さらに、シリコンナイト
ライド膜１０、多結晶シリコン層１１、シリコンナイト
ライド膜１２をエピタキシャル層５の全面に順次積層し
て形成する。これらは、例えばＣＶＤ技術を用いて形成
する。また、多結晶シリコン層１１は１例えば熱拡散技
術によってｐ型不純物を導入してｐ＋型とする。これは
、主として多結晶シリコン層１１のエツチング速度を、
後に形成するベース電極となる多結晶シリコン層のエツ
チング速度より速くするためである。

次に、前記エピタキシャル層５の全面に形成したシリコ
ンナイトライド膜１０、多結晶シリコン層１１およびシ
リコンナイトライド膜１２を、後に形成されるエミッタ
領域の上部に残るように、それらの不要な部分を選択的
に除去する。

すなわち、第１図に示した残在するシリコンナイトライ
ド膜１０．１２および多結晶シリコン層１１は、エミッ
タ領域を規定するためのマスクとして用いるものである
。

次に、第１の側部絶縁膜１３を形成する。これは、例え
ばＣＶＤ技術によって得られるシリコンナイトライド膜
を酸化シリコン膜９の上面に形成し、この後、方向性の
良いドライエツチングによって酸化シリコン膜９および
シリコンナイトライド膜１２の上面が露出する程度にエ
ツチングして形成する。

次に、第２図に示すように、フィールド絶縁膜１４を形
成する。これは、次のようにして形成する。まず、シリ
コンナイトライド膜１２および側部組縁膜１３をマスク
として、酸化シリコン膜９をエツチングし、さらにエピ
タキシャル層５をエツチングする。エピタキシャル層５
をエツチングする深さは、後に形成される補償ベース領
域より深くすることが望ましい。そして、シリコンナイ
トライド膜１２と側部絶縁膜１３とを耐熱酸化マスクと
して用い、露出するエピタキシャル層５を酸化すること
によってフィールド絶縁膜１４を形成する。この後、シ
リコンナイトライド膜１２と側部絶縁膜１３とを除去す
る。

次に、多結晶シリコン層１１およびシリコンナイトライ
ド膜１０とをエツチングのマスクとして用い、シリコン
ナイトライド膜ｌＯとフィールド絶縁膜１４との間の酸
化シリコン膜９をエツチングによって除去する。このエ
ツチングによって、前記シリコンナイトライド膜１ｏと
フィールド絶縁膜１４との間のエピタキシャル層５の上
面が露出する。

次に、第３図に示すように、多結晶シリコン層１１の側
部に新に側部絶縁膜１５を形成するために、エピタキシ
ャル層５の上面にシリコンナイトライド膜を形成する。

このシリコンナイトライド膜の膜厚は、前記側部絶縁膜
１３を形成するために用いたシリコンナイトライド膜の
膜厚より薄くすることが重要である。これは、側部絶縁
膜１５の外周部のエピタキシャル層５の上面を露出させ
るためであり、この露出した上面から補償ベース領域を
形成するための不純物を導入するからである。そして、
方向性の良いドライエツチングによって、多結晶シリコ
ン層１１の上面が露出する程度に前記シリコンナイトラ
イド膜をエツチングして側部絶縁膜１５を形成する。

次に、多結晶シリコン層１６をエピタキシャル層５の全
面を覆うように形成する。この状態では、この多結晶シ
リコン層１６には不純物が導入されていない、そして、
アニールを施すことによって。

多結晶シリコン層１１からその上部の多結晶シリコン層
１６中にｐ型不純物を拡散させる。これが多結晶シリコ
ン層１１上のｐ＋＋多結晶シリコン層１７である。

次に、第４図に示すように、前記ｐ型多結晶シリコン層
１７および１１を不純物が導入されていない多結晶シリ
コン層１６より速くエツチングすることによって、開孔
１８を形成する。前記エツチングには、Ｎ、ｔｉｆＨＦ
　：　ＨＮＯ３：　ＣＨｓ　ｃ。

０Ｈ＝１　：　３　：　８の混合液を用いる。このエツ
チング液を用いることによって、多結晶シリコン層１６
を側部絶縁膜１５の外周部に残在させることができる。

次に、ｐ型不純物を多結晶シリコン層１６に導入し、さ
らに熱酸化して酸化シリコン膜１９を形成する。このと
き、前記エピタキシャル層５の上面が露出された部分に
多結晶シリコン層１６からＰ型不純物が拡散されるので
、Ｐ＋型補償ベース領域２０を形成することができる。

次に、第５図に示すように、開孔１８の底部のシリコン
ナイトライド膜１０と酸化シリコン膜９を除去する。そ
して、例えばイオン打ち込みによってＰ型不純物を開孔
１８を通してエピタキシャル層５に導入して、Ｐ型真性
ベース領域２１を形成する。さらに、例えばイオン打ち
込みによってｎ型不純物を導入してｎ＋＋エミッタ領域
２２を形成する。

次に、第６図に示すように、エミッタ電極２３を形成す
る。なお、エミッタ電極２３をｎ＋型型詰結晶シリコ２
層用いて形成することにより、この多結晶シリコン層中
のｎ型不純物をエピタキシャル層５に拡散させてエミッ
タ領域２２を形成することもできる。

ベース電極は、先に形成した多結晶シリコン層１６を用
いる。また、コレクタ領域は、ｎ＋＋半導体基板４とｎ
型エピタキシャル層５とで構成され、コレクタ電極は半
導体基板４の下面に形成する。

以上の説明かられかるように、シリコンナイトライド膜
１０．１２および多結晶シリコン層１１からなるマスク
（第１図参照）でエミッタ領域２２を規定し、前記マス
クの側部に自己整合によって側部絶縁膜１５を形成し、
さらに側部絶縁１ＸＩＩ１５の自己整合によって補償ベ
ース領域２０を形成したことにより、補償ベース領域２
０をエミッタ領域２２に対して自己整合で形成すること
ができる。また、前記マスクを除去して形成した開孔１
８を用いて真性ベース領域２１を形成したので、真性ベ
ース領域２１をエミッタ領域２２に対して自己整合で形
成できる。したがって、最小加工寸法を１［μｍｌとす
ると、真性ベース領域２１およびエミッタ領域２２の幅
を約１　［μｍ］にすることができ、補償ベース領域２
０を１［μｍ］以下にすることができる。このことから
、補償ベース領域２０および真性ベース領域２１と、エ
ピタキシャル層５との接合容量を低減することができる
。

また、エミッタ電極２３とベース電極（多結晶シリコン
層１６）とのマスク合せを不要にすることができる。

なお、本実施例では、補償ベース領域２ｏ、真性ベース
領域２１およびエミッタ領域２２のそれぞれをエピタキ
シャル層５に形成したが、補償ベース領域２０、真性ベ
ース領域２１およびエミッタ領域２２のそれぞれは、エ
ピタキシャル層５を有さない半導体基板４に形成するこ
ともできる。

さらに１本発明はｐｎｐトランジスタにも適用できる。

［効果］ 以上説明したように、本発明によれば、真性ベース領域
およびエミッタ領域の幅を最小加工寸法に形成すること
ができ、また補償ベース領域を最少加工寸法以下に形成
することができる。これらのことから、補償ベース領域
および真性ベース領域と、エピタキシャル層との接合容
量を低減することができるので、バイポーラトランジス
タの動作速度を向上することができる。

一方、エミッタ電極とベース電極とのマスク合せ余裕が
不要となることによって、トランジスタの寸法を縮少す
ることができるので半導体集積回路装置では、その集積
度を向上することができる。

【図面の簡単な説明】

第１図乃至第６図は、本発明の一実施例のバイポーラト
ランジスタの製造方法を説明するための製造工程におけ
るバイポーラトランジスタの断面図である。 第７図は、従来の製造方法によって形成したバイポーラ
トランジスタの断面図である。 ２１・・・真性ベース領域、２０・・・補償ベース領域
。 ２２・・・エミッタ領域、４・・・半導体基板、５・・
・エピタキシャル層、２３・・・エミッタ電極、９．１
９・・・酸化シリコン膜、１０．１２・・・シリコンナ
イトライド膜、１１．１６．１７・・・多結晶シリコン
層、１３．１５・・・側部絶縁膜、１４・・・フィール
ド絶縁膜、１８・・・開孔。 第１図 第４図 第５図 第７図

Claims (1)

1. 【特許請求の範囲】 １、バイポーラトランジスタの製造方法において、半導
   体基板上にエミッタ領域を規定するマスクを形成する工
   程と、前記マスクの側部に側部絶縁膜を形成する工程と
   、側部絶縁膜の外周部の半導体基板の表面から半導体基
   板内へ不純物を導入して第１半導体領域を形成する工程
   と、前記開孔を通して半導体基板内に不純物を導入して
   第２半導体領域を形成する工程とを備えたことを特徴と
   する半導体装置の製造方法。 ２、前記第１半導体領域を形成する工程は、補償ベース
   領域を形成することを特徴とする特許請求の範囲第１項
   記載の半導体装置の製造方法。 ３、前記第２半導体領域を形成する工程は、真性ベース
   領域とエミッタ領域とを形成することを特徴とする特許
   請求の範囲第１項記載の半導体装置の製造方法。