JPS6384065A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特に、高周波
トランジスタとしてのバイポーラトランジスタの製造に
適用して有効な技術に関するものである。

〔従来の技術〕

従来から高周波トランジスタは、エミツタ幅を小さくし
たり、コレクターベース接合容量を減少させることによ
り高速度化が進められてきた。第７図〜第１０図は、本
発明者が検討した従来のバイポーラＬＳＩを構成するｎ
ｐｎ型バイポーラトランジスタの製造方法を示す。この
従来の製造方法によれば、第７図に示すように、まず例
えばｐ型シリコン基板のような半導体基板１の表面にｎ
゛型の埋め込み層２を形成し、さらに半導体基板１上に
ｎ型シリコンのエピタキシャル層３を形成した後、この
エピタキシャル層３の表面を選択的にエツチングするこ
とにより溝３ａ、３ｂを形成する。次に、前記エピタキ
シャルＭ３上に絶縁膜４を形成した後、この絶縁膜４の
所定部分をエツチング除去して開口４ａ〜４ｃを形成し
、これらの開口４ａ〜４ｃを通じてエピタキシャル層３
中にＰ型不純物を導入することにより、それぞれＰ゛型
の分離拡散層５及び補償ベース領域６を形成する。

次に第８図に示すように、絶縁膜４の一部をエツチング
除去した後にエピタキシャル層３中にｐ型不純物を導入
することによりｐ型の真性ベース領域７を形成する。こ
の後、絶縁膜４をエツチング除去する。次に第９図に示
すように、エピタキシャル層３上に絶縁膜８を形成し、
この絶縁膜８の所定部分をエツチング除去して開口８ａ
、８ｂを形成した後、これらの関口８ａ、８ｂを通じて
エピタキシャルＮ１３中にｎ型不純物を導入することに
よりｎ″″型の補償コレクタ領域９及びエミッタ領域ｌ
Ｏを形成する。なお、ベース領域７の下方におけるエピ
タキシャル層３によりコレクタ領域が構成される。次に
第１０図に示すように、絶縁膜８にさらに開口８ｃを形
成した後、これらの開口８ａ〜８ｃを通じてコレクタ電
極１１．エミッタ電ｔｉ１２及びベース電極１３を形成
する。

〔発明が解決しようとする問題点〕

上述の従来の製造方法においては、パターンニング技術
の限界が例えば１μｍ幅であっても、補償ベース領域６
の幅として１μｍ、エミッタ領域１０の幅として１μｍ
、さらにベース電極１３とエミッタ電極１２との分離に
１μｍを要するため。

第１０図に示すように、補償ベース領域６と真性ベース
領域７とのベース領域全体の幅は５μｍ以上と大きくな
らざるを得す、このためコレクターベース接合容量を減
少させることが難しいという欠点がある。また、エミッ
タ領域１０及び補償コレクタ領域９の形成と、補償ベー
ス領域６の形成とに独立のフォトエツチングプロセスを
用いるため、このフォトエツチングプロセスにおけるフ
ォトマスクの位置合わせ余裕を見込む必要がある。

このため、トランジスタの面積を縮小することができな
いので、埋め込み層２と半導体基板ｌとの間の寄生容量
を減少させることができないという欠点がある。さらに
、隣接するトランジスタとの分離をＰ゛型の分離拡散層
５を用いたｐｎ接合分離により行っているため、シリコ
ンの大きな誘電率（〜１１．７）に起因して１分離拡散
層５とエピタキシャル層３との間に大きな容量が発生す
るという欠点もある。

本発明は、これらの欠点を解決するため、トランジスタ
を微細化すると共に、寄生容量を減少させることが可能
な半導体装置の製造方法を提供することを目的とする。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本発明は前記の目的を達成するため、第１導電型の半導
体基板の一生面に第２導電型の埋め込み層を形成する工
程と、前記半導体基板の前記主面上に第２導電型のエピ
タキシャル層を形成する工程と、前記埋め込み層の上方
における前記エピタキシャル層の表面に第１及び第２の
耐酸化性膜を選択的に形成する工程と、前記第１及び第
２の耐酸化性膜をマスクとして前記エピタキシャル層を
熱酸化することにより素子分離用酸化膜を形成する工程
と、前記第１の耐酸化性膜を除去してこの部分における
前記エピタキシャル層中に前記埋め込み層に達する第２
導電型の補償コレクタ領域を形成する工程と、前記第２
の耐酸化性膜上にこれよりも大きさの小さいマスク層を
形成し、このマスク層を用いて前記第２の耐酸化性膜を
サイドエツチングが生じるまでエツチングする工程と、
前記エピタキシャル層中に第１導電型の不純物を導入す
ることにより前記第２の耐酸化性膜に対して自己整合的
に補償ベース領域を形成する工程と。

前記補償ベース領域とオーミック接続するベース引き出
し電極を形成する工程と、前記第２の耐酸化性膜を除去
してこの部分における前記エピタキシャル層中に第１導
電型及び第２導電型の不純物を順次導入することにより
前記補償ベース領域と接続された真性ベース領域及びエ
ミッタ領域を形成する工程とを具備している。

〔作　用〕

上記した手段によれば、エミッタ領域、ベース領域及び
コレクタ領域の形成並びに酸化膜による素子分離を一回
のフォトエツチングプロセスにより自己整合的に行うこ
とができるため、トランジスタを微細化すると共に、寄
生容量を減少させることができる。

〔実施例〕

以下、本発明の構成について、−実施例に基づき図面を
参照しながら説明する。

なお、全図において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。

第１図α第６図は、本実施例によるバイポーラＬＳＩの
製造方法を工程順に説明するための断面図である。

第１図に示すように、まず例えばｐ型シリコン基板のよ
うな半導体基板１の表面に例えばぎ型の埋め込み層２及
び例えばｐ′″型の埋め込み層１４を形成した後、半導
体基板１の上に例えばエピタキシャル成長により例えば
ｎ型シリコンのエピタキシャル層３を形成する。次に、
このエピタキシャルｙｊａ３の上に例えばＣＶＤ法によ
り耐酸化性を有する例えばＳｉ３Ｎ４膜を形成し、これ
をエツチングでパターンニングすることにより、後述の
分離用酸化膜１６の形状に対応した所定形状の耐酸化性
膜１５（第１及び第２の耐酸化性膜）を形成する。この
耐酸化性膜１５が、後にエミッタ領域１０、補償ベース
領域６、ベース領域７及び補償コレクタ領域９並びに分
離用酸化膜１６を自己整合的に形成するためのパターン
となる。

次に、前記耐酸化性膜１５をマスクとしてエピタキシャ
ル乃３を熱酸化することにより、第２図に示すように、
前記埋め込み層２，１４に達する例えばＳｉＯ２膜のよ
うな分離用酸化膜１６を形成し、これにより隣接するト
ランジスタ間の活性領域を分離すると共に、エピタキシ
ャルルミ３ｃ、３ｄ間を分離する。このように分離用酸
化膜１６により素子分離を行っているので、ｐｎ接合分
離に比べて寄生容量を減少させることができる。これに
よって、高速動作化を図ることができる。次に。

エピタキシャル層３ｃ上の耐酸化性膜１５をエツチング
除去し、このエピタキシャル層３ｃ中に例えばｎ型不純
物を高濃度に導入することにより例えばｎ゛型の補償コ
レクタ領域９を形成した後、エピタキシャル層３ｄ上の
耐酸化性膜１５の中央部の上にこれよりも大きさが小さ
く、かつエツチング速度の小さい例えばｐ０型の多結晶
シリコン膜１７（マスク層）を形成する。なお、この多
結晶シリコン膜１７中の点描はｐ型不純物を表す（以下
同様）。

次に、この多結晶シリコン膜１７をマスクとして前記耐
酸化性膜１５を例えばウェットエツチング法によりエツ
チングする。この際、第３図に示すように、サイドエツ
チングを利用して耐酸化性膜１５を多結晶シリコン膜１
７よりも小さな形状とする。これによ□って、多結晶シ
リコン膜１７の大きさを例えば１μｍとすれば耐酸化性
％１５をサブミクロンサイズに形成することができる。

次に、例えばＣＶＤ法により全面に例えばノンドーブの
多結晶シリコン膜１８を形成した後、この多結晶シリコ
ン膜１８をエツチングにより後述のベース引き出し電極
に対応した形状にパターンニングする０次に、この状態
で熱処理を行うことにより、多結晶シリコン膜１７中の
Ｐ型不純物を多結晶シリコン膜１Ｂ中に拡散させる。こ
れによって。

多結晶シリコン膜１７の近傍の多結晶シリコン膜１８を
ｐ゛型化る。なおこの際、前記ｐ型不純物は耐酸化性膜
１５の側壁部にまで達し、また、補償コレクタ領域９は
埋め込み層２まで達する。

次に、Ｐ゛型型詰結晶シリコン選択的にエツチングする
方法１例えばＨＦ　：　ＨＮＯｓ　：　ＣＨｓ　Ｃ００
Ｈ＝１：３：８の混合液によるウェットエツチングによ
り、多結晶シリコン膜１８のうちの２３型化された部分
及びｐ゛型の多結晶シリコン膜１７をエツチング除去す
る。このエツチングの際、耐酸化性膜１５の側壁部の多
結晶シリコン膜１８も除去される０次に、全面にｐ型不
純物を導入した後、熱酸化を行う。これにより、多結晶
シリコン膜１８の表面に例えばＳｉ○２ｖ４のような絶
縁膜１９が形成され、前記多結晶シリコンｗＡ１８の側
面に形成されるこの絶ａ膜１９により、耐酸化性膜１５
と多結晶シリコン膜１９とが完全に分離される。

またこの際、ノンドープの多結晶シリコン膜１８に導入
された前記Ｐ型不純物が電気的に活性化され、この結果
、この多結晶シリコンＷＡ１ＢがＰ゛型化れる。このｐ
″′型多結晶シリコン膜１８により、後述の補償ベース
領域６とオーミック接続するベース引き出し電極が構成
される。さらに、前記熱酸化の際に、ｐ°型多結晶シリ
コン膜１８からエピタキシャル層３中にＰ型不純物が拡
散し、これにより例えばｐ゛型の補償ベース領域６が前
記耐酸化性膜１５に対して自己整合的に形成される。パ
ターンニング技術の限界寸法を１μｍとすると、この補
償ベース領域６はサブミクロン幅に、しかも高精度に形
成することが可能である。なお上述のＰ型不純物の導入
の際、補償コレクタ領域９にもｐ型不純物が導入される
が、この補償コレクタ領域９中のｎ型不純物濃度の方が
そのｐ型不純物濃度よりも高濃度であるため、導電型が
変わることはない。また、前記熱酸化の際、補償コレク
タ領域９の表面にも例えば５１０２ｇのような絶縁膜１
９が形成される。

次に、前記耐酸化性膜１５をエツチング除去した後、第
５図に示すように、この部分に形成された開口を通じて
エピタキシャル層３中に例えばイオン注入によりｐ型不
純物を導入して、前記補償ベース領域６と接続された例
えばＰ型の真性ベース領域７を形成する。次に１例えば
イオン注入により前″ｉ２開口を通じてエピタキシャル
層３中にｎ型不純物を導入することにより例えばぎ型の
エミッタ領域１０を形成する。これらの真性ベース領域
７及びエミッタ領域ｌＯは、いずれもパターンニング技
術の限界寸法１例えば１０μｍ程度の大きさに微細化す
ることができ、しかも高精度に形成することができる。

さらに、補償ベース領域６と真性ベース領域７とのベー
ス領域全体の幅を例えば３μｍ程度以下に微細化するこ
とができるので。

コレクターベース接合容量を減少させることができる。

なお、このエミッタ領域１０は、エピタキシャル層３上
に例えばぎ型の多結晶シリコン膜を形成し、これを不純
物拡散源として膜中のｎ型不純物をエピタキシャル層３
中に拡散させることにより形成してもよい。このように
して、前記エミッタ領域１０、ベース領域７及びこのベ
ース領域７の下方のエピタキシャル［３から成るコレク
タ領域によりｎｐｎ型バイポーラトランジスタが構成さ
れる。

次に第６図に示すように、補償コレクタ領域９の表面の
絶縁膜１９をエツチング除去すると共に、多結晶シリコ
ン膜１８の表面に形成されたｌ＠緑模膜１９開口１９ａ
を形成する。この後、全面に例えばアルミニウム膜を形
成し、このアルミニウム膜をエツチングにより所定形状
にパターンニングしてコレクタ電極１１、エミッタ電極
１２及びベース電極１３を形成する。

上述の実施例によれば、耐酸化性膜１５の形成のための
一回のフォトエツチングプロセスにより上述のようにエ
ミッタ領域１０、真性ベース領域７、補償ベース領域６
及び補償コレクタ領域９並びに分離用酸化膜１６を自己
整合的に形成することができるので、従来必要であった
フォトマスクの合わせ余裕が不要となり、このためトラ
ンジスタの面積を小さくすることができる。従って、埋
め込み層２の面積を小さくすることができるので、この
埋め込み層２と半導体基板１との間の寄生容量を減少さ
せることができる。これによって、高速動作化を図るこ
とができる。

以上１本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。

例えば、上述の実施例においては、ｎｐｎ型バイポーラ
トランジスタについて説明したが１本発明はｐｎｐ型バ
イポーラトランジスタにも適用することが可能である。

〔発明の効果〕

以上説明したように、本発明によれば、エミッタ領域、
ベース領域及びコレクタ領域並びにトランジスタの活性
領域間の分離用酸化膜を一回のフォトエツチングプロセ
スで自己整合的に形成することができ、これにより最小
加工寸法と同程度の大きさの真性ベース領域及びエミッ
タ領域並びに最小加工寸法以下の大きさの補償ベース領
域を高精度に形成することができると共に、酸化膜分前
によってｐｎ接合分分離用いた場合よりも寄生容量を減
少することができる。さらに、マスク合わせの余裕が不
要になることから１−ランジスタを微細化することがで
きる。

【図面の簡単な説明】

第１図〜第６図は１本発明の一実施例によるバイポーラ
ＬＳＩの製造方法を工程順に説明するための断面図、 第７図〜第１０図は、従来のバイポーラＬＳＩの製造方
法を工程順に説明するための断面図である。 図中、１・・・半導体基板、３・・・エピタキシャル層
。 ６・・・補償ベース領域、７・・・ベース領域、９・・
・補償コレクタ領域、１０・・・エミッタ領域、１１・
・・コレクタ電極、１２・・・エミッタ電極、１３・・
・ベース電極、１５・・・耐酸化性膜、１６・・・分離
用酸化膜、１７．１８・・・多結晶シリコン膜である。

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板の一主面に第２導電型の埋
   め込み層を形成する工程と、前記半導体基板の前記主面
   上に第２導電型のエピタキシャル層を形成する工程と、
   前記埋め込み層の上方における前記エピタキシャル層の
   表面に第１及び第２の耐酸化性膜を選択的に形成する工
   程と、前記第１及び第２の耐酸化性膜をマスクとして前
   記エピタキシャル層を熱酸化することにより素子分離用
   酸化膜を形成する工程と、前記第１の耐酸化性膜を除去
   してこの部分における前記エピタキシャル層中に前記埋
   め込み層に達する第２導電型の補償コレクタ領域を形成
   する工程と、前記第２の耐酸化性膜上にこれよりも大き
   さの小さいマスク層を形成し、このマスク層を用いて前
   記第２の耐酸化性膜をサイドエッチングが生じるまでエ
   ッチングする工程と、前記エピタキシャル層中に第１導
   電型の不純物を導入することにより前記第２の耐酸化性
   膜に対して自己整合的に補償ベース領域を形成する工程
   と、前記補償ベース領域とオーミック接続するベース引
   き出し電極を形成する工程と、前記第２の耐酸化性膜を
   除去してこの部分における前記エピタキシャル層中に第
   １導電型及び第２導電型の不純物を順次導入することに
   より前記補償ベース領域と接続された真性ベース領域及
   びエミッタ領域を形成する工程とを具備することを特徴
   とする半導体装置の製造方法。 ２、前記ベース引き出し電極が第１導電型の不純物がド
   ープされた多結晶シリコン膜から成り、この多結晶シリ
   コン膜中の前記第１導電型の不純物を前記エピタキシャ
   ル層中に拡散させることにより前記補償ベース領域を形
   成するようにしたことを特徴とする特許請求の範囲第１
   項記載の半導体装置の製造方法。 ３、前記半導体装置がバイポーラＬＳＩであることを特
   徴とする特許請求の範囲第１項又は第２項記載の半導体
   装置の製造方法。