JPS6129171A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6129171A JPS6129171A JP14952984A JP14952984A JPS6129171A JP S6129171 A JPS6129171 A JP S6129171A JP 14952984 A JP14952984 A JP 14952984A JP 14952984 A JP14952984 A JP 14952984A JP S6129171 A JPS6129171 A JP S6129171A
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は微細化により高速化を図った半導体装置、特
に高周波トランジスタを中心とするバイポーラ型トラン
ジスタの製造方法に関するものである。
に高周波トランジスタを中心とするバイポーラ型トラン
ジスタの製造方法に関するものである。
（従来技術とその問題点）
従来より高周波トランジスタはエミツタ幅を小さく、ま
た、コレクタ・ベース接合容量を減少することにより高
速度化が進められてきた。先ず。
た、コレクタ・ベース接合容量を減少することにより高
速度化が進められてきた。先ず。
第３図囚〜の）に従来法による基本的な製造工程の一例
を示す。１はＳｉによる基板、２はＮ形エピタキシャル
、３は５１０２の絶縁膜である。すなわち。
を示す。１はＳｉによる基板、２はＮ形エピタキシャル
、３は５１０２の絶縁膜である。すなわち。
第３図（５）は補償ベース領域４を形成した状態を示し
、同図（Ｂ）は真性ベース領域５を形成した状態を。
、同図（Ｂ）は真性ベース領域５を形成した状態を。
同図１０はエミッタ領域６を形成した状態を、同図ｔＤ
）はベース電極７およびエミッタ電極８の形成を終った
状態を夫々示している。しかしながら、従来法による製
造方法ではパターニング技術の限界が１μｍ幅であって
も、補償ベース領域４の開口に１μｍ、エミッタ領域６
の開口に１μｍ、さらにベース電極７とエミッタ電極８
の分離に１μｍを要するため、同図ｎに示すように補償
ベース領域４と真性ベース領域５から成るベース領域の
幅は５μｍ以上と大きなものにならざるを得なかった。
）はベース電極７およびエミッタ電極８の形成を終った
状態を夫々示している。しかしながら、従来法による製
造方法ではパターニング技術の限界が１μｍ幅であって
も、補償ベース領域４の開口に１μｍ、エミッタ領域６
の開口に１μｍ、さらにベース電極７とエミッタ電極８
の分離に１μｍを要するため、同図ｎに示すように補償
ベース領域４と真性ベース領域５から成るベース領域の
幅は５μｍ以上と大きなものにならざるを得なかった。
また。
エミッタ領域の幅も１μｍ以上になるため、微細なベー
ス領域、エミッタ領域の形成は困難であった。
ス領域、エミッタ領域の形成は困難であった。
（目的）
この発明の目的は、上記の欠点を解消し、°微細なベー
ス領域内にサブミクロン幅の超微細なエミッタ領域を形
成する方法を提供することにある。
ス領域内にサブミクロン幅の超微細なエミッタ領域を形
成する方法を提供することにある。
（実施例）
この発明は、ベース領域の開口をパターニングで形成し
た後、ベース領域の開口側壁にベース電極および絶縁膜
を形成することにより自己整合的に超微細な、開口を形
成し、この開口を通してエミッタ領域を形成しようとす
るものである。
た後、ベース領域の開口側壁にベース電極および絶縁膜
を形成することにより自己整合的に超微細な、開口を形
成し、この開口を通してエミッタ領域を形成しようとす
るものである。
以下、この発明を実施例を参照して詳細に説明する。
第１図は、この発明の一実施例を説明するための各工程
における断面図である。先ず、第１図囚ではＳｉ基板１
上のＮ型エピタキシャル層２の上に例えば５ｉｎ２膜（
酸化膜） 、 Ｓｓｓ Ｎ４膜（窒化膜）などの絶縁膜
３およびベース電極となるＰ＋ポリシリコン１０を形成
した後、このＰ＋ポリシリコン１０および絶縁膜３に形
成すべきトランジスタのベース領域の開口９を形成する
。ここで、エミッタ領域の開口を急峻にするために、絶
縁膜３を厚く形成して開口９の段差が大きくなるように
しておくことが望ましい。次の第２図（Ｂｌの工程では
、開口９を通してＰ型不純物をイオン注入法により注入
しべ一スース領域を形成した後、開口９の幅の半分より
薄いＰ＋ポリシリコン１１を全面に形成する。このとき
、ベース領域の形成はＰ＋ポリシリコン１１を不純物拡
散源として行なっても良い。次に、方向性の良いイオン
ミーリングあるいは反応性イオンエツチングなどのドラ
イエツチング法により、このＰ＋ポリシリコン１１の平
坦部（ハツチングを施した部分）を除去する。この際、
開口９の側壁のビポリジリコンは除去されないのでベー
ス電極となる拍ポリシリコン１２が形成される。ベース
電極の形成後、ステノプカバレソジが良く、誘電率が低
い絶縁膜１３を全面に形成する。この絶縁膜１３として
は。
における断面図である。先ず、第１図囚ではＳｉ基板１
上のＮ型エピタキシャル層２の上に例えば５ｉｎ２膜（
酸化膜） 、 Ｓｓｓ Ｎ４膜（窒化膜）などの絶縁膜
３およびベース電極となるＰ＋ポリシリコン１０を形成
した後、このＰ＋ポリシリコン１０および絶縁膜３に形
成すべきトランジスタのベース領域の開口９を形成する
。ここで、エミッタ領域の開口を急峻にするために、絶
縁膜３を厚く形成して開口９の段差が大きくなるように
しておくことが望ましい。次の第２図（Ｂｌの工程では
、開口９を通してＰ型不純物をイオン注入法により注入
しべ一スース領域を形成した後、開口９の幅の半分より
薄いＰ＋ポリシリコン１１を全面に形成する。このとき
、ベース領域の形成はＰ＋ポリシリコン１１を不純物拡
散源として行なっても良い。次に、方向性の良いイオン
ミーリングあるいは反応性イオンエツチングなどのドラ
イエツチング法により、このＰ＋ポリシリコン１１の平
坦部（ハツチングを施した部分）を除去する。この際、
開口９の側壁のビポリジリコンは除去されないのでベー
ス電極となる拍ポリシリコン１２が形成される。ベース
電極の形成後、ステノプカバレソジが良く、誘電率が低
い絶縁膜１３を全面に形成する。この絶縁膜１３として
は。
高温・低圧で形成したＣＶＤ −８ｉ Ｏ２膜を用いる
ことが好ましい。次に、急峻な溝の底面だけを除去でき
る選択エツチング法を用いて、ベース領域５の上の絶縁
膜１３を除去し、エミッタ領域の開口１４を形成する。
ことが好ましい。次に、急峻な溝の底面だけを除去でき
る選択エツチング法を用いて、ベース領域５の上の絶縁
膜１３を除去し、エミッタ領域の開口１４を形成する。
この状態が第１図（Ｃ）である。このような選択エツチ
ング法としては、ステノプカ、バレノジの悪い付着物の
堆積を伴なう反応性イオンエツチングを行なうか、ある
いはあらかじめステソプカバレノジの悪い耐エツチング
材料を堆積した後。
ング法としては、ステノプカ、バレノジの悪い付着物の
堆積を伴なう反応性イオンエツチングを行なうか、ある
いはあらかじめステソプカバレノジの悪い耐エツチング
材料を堆積した後。
方向性の良いドライエツチングを行なうことが好ましい
。次に、第１図（Ｄ）に示すように開口１４を通してＮ
型不純物をイオン注入法により注入しエミッタ領域６を
形成した後、エミッタ電極１５を形成する。このとき、
エミッタ電極１５を陪ポリシリコンで形成し、このＮ＋
ポリシリコンを不純物拡散源としてエミッタ領域６を形
成しても良い。
。次に、第１図（Ｄ）に示すように開口１４を通してＮ
型不純物をイオン注入法により注入しエミッタ領域６を
形成した後、エミッタ電極１５を形成する。このとき、
エミッタ電極１５を陪ポリシリコンで形成し、このＮ＋
ポリシリコンを不純物拡散源としてエミッタ領域６を形
成しても良い。
じ工程で形成できる。なお、この実施例では開口９０段
差を大きくしておく必要はな℃・ので、絶縁膜３は第２
図より薄くしである。次の第２図ＣＢ＋の工程でも第１
図（Ｂ）と同様にＰ４−ポリ７リコン１１を全面に形成
した後、Ｐ＋ポリシリコン１１の平坦部（・・ノチング
を施した部分）を除去し、ベース電極となる戸ポリシリ
コン１２を形成する。その後ｐ４−ポリシリコン１２が
Ｎ型エピタキシャル層２より速く酸化される熱酸化を行
いＳｉＯ□による絶縁膜１３を形成する。このとき、Ｐ
＋ポリシリコン１２からＰ型不純物が拡散し、ベース補
償となる領域４が形成される。この状態が第２図（Ωで
ある。次に、第２図ｔＤ）に示すように第２図（ＱＯＮ
型エピタキシャル層２の上の５ｉ０２膜１３が除去され
るまでＳ ｉｏ、、膜１３をエツチングしてエミッタ領
域の開口１４を形成した後、開口１４を通してＰ型不純
物を導入して真性ベース領域５を形成する。第２図（匂
のエミッタ領域６およびエミッタ電極１５は、第１図（
Ｄ）と同様の工程で形成できる。
差を大きくしておく必要はな℃・ので、絶縁膜３は第２
図より薄くしである。次の第２図ＣＢ＋の工程でも第１
図（Ｂ）と同様にＰ４−ポリ７リコン１１を全面に形成
した後、Ｐ＋ポリシリコン１１の平坦部（・・ノチング
を施した部分）を除去し、ベース電極となる戸ポリシリ
コン１２を形成する。その後ｐ４−ポリシリコン１２が
Ｎ型エピタキシャル層２より速く酸化される熱酸化を行
いＳｉＯ□による絶縁膜１３を形成する。このとき、Ｐ
＋ポリシリコン１２からＰ型不純物が拡散し、ベース補
償となる領域４が形成される。この状態が第２図（Ωで
ある。次に、第２図ｔＤ）に示すように第２図（ＱＯＮ
型エピタキシャル層２の上の５ｉ０２膜１３が除去され
るまでＳ ｉｏ、、膜１３をエツチングしてエミッタ領
域の開口１４を形成した後、開口１４を通してＰ型不純
物を導入して真性ベース領域５を形成する。第２図（匂
のエミッタ領域６およびエミッタ電極１５は、第１図（
Ｄ）と同様の工程で形成できる。
以上のようにしてトランジスタを製造すると。
ベース領域の開口に必要なマスク１枚だけでベース領域
、エミッタ領域が自己整合的に形成できるので、現在の
パターニング技術の最少寸法を１μｍとすると、１μｍ
幅のベース領域およびサブミクロン幅のエミッタ領域が
高精度に形成できる。
、エミッタ領域が自己整合的に形成できるので、現在の
パターニング技術の最少寸法を１μｍとすると、１μｍ
幅のベース領域およびサブミクロン幅のエミッタ領域が
高精度に形成できる。
また、ベース領域、エミッタ領域を形成する際にイオン
注入法を用いて不純物を注入できるので。
注入法を用いて不純物を注入できるので。
不純物の濃度分布を制御し易い。
さらに、ベース領域形成以降に熱酸化などの高温プロセ
スを用いていないので、浅いベース領域およびエミッタ
領域が形成できるという利点もある。
スを用いていないので、浅いベース領域およびエミッタ
領域が形成できるという利点もある。
この発明は１本実施例のようＫＮＰＮ トランジスタの
みにとどまらずＰＮＰ ）ランジスタにおし・ても有用
性があることは言うまでもない。
みにとどまらずＰＮＰ ）ランジスタにおし・ても有用
性があることは言うまでもない。
（効果）
以上説明したように、この発明によってトランジスタを
製造すると、パターニングの最少寸法程度の微細幅のベ
ース領域およびサブミクロン幅のエミッタ領域がベース
領域開口用のマスク１枚で高精度に形成できる。
製造すると、パターニングの最少寸法程度の微細幅のベ
ース領域およびサブミクロン幅のエミッタ領域がベース
領域開口用のマスク１枚で高精度に形成できる。
第１図はこの発明の詳細な説明するための各工程におけ
る断面図、第２図はこの発明の他の実施例を説明するた
めの各工程における断面図、第３図は従来の例を説明す
るための各工程における断面図である。 １：８１基板、２：Ｎ型エピタキシャル層、３：絶縁膜
、４：補償ベース領域、５：真性ベース領域、６：エミ
ノタ領域、７：ベース電極、８：エミノタ電極、９：ベ
ース領域の開口、 １０．１１ ： Ｐ＋ポリシリコン
、１２：Ｐ＋ポリシリコン（ベース’を極）。 １３：Ｓｉ？）□膜（絶縁膜）、１４：エミッタ領域の
開口。 １５：Ｎ＋ポリシリコン（エミッタ電極）。 、′
＼、代理人 弁理士 高 橋 明 夫゛又フ第２図 第３図 手続補正書（自発） 昭和６♀ ７ｊ 衛２
る断面図、第２図はこの発明の他の実施例を説明するた
めの各工程における断面図、第３図は従来の例を説明す
るための各工程における断面図である。 １：８１基板、２：Ｎ型エピタキシャル層、３：絶縁膜
、４：補償ベース領域、５：真性ベース領域、６：エミ
ノタ領域、７：ベース電極、８：エミノタ電極、９：ベ
ース領域の開口、 １０．１１ ： Ｐ＋ポリシリコン
、１２：Ｐ＋ポリシリコン（ベース’を極）。 １３：Ｓｉ？）□膜（絶縁膜）、１４：エミッタ領域の
開口。 １５：Ｎ＋ポリシリコン（エミッタ電極）。 、′
＼、代理人 弁理士 高 橋 明 夫゛又フ第２図 第３図 手続補正書（自発） 昭和６♀ ７ｊ 衛２
Claims (1)
- 第１導電型の半導体基板の一主面をマスク形成膜で覆
う工程と該マスク上に、ベース電極形成膜を設ける工程
と上記半導体基板の一主面のベース領域形成予定部分上
の上記マスク形成膜及びベース電極形成膜を選択的に除
去して開口を形成する工程と上記開口を形成後に上記マ
スク形成膜が存在する状態において、上記ベース領域形
成予定部分上から第２導電型の不純物を導入して上記半
導体基板内にコレクタ領域と接合するベース領域を形成
する工程と上記ベース領域とオーミック接続するベース
電極を上記開口の側壁および上記マスク形成膜の上に形
成する工報と上記ベース電極の露出部分を縁絶膜で被覆
し、上記開口の内側にエミッタ領域の開口を形成する工
程と上記エミッタ領域の開口を介して上記ベース領域内
に第１導電型の不純物を導入し、エミッタ領域を形成す
る工程と上記エミッタ領域の開口を介して上記エミッタ
領域とオーミック接続するエミッタ電極を形成する工程
を含んだ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14952984A JPS6129171A (ja) | 1984-07-20 | 1984-07-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14952984A JPS6129171A (ja) | 1984-07-20 | 1984-07-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6129171A true JPS6129171A (ja) | 1986-02-10 |
Family
ID=15477127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14952984A Pending JPS6129171A (ja) | 1984-07-20 | 1984-07-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129171A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0248606A2 (en) * | 1986-06-06 | 1987-12-09 | AT&T Corp. | Submicron bipolar transistor with buried silicide region |
-
1984
- 1984-07-20 JP JP14952984A patent/JPS6129171A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0248606A2 (en) * | 1986-06-06 | 1987-12-09 | AT&T Corp. | Submicron bipolar transistor with buried silicide region |
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