KR100321889B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 377
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 194
- 229920005591 polysilicon Polymers 0.000 claims abstract description 193
- 125000006850 spacer group Chemical group 0.000 claims abstract description 52
- 239000013078 crystal Substances 0.000 claims description 115
- 239000000758 substrate Substances 0.000 claims description 83
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 70
- 238000000034 method Methods 0.000 claims description 62
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 28
- 239000012535 impurity Substances 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 17
- 239000006185 dispersion Substances 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 230000008878 coupling Effects 0.000 claims description 6
- 238000010168 coupling process Methods 0.000 claims description 6
- 238000005859 coupling reaction Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 98
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 97
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 50
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 50
- 230000008859 change Effects 0.000 abstract description 15
- 239000010410 layer Substances 0.000 description 217
- 229910052710 silicon Inorganic materials 0.000 description 93
- 239000010703 silicon Substances 0.000 description 93
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 90
- 229920002120 photoresistant polymer Polymers 0.000 description 28
- 230000008569 process Effects 0.000 description 18
- 238000001312 dry etching Methods 0.000 description 17
- 238000000206 photolithography Methods 0.000 description 15
- 229910052796 boron Inorganic materials 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 9
- 238000002109 crystal growth method Methods 0.000 description 9
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- 239000011574 phosphorus Substances 0.000 description 9
- 229910000838 Al alloy Inorganic materials 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 238000000059 patterning Methods 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 108091006146 Channels Proteins 0.000 description 6
- 230000001133 acceleration Effects 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000005389 semiconductor device fabrication Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- -1 i.e. Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 150000003376 silicon Chemical class 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000000171 gas-source molecular beam epitaxy Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012958 reprocessing Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
- H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명의 목적은 종형 바이폴라 트랜지스터의 특성 변화를 최소화하는 것이다. 실리콘 질화막(10)과 실리콘 산화막(9)으로 구성된 절연 측벽 스페이서는 베이스 전극 폴리실리콘막(7)에 형성된 개구(101)의 측면에 형성된다. 이 절연 측벽 스페이서의 두께(WD)는 개구(101)내부에 노출된 베이스 전극 폴리실리콘막(7)의 측면으로부터 성장한 다결정막(12)의 두께 변화 범위내의 최대 두께(WF)보다 두껍께 구성된다(즉, WDWF). 진성베이스(11)상의 에미터 전극 폴리실리콘막(16) 형성용 개구의 크기는 베이스 전극용 폴리실리콘막(7)의 측면으로부터 에피택셜로 성장하는 다결정막(12)의 두께에 영향을 받지 않지만, 베이스 전극 폴리실리콘막의 측면의 일부에 형성된 측벽 스페이서에 의해 지정된다. 그러므로, 에미터 영역은 거의 분산되지 않고, 전기 특성이 안정된다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 전기적인 특성 변화가 현저히 억제될 수 있는 종형 바이폴라 트랜지스터, 전계 효과 트랜지스터 등의 트랜지스터 및 그 제조 방법에 관한 것이다.
본 발명의 발명자는 종형 바이폴라 트랜지스터가 높은 차단 주파수를 가지며, 도전막들 또는 영역들간에 신뢰성 있는 상호 접속이 성취될 수 있는 종형 바이폴라 트랜지스터 및 그 제조 방법에 관하여 일본 특허 제 2,551,353호에서 제안하고 있다. 도 16은 일본 특허 제 2,551,353호에 개시된 종형 바이폴라 트랜지스터와 유사한 종래의 종형 바이폴라 트랜지스터의 개략적인 단면도이다.
도 16에서, 참조 번호(1)는 평면의 표면(100)을 가지며 전기 저항률(10 내지 20Ωcm)을 가지는 p-형 실리콘 기판을 나타낸다. 이 실리콘 기판(1)의 표면 영역에는 수 마이크로 미터 두께의 2 종류의 매장된 층이 형성되어 있다. 이 2 종류의 매장된 층은 n+형 매장된 층(202a)과 채널 차단기 p+형 매장된 층(202b)이며, 서로 분리되어 있다. 콜렉터 n-형 에피택셜 실리콘 층(203)은 이러한 매장된 층의 표면과 이러한 매장된 층이 존재하지 않는 실리콘 기판(201)의 영역의 표면에 형성되어 있다. 실리콘 산화막(204)은 p+형 매장된 층(202b)에 도달하는 깊이까지 선택적으로 형성되고, 실리콘 산화막(204)은 소자 절연막을 형성한다. n+형 매장된 영역(202a)에 접속된 n+형 콜렉터 인출 영역(205)은 콜렉터 n-형 에피택셜 실리콘 층(203)의 일부에 불순물을 고농도로 도핑함으로 형성된다. 지금까지 상술한 부분을 총괄하여 실리콘 기본 본체(200)이라 칭한다.
실리콘 산화막(206)은 실리콘 기본 본체(200)에 형성되고, 베이스 전극 p+형 폴리실리콘막(207)은 실리콘 산화막(206)상에 선택적으로 형성된다. 베이스 전극 폴리실리콘막(207)은 실리콘 질화막(208)으로 덮여있다. 개구(301)는 실리콘 질화막(208)과 베이스 전극 p+ 형 실리콘막(207)을 관통하도록 형성되며, 개구(302)는 실리콘 산화막(206)을 관통하도록 형성되어 있다. 콜렉터 에피택셜 실리콘 층(203)은 이러한 개구들에 의해 부분적으로 노출된다. 폴리실리콘막(207)에 형성된 제 1 개구(301)는 제 2 개구(302)의 에지로부터 개구(302)를 걸쳐 수평적으로 돌출되어 있다. 즉, 제 2 개구(302)의 폭은 제 1 개구(301)의 폭보다 길다.
p+형 단결정 실리콘 진성 베이스(211)는 제 2 개구(302)에 의해 노출된 콜렉터 에피택셜 실리콘 층(203)상에 형성된다. p+형 폴리실리콘막(212)은 측면 표면과 베이스 전극 폴리실리콘막(207)의 노출된 하부면에 형성된다. 따라서, p+형 폴리실리콘막(212)은 베이스 전극 폴리실리콘막(207)과 진성 베이스(211)에 서로 접속한다.
n++형 단결정실리콘 에미터 영역(215)은 p+형 단결정실리콘 진성 베이스(211)상의 중심영역에 제공된다. 실리콘 산화막(213)은 개구의 측벽을 덮기 위해 형성된다. 베이스 영역 아래에, 그리고 진성 베이스(211)와 n+형 매장된 층(202a)사이에 직접적으로 형성된 콜렉터 에피택셜 실리콘층(203)에는, 불순물 농도가 원래의 콜렉터 에피택셜 실리콘층(203)의 불순물농도 보다 높은 n-형 실리콘 콜렉터 영역(214)이 형성된다. 에미터 전극 n++형 폴리실리콘(216)은 n++형 단결정 실리콘 에미터 영역(215) 상에 제공된다. 이러한 영역들은 모두 실리콘 산화막(217)으로 덮여있다.
더욱이, 접속 구멍(303a,303b,303c)은 실리콘 산화막(217)을 관통하고, 장소에 따라, 실리콘 질화막(208)과 실리콘 산화막(206)도 관통한다. 또한, 알루미늄계 합금의 금속막등은 이러한 접속 구멍(303a,303b,303c)을 채우기 위해 형성되고, 더욱이, 패턴화 공정은 에미터 전극(218a), 베이스 전극(218a), 베이스 전극(218b) 및 콜렉터 전극(218c)을 형성하기 위해 이 금속막에 적용된다. 알루미늄계 합금으로 구성된 이러한 에미터 전극(218a), 베이스 전극(218b) 및 콜렉터 전극(218c)은 에미터 전극 폴리실리콘(216), 베이스 전극 폴리실리콘막(207) 및 콜렉터 인출 영역(205)에 각각 접속된다.
도 16에 도시된 구조의 종형 바이폴라 트랜지스터는 적절한 고속 동작 특성을 가지고 있지만, 동작하는 회로의 큰 변화 또는 분산의 문제가 있다. 이에 대해 후술한다. 바이폴라 트랜지스터 회로에 있어서, 차동 트랜지스터 쌍은 쇼트-회로화에 의해 서로 인접한 트랜지스터의 에미터로 형성된다. 차동 트랜지스터 쌍의 각각의 트랜지스터의 콜렉터 전류가 서로 동일하도록 베이스에 인가된 전압을 각각 VB1과 VB2라 가정한다. 이러한 전압간 차이의 절대값, 즉, 'VB1-VB2'의 절대값을 △VB라 정의하고, △VB가 더 작을수록 회로 동작이 더 안정해진다. 이는 차동 트랜지스터 쌍의 상태의 동일한 수가 회로 내부에 결합되는 경우 때문이고, 필요한 입력 포텐셜은 차동 트랜지스터 쌍 사이의 변화로 인하여 변화한다. 도 16에 도시한 상술된 구조의 수직 형 바이폴라 트랜지스터는 이 △VB의 큰 값을 갖는다.
한편, 일본 특허 제 2,551,353호에 개시된 종형 바이폴라 트랜지스터는 이러한 문제가 발생하지 않는다. 이는, 베이스 전극 폴리실리콘막의 측면 표면이 완전하게 실리콘 질화막 등의 절연막으로 덮여있기 때문이다. 그러나, 일본 특허 제 2,551,353호에 개시된 종형 바이폴라 트랜지스터에서, 선택적 결정 성장법에 의해 형성된 진성 베이스 단결정막의 두께(WH)는 콜렉터 에피택셜 실리콘층의 상부층과 베이스 전극 폴리실리콘막(WH<WI)의 하부 층 사이의 공간(WI)보다 더 얇다. 그러므로, 베이스 전극 폴리실리콘막의 하부층 상에 선택적으로 결정 성장하는 폴리실리콘막의 두께가 더 얇아지게 되면, 진성 베이스가 베이스 전극 폴리실리콘막에 접속되지 않는 다른 문제가 발생한다. 따라서, 일본 특허 제 2,551,353호에 개시된 종형 바이폴라트랜지스터에서는. 이러한 문제가 발생하는 것을 방지하기 위해, 제조공정을 엄격히 제어할 필요가 있지만, 이는 제조 산출 및 제조 비용을 개선하기에 쉽지 않다.
또한, 일본 특허 제 2,551,353호에 개시된 종형 바이폴라 트랜지스터에 있어서, 진성 베이스와 베이스 전극 폴리실리콘막을 확실히 접속하기 위해, 선택적 결정 성장법으로 형성되는 진성 베이스 단결정막의 두께(WH)는 콜렉터 에피택셜 실리콘 층의 상부 표면과 베이스 전극 폴리실리콘막(WHWI)의 하부면사이의 공간(WI)보다 더 두껍게 구성될 수 있다. 그러나, 이 경우, 진성 베이스 단결정막이 베이스 전극 폴리실리콘막의 측벽을 덮는 실리콘 질화막을 직접적으로 접속하는 가능성이 발견될 수 있다. 이로 인해, 바이폴라 트랜지스터의 누설 전류가 증가한다. 진성 베이스 단결정막이 실리콘 질화막에 접속될 때, 진성 베이스 단결정막과 실리콘 질화막 사이의 결합부에서의 응력의 증가, 극단적으로는, 결정 결점이 진성 베이스 단결정막과 실리콘 질화막 사이의 접점 부근에서 발생한다.
따라서, 본 발명의 목적은 반도체 장치 및, 상술된 종래 기술상의 문제를 해결할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
다른 목적은 전극 특성이 크게 변하지 않는 반도체 장치 및 이러한 반도체 장치의 제조 방법을 제공하는 것이다.
또 다른 목적은 안정하고 우수한 전극 특성을 가지는 반도체 장치 및 이러한반도체 장치의 제조 방법을 제공하는 것이다.
또 다른 목적은 전기 접촉이 신뢰성 있게 형성될 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
또 다른 목적은 반도체 장치의 제조 생산성이 개선된 반도체 장치 및 그 제조 방법을 제공하는 것이다.
또 다른 목적은 반도체 장치의 전기 특성이 변하지 않고, 반도체 장치의 누설전류의 증가를 막을 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 하나의 특징에 따르면, 제 1 도전형의 단결정 반도체 기판;
상기 단결정 반도체 기판의 주표면 상에 형성되고 상기 단결정 반도체 기판의 상기 주표면의 일부를 노출시키기 위해 제 1 폭을 갖는 제 1 개구를 가지는 제 1 절연막;
상기 제 1 절연막의 적어도 일부에 형성되고 상기 제 1 도전형에 반대되는 제 2 도전형을 가지는 제 1 반도체 층;
상기 제 1 반도체 층을 덮도록 상기 제 1 절연막 상에 형성된 제 2 절연막;
상기 제 1 반도체 층과 제 2 절연막을 관통하도록 형성되며, 상기 제 1 개구에 위치정합되며, 상기 제 1 폭보다 작은 제 2 폭을 가지고, 그 결과, 상기 제 2 개구의 내부벽면에 대응하는 상기 제 1 반도체 층의 측면이 상기 제 1 개구의 내부벽면에 대응하는 상기 제 1 절연막의 측면으로부터 상기 제 1 개구의 내부를 향하여 돌출하는 제 2 개구;
상기 제 2 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면의 하부를 노출시키기 위해 상기 제 2 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면 또는 상기 제 2 절연막의 측면의 적어도 일부에 형성된 절연 측벽 스페이서;
상기 제 1 개구의 바닥면에 노출된 상기 단결정 반도체 기판의 주표면의 상기 일부에 형성된 상기 제 2 도전형의 단결정 반도체로 구성된 제 2 반도체 층;
상기 제 2 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면의 노출된 하부와 상기 제 2 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면에 인접한 상기 제 1 반도체 층의 일부의 하부면을 상기 제 2 반도체 층의 단부에 결합하기 위한 상기 제 2 도전형의 제 3 반도체 층;
상기 제 2 반도체 층의 상부면에 인접한 영역에 형성된 제 1 도전형의 제 4 반도체 층; 및
상기 제 2 반도체 층의 상부면 상에 형성된 상기 제 1 도전형의 제 5 반도체 층을 포함하는 반도체 장치를 제공한다.
이 경우, 제 3 반도체 층은 절연 측벽 스페이서의 두께 보다 작은 것이 양호하다.
단결정 반도체 기판은 단결정 실리콘으로 구성되며, 제 1 반도체 층은 폴리실리콘으로 구성되며, 제 2 반도체 층은 단결정 실리콘으로 구성되며, 제 3 및 제 5 반도체 층은 폴리실리콘으로 구성되는 것이 양호하다.
또한, 단결정 반도체 기판은 단결정 실리콘으로 구성되며, 제 1 반도체 층은 폴리실리콘으로 구성되고, 제 2 반도체 층은 단결정 SiGe로 구성되며, 제 3 반도체층은 다결정 SiGe로 구성되며, 제 5 반도체 층은 폴리실리콘으로 구성되는 것이 양호하다.
단결정 반도체 기판은 단결정 실리콘으로 구성되며, 제 1 반도체 층은 단결정 실리콘으로 구성되며, 제 2 반도체 층은 단결정 실리콘으로 구성되며, 제 3 반도체 층은 단결정 실리콘으로 구성되며, 제 5 반도체 층은 다결정으로 구성되는 것이 유리하다.
또한, 상기 절연 측벽 스페이서는 상기 제 2 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면의 하부를 노출시키도록, 상기 제 2 개구의 내부 측벽면에 대응하는 상기 제 1 반도체 층의 측면과 상기 제 2 절연막의 측면의 일부에 형성된 제 1 절연 측벽 스페이서부 및, 상기 제 1 절연 측벽 스페이서부 상에 형성된 제 2 절연 측벽 스페이서부에 의해 형성되며;
상기 제 2 개구의 내부벽에 평행한 방향을 따라 형성된 상기 제 2 절연 측벽 스페이서부의 길이는 상기 제 2 개구의 내부벽에 평행한 방향을 따라 형성된 상기 제 1 절연 측벽 스페이서부의 길이보다 길다.
또한, 상기 절연 측벽 스페이서와 상기 제 2 반도체 층을 적어도 부분적으로 덮는 제 3 절연막을 부가로 포함하는 것이 양호하다.
상기 제 1 반도체 층의 적어도 일부는 단결정 반도체로 구성되며, 상기 제 2 개구는 상기 제 1 반도체 층의 단결정 반도체로 구성된 부분을 관통하며, 상기 제 3 반도체 층은 단결정 반도체로 구성되는 것이 양호하다.
본 발명의 다른 특징에 따르면, 제 1 도전형의 단결정 반도체 기판;
상기 단결정 반도체 기판의 주표면 상에 형성되며, 상기 단결정 반도체 기판의 주표면의 일부를 노출시키는 제 1 개구폭을 갖는 제 1 개구를 가지는 제 1 절연막;
상기 제 1 절연막의 적어도 일부에 형성된 상기 제 1 도전형에 반대되는 제 2 도전형의 제 1 반도체 층으로 적어도 일부는 단결정 반도체로 구성된 제 1 반도체 층;
상기 제 1 반도체 층을 덮도록 상기 제 1 절연막 상에 형성되는 제 2 절연막;
상기 제 1 반도체 층과 상기 제 2 절연막을 관통하도록 형성되며, 상기 제 1 개구에 위치정합되며, 상기 제 1 반도체 층의 단결정 반도체로 구성된 부분을 통과하며, 상기 제 1 개구폭보다 작은 제 2 개구폭을 가지며, 그 결과, 상기 제 2 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면이 상기 제 1 개구의 내부 벽면에 대응하는 상기 제 1 절연막의 상기 표면으로부터 상기 제 1 개구의 내부를 향해 돌출하는 제 2 개구 ;
상기 제 1 개구의 박닥면에 노출한 상기 단결정 반도체 기판의 주표면의 일부 상에 형성된 상기 제 2 도전형의 단결정 반도체로 이루어진 제 2 반도체 층;
상기 제 2 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면부와 상기 제 1 반도체 층의 하부면의 상기 제 2 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면에 인접한 부분을 상기 제 2 반도체 층의 단부에 결합하기 위한 상기 제 2 도전형의 단결정 반도체로 구성된 제 3 반도체 층;
상기 제 2 반도체 층의 상부면에 인접한 영역에 형성된 상기 제 1 도전형의 제 4 반도체 층; 및
상기 제 2 반도체 층의 상부면 상에 형성된 상기 제 1 도전형의 제 5 반도체 층을 포함하는 반도체 장치를 제공한다.
본 발명의 다른 특징에 따르면, 제 1 도전형의 단결정 반도체 기판을 준비하는 단계;
상기 단결정 반도체 기판의 주표면 상에 제 1 절연막을 형성하는 단계;
상기 제 1 절연막의 적어도 일부 상에 상기 제 1 도전형에 반대되는 제 2 도전형의 제 1 반도체 층을 형성하는 단계;
상기 제 1 반도체 층을 덮도록 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계;
상기 개구폭을 갖는 상기 제 1 개구와 상기 제 1 개구의 바닥면에서 노출된 상기 제 1 절연막의 일부를 형성하기 위해, 상기 제 1 반도체 층과 상기 제 2 절연막을 선택적으로 제거하는 단계;
상기 제 1 개구의 내부 벽면과 바닥면 상에 그리고 상기 제 2 절연막의 상부면 상에 제 3 절연막을 형성하는 단계;
상기 제 3 절연막의 재료와 다른 재료로 구성된 상기 제 4 절연막을 제 3 절연막 상에 형성하는 단계;
제 3 및 제 4 절연막을 다시 에칭하고, 상기 제 3 및 제 4 절연막의 일부로 형성된 절연막 측벽 스페이서를 상기 제 1 개구의 내부 측면상에 남겨두고, 상기제 3 및 제 4 절연막의 그 외의 부분을 제거하는 단계;
상기 제 1 개구의 노출된 상기 제 1 절연막의 일부와 상기 절연막 측벽 스페이서를 형성하는 상기 제 3 절연막부의 노출된 부분을 제거함으로, 상기 제 1 개구폭보다 큰 제 2 개구폭을 가지는 제 2 개구, 상기 제 2 개구의 바닥면에서 노출된 상기 단결정 반도체 기판의 주표면의 일부 및 상기 제 2 개구의 내부 벽면에 대응하는 상기 제 1 절연막의 측면으로부터 상기 제 2 개구의 내부를 향하도록 돌출하는 상기 제 1 개구의 내부벽면에 대응하는 상기 제 1 반도체 층의 측면을 형성하며, 상기 제 1 개구의 내부 벽면 상에 상기 절연막 측벽 스페이서를 형성하는 상기 제 3 절연막부의 적어도 일부를 남기며, 상기 제 1 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면의 하부를 노출시키며, 상기 제 1 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면에 인접한 상기 제 1 반도체 층의 하부면의 일부를 노출시키는 단계;
상기 제 2 개구의 바닥면에 노출된 상기 단결정 반도체 기판의 주표면의 일부 상에 상기 제 2 도전형의 단결정 반도체로 구성되며 제 3 반도체 층과 서로 결합된 제 2 반도체 층을 성장시키고, 상기 제 1 개구의 내부 벽면에 대응하는 상기 반도체 층의 측면의 상기 노출된 하부로부터, 그리고, 상기 제 1 반도체 층의 하부면의 상기 노출된 부분으로부터 상기 제 2 도전형의 제 3 반도체 층을 성장시키는 단계;
상기 제 2 반도체 층의 상부면 상에 상기 제 1 정도형의 제 4 반도체 층을 형성하는 단계; 및
상기 제 2 반도체 층의 상부면에 인접한 영역에 상기 제 1 도전형의 제 5 반도체 층을 형성하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
이 경우, 상기 제 1 개구의 내부 벽면에 수직한 방향을 따라 형성된 상기 제 1 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면의 노출된 하부로부터 성장한 상기 제 3 반도체 층의 일부의 두께는 상기 제 1 개구의 내부 벽면에 수직인 방향을 따라 형성된 상기 절연막 측벽 스페이서의 두께 보다 작은 것이 유리하다.
또한, 상기 제 1 개구의 내부 벽면에 수직인 방향을 따라 형성된 상기 절연막 측벽 스페이서의 두께는 상기 제 3 반도체 층이 성장할 때 상기 제 3 반도체 층의 성장 두께의 분산 범위의 최대 값보다 큰 것이 양호하다.
상기 제 3 절연막의 형성시에 형성된 상기 제 3 절연막의 두께는 상기 제 3 반도체 층이 성장할 때 상기 제 3 반도체 층의 성장 두께의 분산 범위의 최대 값보다 더 두껍게 구성되는 것이 양호하다.
상기 제 2 반도체 층의 성장시에 상기 제 2 반도체 층의 성장 두께는 상기 제 1 절연막의 형성시에 형성된 상기 제 1 절연막의 두께보다 크게 구성되고, 상기 제 1 절연막의 형성시에 형성된 상기 제 1 절연막의 두께와 상기 제 3 절연막의 형성시에 형성된 상기 제 3 절연막의 두께의 총합보다 작게 구성되는 것이 양호하다.
또한, 상기 단결정 반도체 기판은 단결정 실리콘으로 형성되며, 상기 제 1 반도체 층은 폴리실리콘으로 형성되며, 상기 제 2 반도체 층은 단결정 실리콘으로 형성되며, 상기 제 3 반도체 층은 폴리실리콘으로 형성되는 것이 유리하다.
또한, 상기 단결정 반도체 기판은 단결정 실리콘으로 형성되며, 상기 제 1 반도체 층은 폴리실리콘으로 형성되며, 상기 제 2 반도체 층은 단결정 SiGe로 형성되며, 상기 제 3 반도체 층은 다결정 SiGe로 형성되는 유리하다.
또한, 상기 단결정 반도체 기판은 단결정 실리콘으로 형성되며, 상기 제 1 반도체 층은 단결정 실리콘으로 형성되며, 상기 제 2 반도체 층은 단결정 실리콘으로 형성되며, 상기 제 3 반도체 층은 단결정 실리콘은 형성되는 것이 양호하다.
또한, 상기 제 4 반도체 층은 고 밀도의 상기 제 1 도전형의 불순물을 포함하는 상기 제 1 도전형의 다결정 반도체로 구성되며, 상기 제 2 반도체 층의 상부면에 인접한 영역에 상기 제 1 도전형의 상기 제 5 반도체 층의 형성시에, 상기 제 4 반도체 층으로부터 상기 제 2 반도체 층에 상기 제 1 도전형의 불순물을 확산시킴으로 상기 제 1 도전형의 상기 제 5 반도체 층을 상기 제 2 반도체 층의 상부표면에 인접한 영역에 형성하는 것이 양호하다.
상기 제 2 개구의 바닥면에 노출된 상기 단결정 반도체 기판의 주표면의 상기 일부 상에 상기 제 2 도전형의 단결정 반도체로 구성된 제 2 반도체 층을 성장시킨 이후, 상기 제 2 반도체 층과 상기 절연막 측벽 스페이서의 나머지 부분을 적어도 부분적으로 덮고 상기 제 2 반도체 층의 노출된 부분을 지정하는 제 5 절연막을 형성하는 단계와,
상기 제 2 반도체 층의 상부면 상에 상기 제 1 도전형의 제 4 반도체 층을 형성하기 이전에, 상기 제 1 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면의 상기 노출된 하부로부터, 그리고, 상기 제 1 반도체 층의 하부면의 상기 노출된 부분으로부터 상기 제 2 도전형의 제 3 반도체 층을 성장시키는 단계를 부가로 포함하며,
상기 제 2 반도체 층의 상부면 상에 상기 제 1 도전형의 제 4 반도체 층의 형성시에, 상기 제 1 도전형의 불순물을 고밀도로 포함하는 다결정 반도체로 구성된 제 4 반도체 층은 상기 제 5 절연막에 의해 지정된 상기 제 2 반도체 층의 적어도 노출된 일부상에 형성되는 것이 더 양호하다.
상기 제 1 절연막의 적어도 일부 상에 상기 제 1 도전형에 반대되는 제 2 도전형의 상기 제 1 반도체 층을 형성한 이후, 그리고, 상기 제 1 반도체 층을 덮도록 상기 제 1 절연막 상에 제 2 절연막을 형성하기 이전에, 상기 제 1 반도체 층의 적어도 일부를 단결정화하는 단계를 부가로 포함하며,
상기 제 1 개구는 상기 제 1 반도체 층의 단결정화된 일부 내에서 형성되며, 상기 제 3 반도체 층은 단결정 반도체로 구성되는 것이 양호하다.
본 발명의 다른 특징에 따르면, 제 1 도전형의 단결정 반도체 기판을 준비하는 단계;
상기 단결정 반도체 기판의 주표면 상에 제 1 절연막을 형성하는 단계;
제 1 절연막의 적어도 일부 상에 상기 제 1 도전형에 반대되는 제 2 도전형의 제 1 반도체 층을 형성하는 단계;
상기 제 1 반도체 층의 적어도 일부를 단결정화하는 단계;
상기 제 1 반도체 층을 덮도록 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계;
상기제 1 반도체 층과 상기 제 2 절연막을 선택적으로 제거함으로 상기 제 1 반도체 층의 단결정화된 부분 내에서 형성되며 제 1 개구폭을 가지는 제 1 개구 및 상기 제 1 개구의 바닥면에서 노출된 상기 제 1 절연막의 일부를 형성하는 단계;
상기 제 1 개구 내에서 노출된 상기 제 1 절연막의 일부를 제거함으로, 상기 제 1 개구보다 큰 제 2 개구폭을 가지는 제 2 개구, 상기 제 2 개구의 바닥면에서 노출된 상기 단결정 반도체 기판의 주표면의 일부, 상기 제 2 개구의 내부 벽면에 대응하는 상기 제 1 절연막의 측면으로부터 상기 제 2 개구의 내부를 향하여 돌출하는 상기 제 1 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면, 노출된 상기 제 1 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층 및 노출된 상기 제 1 개구의 내부 벽면에 대우하는 상기 제 1 반도체 층의 측면에 인접한 상기 제 1 반도체 층의 하부면의 일부를 형성하는 단계;
상기 제 2 개구의 바닥면에서 노출된 상기 단결정 반도체 기판의 주표면의 상기 일부 상에 상기 제 2 도전형의 단결정 반도체로 구성되며 제 3 반도체 층과 서로 결합하는 제 2 반도체 층을 형성하고, 상기 제 1 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 노출된 측면 부분 상에 그리고 상기 제 1 반도체 층의 하부면의 상기 노출된 부분 상에 상기 제 2 도전형의 단결정 반도체로 구성된 제 3 반도체 층을 형성하는 단계;
상기 제 2 반도체 층의 상부면 상에 상기 제 1 도전형의 제 4 반도체 층을 형성하는 단계; 및
상기 제 2 반도체 층의 상부면에 인접한 영역에 상기 제 1 도전형 의 제 5 반도체층을 형성하는 단계를 부가로 포함하는 반도체 장치 제조 방법을 제공한다.
본 발명의 발명가는 상술된 종래 기술의 문제의 원인을 연구해 왔다. 그 원인을 종형 바이폴라 트랜지스터를 실예로 후술하였지만, 전계 효과 트랜지스터에 관하여도 동일한 방식으로 그 원인을 생각할 수 있다.
도 17a 내지 17c 및 도 18a 내지 18c는 도 16에 도시된 종래의 종형 바이폴라 트랜지스터의 진성 베이스(211)의 인접부의 종래의 제조 공정 중에서 획득된 부분적인 단면도를 나타낸다. 도 17a를 참조하여, 실리콘 기본 본체(200)의 콜렉터 에피택셜 실리콘 층(203)은 임의의 적절한 방법을 사용하여 제조된다. 콜렉터 에피택셜 실리콘 층(203) 상에, 실리콘 산화막(206), p+형 베이스 전극 폴리실리콘막(207), 실리콘 질화막(208)의 순서로 형성된다. 이 경우, 폴리실리콘막(207)은 실리콘 질화막(208)을 형성하기 전에 예를 들면, 포토리소그래피와 에칭을 사용하여 도면상에는 도시되지 않은 영역에서 패턴화된다.
그 뒤, 도 17b에 도시되 바와 같이, 개구(301)는 실리콘 질화막(208) 및 폴리실리콘막(207)을 관통하도록 예를 들면, 리소그래피와 에칭을 사용하여 형성된다. 또한, 도 17에 도시된 바와 같이, 개구(302)는 에칭 등을 사용하여 실리콘 산화막(206)을 관통하도록 형성된다. 이러한 개구(301,302)로 인해, 콜렉터 에피택셜층(203)의 일부와 베이스 전극 폴리실리콘막(207)의 측벽면의 일부(207a)와 하부면의 일부(207b)가 노출된다. 다음, 도 18a에 도시된 바와 같이, p+형 단결정 실리콘 진성 베이스(211)는 바이폴라 위상 에피택셜 성장 방법에 의해 콜렉터 에피택셜 실리콘 층(203)의 노출된 부분 상에 형성되고, 동시에, p+형 폴리실리콘막(212)은 측면의 노출된 부분(207a) 및 베이스 전극 폴리실리콘막(207)의 하부면의 노출된 부분(207b) 상에 형성된다. 콜렉터 에피택셜 실리콘 층(203)은 단결정이므로, 콜렉터 층(203)에 형성된 p+형 단결정 진성 베이스(211)는 동일한 방식으로 단결정이 된다. 한편, 베이스 전극 폴리실리콘막(207)은 다결정이므로, 측면의 노출된 부분(207) 및 베이스 전극 폴리실리콘막(207)의 하부면의 노출된 부분(207B) 상에 형성된 p+형 실리콘막(212)은 동일한 방식으로 다결정이 된다. 더욱이, 실리콘 산화막을 상기 기판의 전체 영역을 덮도록 형성한 이후, 실리콘 산화막 스페이서(213)는 개구(301)의 내부 측벽을 덮도록 이방성 에칭 공정에 의한 실리콘 산화막의 에칭 백(etching back)을 행함으로 형성된다. 그 뒤, 도 18c에 도시된 바와 같이, n++형 에미터 전극 폴리 실리콘(216)은 n++ 폴리실리콘을 증착하여 패턴화함으로 형성된다. 그리고 난 뒤, 열처리를 실시함으로, n++형 에미터 전극 폴리실리콘(216) 내부의 n-형 불순물은 p+형 단결정 실리콘 진성 베이스(211)의 표면 영역으로 확산되고, n++형 단결정 실리콘 에미터 영역(215)이 형성된다. 이로 인해, 도 18c에 도시되 구조가 획득된다.
베이스 전극 폴리실리콘막(207)에 대해 상세히 고려하면, 도핑 되지 않거나 첨가하지 않은(즉, 불순물이 첨가되지 않은)폴리실리콘의 경우에는 적절하게 섭씨 600 내지 650 도 범위내의 온도에서 증착되고, 증착된 폴리실리콘막의 그레인 크기가 0.03 내지 0.3μm이고, 이 방위는 {100}임을 알 수 있다. 불순물이 폴리실리콘막에 도핑된 이후, 불순물 원자를 활성화하기 위한 열처리가 실행되고, 폴리실리콘막의 그레인 크기는 0.5 내지 3μm, 즉, 증착된 직후보다 큰 그레인 크기가 된다.한편, 개구(301)를 형성하는 경우, 폴리실리콘막을 거의 수직으로 드라이-에칭함으로 형성된 폴리실리콘막(207)의 측면의 노출된 부분(207a)에서 각 그레인의 노출 표면의 결정 격자 평면의 방향은 {100}평면에 수직인 방향이 되고, 격자 평면의 최고 순위 방향이 결정되면, 셀 수 없을 정도의 방향이 존재할 수 있다.
한편, 에미터 영역은 회로 구조에 따라 다양한 크기로 될 수 있다. 예를 들면, 에미터의 세로 크기는 약 2μm 내지 16μm 또는 32μm정도가 될 수 있다. 더욱이, 회로를 설계함에 있어서, 효과적인 에미터 영역은 설계된 에미터 영역과 일치하며, 콜렉터 전류는 효과적인 에미터 영역에 비율적으로 증가하거나 감소한다. 적절하게 동일한 컬렉터 전류가 동일한 크기를 가지는 트랜지스터를 거쳐 흐르는 것이 양호하다.
이 경우, 에미터의 세로 방향은 적고, 결정 그레인의 수가 폴리실리콘막(207)의 측면의 노출된 부분(207a)에서 많이 노출되지 않는다. 상술한 바와 같이, 개구(301)의 내부면에서, 즉, 폴리실리콘막(207)의 측면의 노출된 부분(207)에서 각각의 결정 그레인의 노출된 표면의 결정 격자평면의 방향은 {110}평면에 수직인 방향이 된다. 그러나, 격자 평면의 더 높은 순위의 방향을 고려하면, 동일한 개구(301)에서도 그레인에 따라 다양한 방향이 있으며, 복수의 개구(301)에 대한 방향을 서로 비교하면, 각각의 개구(301)에 따라 상이한 방향이 있게 된다. 실리콘의 에피택셜 성장 속도성장의 시드(seed)가 되는 표면의 결정 격자 평면의 방향에 따라 상당히 다양하다. 모든 개구(301)에 대한 방향을 서로 비교하면, 특히, 작은 개구(301)의 경우에, 개구(301)의 내부 표면에 노출된 그레인의결정격자 평면의 방향은 서로 상이하게된다. 결론적으로, 측면의 노출된 부분(207)과 베이스 폴리실리콘막(207)으로부터 에피택셜로 성장한 폴리 실리콘막(212)의 두께, 즉, 돌출 크기(WA)는 개구(301)사이에서 매우 다양하다.
즉, 종래의 실례에서, 진성 베이스는 베이스 전극 폴리실리콘막(207)의 측면 부분(207a)이 완전히 노출되는 상태에서 선택적인 에피택셜 성장 방법에 의해 형성된다. 따라서, 베이스 전극 폴리실리콘막(207)의 측면 부분(207a)상에 성장한 폴리실리콘막(212)의 두께(WA)는 개구(301)사이에서 다양하다. 이 경우, 실리콘 산화막 스페이서(213)의 두께가 연속적이더라도, 폴리실리콘막(212)의 두께(WA)는 개구(301) 사이에서 다양하고, 이를 연속적으로 하기에 어렵게 만든다. 이 결과로부터, 개구(301)의 내부 측면을 덮는 실리콘 산화막 스페이서(213)에 의해 개구(304)의 크기 WB는 개구(301) 사이에서 댜양해진다. 즉, 실리콘 산화막 스페이서(213)에 의해 지정된 개구(304)에 의해 노출된 p+형 단결정 실리콘 진성 베이스(211)는 영역 내에서 다양해진다. 그리고, n++폴리실리콘을 증착하여 패턴화함으로 형성된 n++형 에미터 전극 폴리실리콘(216)을 열 처리함으로, n++형 에미터 전극 폴리실리콘(216) 내부의 n-형 불순물은 p+형 단결정 실리콘 진성 베이스(211)와 형성된 n++형 단결정 실리콘 에미터 영역(215)의 표면 영역으로 확산된다. 그러므로, n++형 단결정 실리콘 에미터 여력(215)은 각각의 개구(301)에 따라서 크기가 변할 수도 있다. 즉, 에미터는 영역 내에서 다양하게된다. 그 결과, 도 16에서 도시되고 상술된 구조를 가지는 종형 바이폴라 트랜지스터의 전기특성은다양하고, 상술된 △VB가 크게 되는 것이 명백하다.
따라서, 본 발명의 발명자는 베이스 전극 폴리실리콘막의 측면으로부터 선택적으로 에픽택셜 성장한 폴리실리콘막의 두께가 변하더라도 영향을 받지 않으며, 전기 특성이 거의 변하지 않는 트랜지스터의 구조 및 그 제조 방법을 개발하였다.
즉, 본 발명의 특징에 따르면 절연 측벽 스페이서는 베이스 전극 폴리실리콘막에 대응하는 제 1 반도체 층의 측면의 일부에 형성되고, 정열 측벽 스페이서(WD)의 두께는 베이스 전극 폴리실리콘막의 측면에 성장한 다결정막의 두께(WE) 즉, 다결정막의 최대 두께 변화의 범위내의 최대 두께(WF)보다 더 두껍게 구성된다(즉, WDWF).
이러한 특징으로 인해, 베이스 전극 폴리실리콘막의 측면에 다결정막 에피택셜 성장의 두께(WE)가 변하더라도, 즉, 베이스 전극 폴리실리콘막에 형성된 개구 안으로 돌출하는 다결정막의 돌출부의 크기가 변하더라도, 에미터 전극 폴리실리콘이 증착된 고유 베이스의 개구(WG)의 크기는 베이스 전극 폴리실리콘막에 형성된 개구 안쪽으로 돌출하는 크기에 의해 조절되지 않지만, 베이스 전극 폴리실리콘막의 측면의 일부에 형성된 측벽에 의해 조절된다. 그 결과, 에미터 영역에서의 변화는 크게 억제되고, 이 전기 특성 영향을 덜 받게 된다.
더욱이, 본 발명의 다른 특징에 따르면, 베이스 전극 폴리실리콘에 대응하는 제 1 반도체 층은 단결정화된다. 그 결과, 베이스 전극 폴리실리콘막에 형성된 개구 내부로 돌출하는 반도체막의 돌출부의 크기 변화와 에미터 영역의 변화는 크게 억제되고, 전기 특성상에서의 영향은 덜 받게 된다.
또한, 고유 베이스 및 베이스 전극 폴리실리콘막은 단결정의 성장으로 인해서만 서로 접속될 수 있고, 콜렉터 에피택셜 실리콘층과 베이스 전극 폴리실리콘막(WHWI)사이의 공간(WI)보다 더 두꺼운 선택적 결정 성장법에 의해 형성된 고유 베이스 단결정막의 두께(WH)를 형성함으로써 접속될 수도 있다. 그러므로, 일본 특허 제 2,551,353호에 개시된 종형 바이폴라 트랜지스터에서의 경우의 문제처럼, 고유 베이스가 베이스 전극 폴리실리콘막에 접속되지 않는 이러한 문제를 회피할 수 있다.
또한, 다음과 같은 선택적인 결정 성장 직전에 콜렉터 에피택셜 실리콘 층의 표면을 절연막으로 에칭함으로써 노출될 때, 에칭되는 베이스 전극 폴리실리콘막의 측면을 먼저 덮기 위해 WH, WI및 절연막의 두께(WC)사이(실리콘 질화막과는 다름)의 관계를 다음과 같이 설정함으로써,
WI< WH< WI< WC
고유 베이스 단결정막은 실리콘 질화막과 직접적으로 접속하지 않는다. 이로 인해, 일본 특허 제 2,551,353호에 개시된 종형 바이폴라 트랜지스터 경우의 반도체 장치의 설계시 고려해야 하는 누설 전류의 증가를 막을 수 있다.
도 1은 본 발명의 제 1 실시예의 반도체 장치를 도시하는 수직 단면도.
도 2a 및 2b는 제 1 실시예의 반도체 장치 제조 공정동안에 획득된 구조를 각각 도시하는 수직 단면도.
도 3a 및 3b는 제 1 실시예의 반도체 장치 제조 공정동안에 획득된 도 2b의 구조이후의 구조를 각각 도시하는 수직 단면도.
도 4a 내지 4c는 제 1 실시예의 반도체 장치 제조 공정동안에 획득된 도 3b의 구조 이후의 구조를 각각 도시하는 수직 단면도.
도 5a 내지 5c는 제 1 실시예의 반도체 장치 제조 공정동안에 획득된 도 4c의 구조 이후의 부분적인 구조를 각각 도시하는 수직 단면도.
도 6a 및 6b는 제 1 실시예의 반도체 장치 제조 공정동안에 획득된 도 5c의 구조 이후의 부분적인 구조를 각각 도시하는 수직 단면도.
도 7은 제 1 실시예의 반도체 장치 제조 공정동안에 획득된 도 6b에 도시된 구조에 대응하는 부분을 포함하는 반도체 장치의 개괄적인 구조를 도시하는 수직 단면도.
도 8a 및 8b는 폴리실리콘의 그레인(grain) 경계를 각각 도시하는 개략도.
도 9a 내지 9c는 제 2 실시예의 반도체 장치 제조 공정 동안에 획득된 부분적인 구조를 각각 도시하는 수직 단면도.
도 10은 본 발명의 제 3 실시예의 반도체 장치를 도시하는 평면도.
도 11a는 도 10의 선분(B-B)을 따라 취한 본 발명의 제 3 실시예의 반도체 장치를 도시하는 수직 단면도.
도 11b는 도 10의 선분(C-C)을 따라 취한 본 발명의 제 3 실시예의 반도체 장치를 도시하는 수직 단면도.
도 12는 도 10의 선분(D-D)을 따라 취한 본 발명의 제 3 실시예의 반도체 장치를 도시하는 수직 단면도.
도 13은 본 발명의 제 4 실시예의 반도체 장치를 도시하는 수직 단면도.
도 14a 및 14b는 제 4 실시예의 반도체 장치 제조 공정동안에 획득된 구조를 각각 도시하는 수직 단면도.
도 15는 제 4 실시예의 반도체 장치 제조 공정동안에 획득된 도 14b의 구조 이후의 구조를 도시하는 수직 단면도.
도 16은 종래의 반도체 장치를 도시하는 수직 단면도.
도 17a 내지 17c는 도 16의 종래의 반도체 장치 제조 공정동안에 획득된 구조를 각각 도시하는 수직 단면도.
도 18a 내지 18c는 도 16에 도시된 종래의 반도체 장치 제조 공정동안에 획득된 도 17c의 구조 이후의 구조를 도시하는 수직 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1. p-형 실리콘 기판 7. p+형 베이스 전극 폴리실리콘막
11. 진성 베이스 12. 폴리실리콘막
13. 실리콘 산화막 15. n++형 단결정 실리콘 에미터 영역 17. 실리콘 산화막 18c. 콜렉터 전극
32. 소스 전극 폴리실리콘막 33. 드레인 전극 폴리실리콘막
34. p-형 채널 단결정 실리콘막 37. n++형 폴리실리콘막
38. n++ 형 단결정 실리콘 영역 100. 실리콘 기본 본체
102. 제 2 개구 103a, 103b, 103c. 개구
본 발명의 실시예들은 도면을 참조로 설명하였다. 먼저, 본 발명에서 적용한npn-형 바이폴라 트랜지스터를 설명하지만, 본 발명은 pnp-형 바이폴라 트랜지스터에서도 적용가능하다. 또한, 다른 실시예에서 후술하듯이, 본 발명은 JFET, MOSFET 등의 전계 효과 트랜지스터에서도 적용가능하다.
(제 1 실시예)
도 1은 본 발명의 제 1 실시예의 반도체 장치의 수직 단면도를 나타낸다.
p-형 실리콘 기판(1)은 평면의 표면(100)과 10 내지 20Ωcm의 전기 저항을 가지도록 준비된다. 2 종류의 매장된 층은 p-형 실리콘 기판(1)의 표면으로부터의 두께에서 수 마이크로미터의 영역에 형성된다. 2 종류의 매장된 층은 n+형 매장된 층(2a)과 채널 차단기 p+형 매장된 층(2b)으로써, 서로 분리되어 존재한다. 콜렉터용 n-형 에피택셜 실리콘 층(3)은 이러한 매장된 층(2a,2b)의 표면과 이러한 매장된 층(2a,2b)이 존재하지 않는 실리콘 기판(1) 영역의 표면상에 형성된다.
불순물은 자동 도핑 및 매장된 층으로부터 에피택셜로 성장한 층까지 확산함으로써, 에피택셜 실리콘 층(3)의 에피택셜 성장동안에, 원래의 매장된 층으로부터 애피택셜 층으로 다소 확산한다. 콜렉터용의 효과적인 에피택셜 실리콘 층의 두께가 n-형 불순물의 노도가 5 x 1016cm-3이하 의 영역의 두께로 지정되는 경우, 콜렉터용의 에피택셜 실리콘 층 두께는 약 0.60μm(마이크로미터)이 된다.
소자를 격리할 목적으로, 실리콘 산화막(4)은 LOCOS(LOCal Oxidation lf Silicon) 방법으로 형성된다. 이 실리콘 산화막(4)은 콜렉터용 에피택셜 실리콘 층을 p+형 매장된 층(2b)이 도달하는 깊이에서 실리콘 산화 층으로 변환함으로써 형성된다.
또한, n+ 형 매장된 층(2a)에 접속된 n+형 콜렉터 인출 영역(5)은 불순물은 고 농도로 도핑함으로써 콜렉터용 n-형 에피택셜 층의 일부를 형성한다. 이처럼 설명된 부분들은 소위 실리콘 기본 본체(100)이고, 이 실리콘 기본 본체(100)는 기판으로서도 고려된다. n-형 에피택셜 실리콘 층(3)이 존재하기 때문에, 실리콘 기본 본체(100)는 n-형 기판으로써 고려될 수 있다. 실리콘 산화막(6)은 기본 본체(100)상에 형성되고, 베이스 전극용 p+형 폴리실리콘막(7)은 실리콘 산화막(6)상에 선택적으로 형성된다. 콜렉터용 에피택셜 실리콘 층(3)은 p+형 베이스 전극 폴리실리콘막(7)에 형성된 제 1 개구(101)와 실리콘 산화막(6)에 형성된 제 2 개구(102)에 의해 부분적으로 노출된다. 제 1 개구(101)의 폭은 제 2 개구(102)의 폭보다 더 작다. 따라서, 제 1 개구(101)의 내부벽에 대응하는 베이스 전극 폴리실리콘막(7)의 측면부는 제 2 개구(102)의 내부벽에 대응하는 실리콘 산화막(6)의 측면부로부터 수평으로 돌출한다. 베이스 전극 폴리실리콘막(7)은 실리콘 질화막(8)으로 덮인다. 제 1 개구(101)의 내부벽 상에는, 실리콘 산화막(9)을 증착함으로 형성된 절연 측벽 스페이서와 실리콘 질화막(10)이 순서대로 존재한다. p+형 단결정 실리콘 고유 베이스(11)는 제 2 개구(102)내주의 콜렉터 에피택셜 실리콘 층(3)상에 존재한다. p+형 폴리실리콘막(12)은 베이스 전극 폴리실리콘막(7)의 측면부의 하부에 형성된다(즉, 실리콘 산화막(9)의 측벽으로 덮여지지 않은 부분). p+형 폴리실리콘막(12)은 베이스 전극 폴리실리콘막과 p+형 단결정 실리콘 진성 베이스(11)를 서로 접속한다. 진성 베이스(11) 표면 영역의 중간에는 n++형 단결정 실리콘 에미터 영역(15)이 존재한다.
실리콘 산화막(130은 개구(101)의 측벽 스페이서로도 형성된다. 콜렉터 에피택셜 층(3)내에 존재하는 영역에 있어서, 베이스(11)와 n+형 매장된 영역(2a) 사이에, 원래의 콜렉터 에피택셜 실리콘 층(3)의 불순물 농도보다 더 높은 농도의 불순물로 도핑된 n-형 실리콘 콜렉터 영역(14)이 있다. 단결정 실리콘의 n++형 단결정 실리콘 에미터 영역(15)에는, n++형 에미터 전극 폴리실리콘(16)이 존재한다. 이러한 모든 구조들은 실리콘 산화막(17)으로 덮여 있다.
실리콘 산화막(17)을 관통하고, 장소에 따라 실리콘 질화막(8)과 실리콘 산화막(6)을 관통하는 접속 구멍(103a,103b,103c)을 형성한다. 또한, 알루미늄계 합금등의 금속막은 이러한 접속 구멍(103a,103b,103c)을 채우도록 형성되고, 에미터 전극(18a), 베이스 전극(18b) 및 콜렉터 전극(18c)로부터 패턴화된다. 알루미늄계 합금의 이러한 에미터 전극(18a), 베이스 전극(18b) 및 콜렉터 전극(18c)은 에미터 전극 폴리실리콘(16), 베이스 전극 폴리실리콘 층(7) 및 콜렉터 인출 영역(5)에 각각 접속된다.
상술된 제 1 실시예의 반도체 장치를 제조하는 방법에 대해서는 도 2a,2b,3a,3b,4a 내지 4c, 5a 내지 5c,6a,6b 및7을 참조하여 후술한다.
도 2a는 기본 본체(100)의 수직 단면도를 나타낸다. 먼저, 기본 본체(100) 제조 방법을 설명하면, 평면의 표면(100)을 가지고, 약 10 내지 20Ωcm의 저항을 가지는 p-형 실리콘 기판(1)을 준비한다. n+형 매장된 층(2a)과 p+형 매장된 층(2b)은 실리콘 기판(1) 표면의 인접 영역에 형성된다. 이 형성 방법을 후술한다.
먼저, 실리콘 산화막(도시되지 않음)을 보통의 CVD 방법 또는 열산화 방법등으로 실리콘 기판(1)상에 형성한다. 실리콘 산화막의 두께는 수백 nm(300 내지 700nm가 양호하고, 예에서는 500nm를 취하여 설명한다.)이다. 실리콘 산화막을 형성한 이후, 패턴화된 포토레지스터막을 보통의 포토리소그래피 방법을 사용하여 실리콘 산화막에 형성한다.
두께가 500nm이고 실리콘 기판(1)상에 형성된 실리콘 산화막은 수소 물화물(HF)계 해법과 마스크 재료로써 이 패턴화된 포토레지스터를 사용함으로써 보통의 웨트 에칭(wet etching) 방식으로 선택적으로 제거된다. 그 다음, 포토레지스터를 유기 해법을 사용하여 제거하고, 그 후, 실리콘 산화막의 개구 내부의 실리콘 기판의 표면을 포토리소그래피 처리로 배열하기 위해 20 내지 50nm 의 깊이만큼 산화시킨다. 그 이후, 비소를 비소의 이온 주입에 의해 얇은 실리콘 산화막을 가지는 실리콘 기판의 영역으로 도입한다.
이온 주입의 가속 에너지는 마스크 재료가 되는 실리콘 산화막을 관통하지 않도록 늦추기 위해 필요하다. 또한, 주입될 이온의 불순물 농도의 양으로는, 매장된 층의 불순물 농도가 1 x 1019cm-3에 이르고, 70keV의 가속 에너지와 5 x 1015cm-2의 선량(dose)이 도핑될 때, 가속 에너지상태가 안정된다(주입상태로써, 예를 들면, 50 내지 120keV의 가속 에너지와 1 x 1015내지 2 x 1016cm-2의 선량이 적당하다.). 그 다음, 기판은 이온 주입 및 비소의 화성화로 손상된 것을 회복하기 위해 섭씨 1,000 내지 1,150 도의 온도로 열처리한다(여기서, 열처리는 질소에서 2시간 동안 섭씨 1,100도로 실행된다.). 이러한 방식으로 n+형 매장된 층(2a)을 형성한다.
500nm 두께의 실리콘 산화막은 HF 계 해법으로 모두 제거되고, 실리콘 산화막의 두께, 예를 들면, 100nm가 기판(1)상에 산화작용(두께로는 50 내지 250 nm가 적당)으로 형성된다. 또한, 포토레지스트의 패턴, 붕소의 이온 주입(50keV 에너지와 1 x 1014cm-2의 선량으로), 포토레지스트의 제거, 활성화용 열처리(질소에서 1 시간동안 섭씨 1,000 도에서 열처리)등이 실행된다.
그 다음, 실리콘 산화막은 모든 표면에 걸쳐 제거되고, n-형 실리콘 에피택셜 층(3)은 일반적인 방법, 예를 들면, CVD 방법으로 기판의 전체 영역에 형성된다. 섭씨 950 내지 1050도의 온도가 성장 온도로써 적당하며, SiH2또는 SiH2CL2는 재료 기체로 사용되고 PH3은 도핑 기체로 사용된다. n-형 실리콘 에피택셜 층(3)은 불순물, 즉, 5 x 1015내지 5 x 1016cm-3의 농도를 가지며 0.2 내지 1.3 μm의 두께를 가지는 인을 함유하는 것이 적당하다. 이 경우, 불순물 농도가 5 x 1016cm-3과 동일하거나 이하인 에피택셜 층(3)의 일부 두께는 0.6μm이다. 이러한 방식으로, n-형 실리콘 에피택셜 층(3)은 매장된 층(2a,2b)과 이러한 매장된 층(2a,2b)이 존재하지 않는 실리콘 기판(1) 영역에 형성된다.
그 다음, 소자 분리용 LOCOS 산화막(4)을 형성한다. 형성 방법을 후술한다. 먼저, 에피택셜 층(3)의 표면에 두께가 20 내지 50nm의 열 산화막을 형성하여 두께가 70 내지 150nm의 실리콘 질화막(도시되어 있지 않음)을 열산화막에 형성한다.
연속하여, 포토레지스트(도시되어 있지 않음)를 증착하여 이 포토레지스트를 포토리소그래피로 패턴화한다. 이 실리콘 질화막과 열 산화막을 마스크로써 패턴화된 포토레지스트를 사용하여 드라이 에칭 처리를 행함으로 선택적으로 제거한다.
그 다음, 실리콘 에피택셜 층(3)을 에칭하고, 그루브(groove) 또는 트렌치(trench)를 실리콘 에피택셜 층(3)의 표면에 형성한다. 이 그루브의 깊이(에칭된 실리콘의 깊이)는 LOCOS 법에 의해 형성된 산화막의 두께의 반 정도로 적절하게 된다.
포토레지스트가 제거된 이후, 소자 영역이 실리콘 질화막에 의해 보호된 상태에서 작업 영역이 산화되고, 이로 인해, 소자 분리용 실리콘 산화막, 즉, LOCOS 산화막(4)을 형성한다.
LOCOS 산화막은 채널 차단기용 매장된 층(2b)에 이르는 두께, 예를 들면, 300 내지 1,300nm 의 적절한 두께를 가진다. 이 경우, 두께는 600nm이다. 실리콘 질화막을 가열된 인 산(phosphoric acid)으로 제거한다.
그 다음, n+형 콜렉터 인출 영역(5)은 콜렉터 저항을 줄이기 위해 형성된다. 이를 행하기 위한 방법은 인을 확산이나 이온 주입방법을 통하여 이 영역으로 도핑하는 것이다. 즉, 콜렉터 인출 영역에서만 개방된 포토레지스트막은 포토리소그래피에 의해 형성되고, 인은 100keV의 가속 에너지와 5 x 1015cm-2의 선량의 조건으로 포토레지스트막의 개구를 경유하여 이온 주입된다.
포토레지스트막이 제거된 이후, 주입된 인을 활성화하고 이온 주입에 의한 손실을 회복하기 위해, 전체 작업 영역을 질소에서 섭씨 1,000 도에서 30분간 열처리한다.
상술된 바와 같이, 이러한 방식으로, 도 2b에 도시된 실리콘 기본 본체(100)를 형성한다. 이 실리콘 기본 본체(100)는 상술된 방법 외의 다양한 방법을 사용하여 실행될 수 있음을 알아야 한다. 또한, 기판으로써 실리콘 기본 본체를 고려하는 것도 가능하다. 또한, n-형 에피택셜 실리콘 층(3)이 존재하기 때문에, n-형 기판으로 실리콘 기본 본 p(100)를 고려하는 것도 가능하다.
그 다음, 도 2b에 도시된 바와 같이, 이 실리콘 기본 본체(100)의 표면은 실리콘 산화막(6)으로 덮여 있다. 이 실리콘 산화막(6)의 두께는 진성 베이스의 두께와 동일한 정도가 적절할 수 있다. 그러나, 이막의 두께는 진성 베이스의 두께보다 다소 얇은 것이 양호하고, 이 경우, 두께는 50 nm이다.
그 다음, 도 2b에 도시된 바와 같이 폴리실리콘막(7a)은 실리콘 산화막(6)상에 증착된다. 폴리실리콘막은 150 내지 350 nm의 두께가 적절하고, 이 경우, 250 nm 이다. 붕소 이온은 이 폴리실리콘막(7a)으로 주입된다. 이온 주입 에너지는 붕소 이온이 폴리실리콘막(7a)을 통해 관통하지 않으므로 낮은 에너지가 필요하고, 불순물의 선량은 불순물의 농도가 1 x 1020cm-3이 되기 때문에 높은 농도가 필요하다. 이 경우, 주입 에너지는 10keV이고, 선량은 1 x 1016cm-2이다. 이로 인해, 도 2b의 구조가 완성된다.
그 다음, 도면에는 도시되지 않은 포토레지스트를 폴리실리콘막(7a)상에 증착하여 패턴화한다. 그 뒤, 폴리실리콘막(7a)을 마스크로써 패턴화된 포토레지스트를 사용하여 드라이 에칭으로 선택적 제거를 실행한다. 이러한 방식으로, 도 3a에 도시된 바와 같이, 패턴화된 폴리실리콘막(7a)을 포함하는 p+형 베이스 전극 폴리실리콘막(7)을 형성한다.
이어서, 도 3b에 도시된 바와 같이, 실리콘 질화막(8)을 베이스 전극 폴리실리콘막(7)과 실리콘 질화막(8)을 포함하는 표면 전체에 걸쳐 형성하고, 폴리실리콘막(7)을 포토리소그래피 등의 수단을 사용하여 개구(101)를 형성하도록 패턴화한다. 이를 실행하는 방법을 후술하면, 먼저, 실리콘 질화막(8)을 실리콘 산화막(6)과 폴리실리콘막(7)을 300nm의 적절한 두께(실리콘 질화막은 100 내지 500nm의 두께)로 LPCVD(low pressure chemical vapor deposition)방법으로 증착한다. 그 다음, 포토레지스트를 실리콘 질화막(8)상에 증착한 이후, 개구는 진성 베이스가 통상의 포토리소그래피의 수단으로 형성될 포토레지스트의 부분에 형성된다. 연속하여, 마스크로써 이 포토레지스트를 사용하여 이방성의 드라이 에칭 처리로 실리콘 질화막(8)과 베이스 전극 폴리실리콘막(7)을 연속하여 선택적으로 제거한다. 여기서, 베이스 전극 폴리실리콘막(7)에 형성된 개구를 제 1 개구(101)로 설정한다. 마스크로써 사용된 포토레지스트를 제거함으로 도 3b의 구조를 완성한다.
연속하여, 본 실시예의 구조 특성의 제조 공정을도 4a 내지 4c, 5a 내지 5c, 6a 내지 6b 를 참조하여 설명한다. 도 4a 내지 4c, 5a 내지 5c, 6a 내지 6b는 개구(101)의 주변 영역을 부분적으로 확대하여 도시하였고, 도 4a와 도 3b는 동일한 처리 단계에서 구조를 도시하였다.
도 4b에 도시된 바와 같이, 실리콘 산화막(9)은 LPCVD 방법을 사용하여 웨이퍼의 표면에 걸쳐 형성된다. 이 실리콘 산화막(9)의 두께(WC)는 후술될 진성 베이스(11)의 에피택셜 성장시, 베이스 전극 폴리실리콘막(7)의 측면에 성장된 다결정 층(12)의 두께(WE)의 분산 범위 내에서의 최대 두께(WF)보다 작다. 계속해서, 실리콘 질화막(10)을 실리콘 산화막(9)상에 LPCVD 방법을 사용하여 형성한다. 이 실리콘 질화막(10)의 두께는 80 nm이다.
그 다음, 도 4c에 도시된 바와 같이, 실리콘 질화막(10)과 실리콘 산화막(9)을 이방성의 드라이 에칭 처리로 에칭 백(etching back)하고, 실리콘 산화막(6)을 부분적으로 노출시킨다. 여기서, 나머지 실리콘 질화막(10)과 실리콘 산화막(9)을 포함하는 측벽 스페이서는 개구(101)의 내부 벽에 남아 있게 된다. 개구(101)의 측면상에 남아 있는 실리콘 질화막(10)과 실리콘 산화막(9)으로 구성된 측벽 스페이서의 두께(WD)는 50 nm의 두께의 실리콘 산화막(9)의 두께보다 일반적으로 두껍다. 즉, 측면 스페이서의 두께(WD)는 후술될 진성 베이스(11)의 에피택셜 성장시, 베이스 전극 폴리실리콘막(7)의 측면상에 성장된 다결정 층(12)의 두께(WE)의 분산 범위 내의 최대 두께(WF)보다 크다.
더욱이, 도 5a에 도시된 바와 같이, 실리콘 산화막(6)은 HF 계 해법으로 에칭되고, 콜렉터 에피택셜 실리콘 층(3)은 부분적으로 노출된다. 동시에, 실리콘 산화막(9)은 부분적으로 에칭되고, 베이스 전극 폴리실리콘막(7) 측면의 하부(7a)가 노출된다. 실리콘 산화막(6)의 에칭이 측면으로 증식하기 때문에, 실리콘산화막(6)의 단 표면은 베이스 폴리실리콘막(7)의 단 표면으로부터(즉, 제 1 개구(101)의 측벽으로부터) 측면으로 재현된다. 이 실리콘 산화막(60의 단 표면은 상술된 제 2 개구(102)의 측벽을 형성한다. 이로 인해, 또한, 베이스 전극 폴리실리콘막(7)의 단 표면에 인접한 하부면의 일부(7b)가 노출된다.
그 다음, 전성 베이스를 선택적 결정 성장법으로 형성한다. 도 5b는 선택적 결정 성장법으로 진성 베이스를 형성하는 중간 단계에서의 작업 영역의 수직 단면도를 도시한다.
LPCVD 방법, 기체 소스 MBE 방법 등을 성장방법으로 사용할 수 있지만, 여기서는 UHV(Ultra High Vacuum)/CVD 방법을 실예로 설명하였다. 실예의 조건으로는, 섭씨 605도의 기판 온도가 사용되고, 재료 기체로써 유량 3 sccm을 가지는 Si2H6을 사용하였고, 도핑 기체로는 소량의 B2H6을 사용하였다. 이 조건으로, 저 농도의 붕소로 도핑된 실리콘이 선택적으로 성장한다. 이때, p-형 폴리실리콘막(12a)은 베이스 전극 폴리실리콘막(7)의 하부 면의 노출된 부분(7B)과 측면의 노출된 부분(7a)로부터 성장된다. 한편, p-형 단결정 실리콘으로 구성된 베이스 영역(11a)은 실리콘 콜렉터 층(3)의 노출된 부분(3a)에서 성장된다.
도 5c는 진성 베이스(11)에 베이스 전극 폴리실리콘막(7)을 접속하는 진성 베이스(11)와 p+형 폴리실리콘막(12)이 선택적 결정 성장법으로 형성되는 작업 영역의 단계의 단면도를 도시한다.
베이스 전극 폴리실리콘막(7)의 하위면의 노출된 부분(7b)과 측면의 노출된부분(7a)으로부터 성장된 p-형 폴리실리콘막(12) 및 실리콘 콜렉터 층(3)의 노출된 부분(3a)로부터 성장된 p-형 단결정 실리콘으로 구성된 베이스 영역(11)은 이들의 성장으로 인해 서로 접촉하게된다.
폴리실리콘막(12)과 베이스 영역(11)의 불순물로써 붕소의 농도는 예를 들면, 5 x 1018cm-3이고, 진성 베이스(11)의 막 두께는 예를 들면, 60nm이다. 한편, p+형 폴리실리콘막(12)은 다결정의 표면으로부터 성장하기 때문에, p+형 폴리실리콘막(12)의 두께(WE)가 감소한다. p+형 폴리실리콘막(12)의 평균막 두께는 예를 들면, 40 nm이고, 확산 범위 내의 최대 두께(WF)는 50 nm이다.
그 다음, 100nm 두께의 실리콘 산화막은 p +형 단결정 실리콘 진성 베이스 영역(11)을 포함하는 기판의 전체 표면상에 LPCVD 방법으로 형성된다. 이어서, 실리콘 산화막은 이방성의 드라이 에칭 처리로 에칭 백된다. 이로 인해, 도 6a에 도시된 바와 같이 100nm 정도의 두께의 실리콘 산화막 스페이서(13)는 개구(101)내부 측면으로 형성된다.
그 다음, 도 6b에 도시된 바와 같이 n-형 콜렉터 영역(14)은 인의 이온 주입으로 인해 진성 베이스(11)아래에 콜렉터 에피택셜 실리콘 층(3)에 직접적으로 형성된다. 인 이온 주입의 조건은 예를 들면, 200keV의 가속 에너지와 4 x 1012cm-2의 선량을 가진다.
연속하여, 약 250 nm 두께의 인이 도핑된 폴리실리콘막은 LPCVD 방법으로 기판의 전체 표면에 증착된다. 그리고, 폴리실리콘막이 포토리소그래피와 이방성의드라이 에칭으로 패턴화 된다. 이런 방식으로, 도 6b에 도시된 바와 같이, n+형 에미터 전극 폴리실리콘막(16)이 형성된다. n++형 단결정 실리콘 에미터 영역(15)은 n+형 에미터 전극 폴리실리콘막(16)에 함유된 불순물이 진성 베이스(11)의 표면 주변 영역으로 확산됨으로써 형성된다. 이로 인해, 도 6b에 도시된 구조가 완성된다. 또한, 도 7은 도 6b의 단계에서 전체 반도체 장치를 도시하는 수직 단면도이다.
그 다음, 전체 웨이퍼는 실리콘 산화막(17)으로 덮인다. 더욱이, 에미터 전극 폴리실리콘막(16)에 각각 도달하는 개구(103a,103b,103c), 베이스 전극 폴리실리콘막(7) 및 콜렉터 인출 영역(5)은 금속 전극용 개구로써 포토리소그래피와 이방성의 드라이 에칭 처리에 의해 형성된다.
포토레지스트가 제거된 이후, 알루미늄 합금막은 스트퍼링에 의해 기판의 전체 표면에 형성되고, 포토리소그래피와 드라이 에칭에 의해 패턴화된다. 이로 인해, 에미터 알루미늄 합금 전극(18a), 베이스 알루미늄 합금 전극(18b) 및 콜렉터 알루미늄 합금 전극(18c)이 형성된다. 이러한 방식으로 도 1의 반도체 장치를 제조한다.
그 다음, 도 8a,8b를 참조하면, 도 8a는 개구(101)를 형성하기 전에, 베이스 전극 폴리실리콘막(7)의 상부면에서 그레인들과 그레인 경계를 개략적으로 설명하는 확대된 부분 평면도이다. 도 8b는 도 8a에 평평하게 도시된 그레인들과 그레인 경계에 대한 개구(101)의 위치에서의 관계를 도시하는 확대된 부분 평면도이다.
도 8b 로부터 알수 있는 바와 같이, 개구(101)는 그 내부 벽면이 어떤 그레인 경계를 가로지르도록 배치된다. 결정격자평면의 방향은 그레인과 다를수 있다.그러므로, 내부벽에서의 결정격자 평면의 방향은 동일하지 않다. 이로 인해, 측면의 노출된 부분(7a)과 베이스 전극 폴리실리콘(7)의 하부면의 노출된 부분(7b)으로부터 성장한 p-형 폴리실리콘막(12)의 두께(WD)는 노출된 부분(7a,7b)에 나타나는 그레인들의 결정 격자 평면의 방향에 의해 영향을 받고, 각각의 개구(101)에 따라 분산된다. 개구(101)가 작을 경우, p-형 폴리실리콘막(12)의 두께(WD)의 분산이 상당히 커지게 된다. 그러나, 본 실시예에서는, 도 4c에 도시한 바와 같이, 실리콘 질화막(10)과 실리콘 산화막(9)을 이방성 드라이 에칭 처리로 에칭 백을 실시함으로써, 개구(101)의 측벽에 남아 있는 실리콘 질화막(10)과 실리콘 산화막(9)으로 구성된 측벽 스페이서의 두께(WD)는 개구(101)에 노출된 베이스 전극 폴리실리콘(7)의 측면의 누출된 부분(7a)과 하부면의 노출된 부분(7b)으로부터 성장한 p-형 폴리실리콘막(12)의 두께(WE)의 변화 범위 내에서, 최대 두께(WF)보다 두껍게 된다. 이로 인해, 실리콘 산화막(13)에 의해 지정된 개구(104)의 크기(WG)는 폴리실리콘막(12)의 두께(WE)의 분산에 영향을 받지 않는다. 즉, 에미터 전극 폴리실리콘막(16)과 p+형 단결정 실리콘 진성 베이스 영역(11)이 서로 접촉하는 영역, 즉, 에미터의 크기는 p-형 폴리실리콘막912)의 두께(WE)내의 변화에 의해 영향을 받지 않고, 설계됨으로써 형성될 수 있다.
그 다음, 상술된 구조에 의해 확보된 효과를 설명하였다. 상술된 바와 같이, 이러한 효과는 트랜지스터의 개구 전류에서의 변화를 줄이는 것이다. 구체적으로는, 약간의 수치를 후술하였다.
바이폴라 트랜지스터 회로에 있어서, 상술된 바와 같이, 차동 트랜지스터 쌍은 서로 인접한 트랜지스터의 각각의 에미터를 갖는 쇼트 회로화에 의해 형성된다. 이 차동 트랜지스터 쌍의 각각의 트랜지스터의 콜렉터 전류가 서로 동일하도록 하기 위해 베이스에 인가될 전압을 VB1과 VB2로 각각 가정한다. 이 전압간의 차, 즉, (VB1-VB2)값의 절대값을 △VB로 정의한다.
안정된 회로 동작을 위해서는, 이 △VB가 가능한 작은 것이 유리하다. 그 이유는 차동 트랜지스터 쌍의 상태를 결합하는 경우, 필요한 입력 포텐셜은 차동 트랜지스터 쌍의 변화로 인해 변동될 수 있기 때문이다.
다음 표에서, 종래 기술 및 본 발명을 사용하는 경우, △VB의 크기를 아래의 표 1에 각각 도시하였다. 많은 반도체가 웨이퍼 상에 형성되고, 표 1에는, 차동 쌍의 9개의 지점에서의 평균값을 도시하였다. 에미터 크기의 설계값은 (0.6 x 2.0μm2), (0.6 x 8.0μm2) 및 (0.6 x 16.0μm2) 이다.
종래 기술의 트랜지스터에 있어서, 에미터 크기의 설계 값이 크게될 때, 분산은 다소 작게되는 것을 알 수 있다. 그 이유를 후술하면, 에미터 크기가 더 증가하면, 개구(301)에 의해 노출된 폴리실리콘막(7)의 측면에서의 그레인들의 수가 증가한다. 이로 인해, p+형 폴리실리콘막(212)의 성장속도는 평균화되고, p+형 폴리실리콘막(212)의 두께(WA)의 분산도 감소하게 된다. 따라서, 종래 기술의 트랜지스터에서는, 에미터의 설계된 크기가 크게될 때, △VB는 다소 작게됨을 알 수 있다.
또한, 선택적 결정 성장법에 의해 형성된 진성 베이스 단결정막(11)의 두께(WH;60nm)는 콜렉터 에피택셜 실리콘 층(3)의 상부면과 베이스 전극 폴리실리콘막(7)의 하부면 사이의 공간(WI), 즉, 실리콘 산화막(6;WHWI))의 두께(50nm)보다 더 두껍다. 또한, 진성 베이스 단결정막(11)은 단결정의 성장으로 형성되기 때문에, 두께(WH)는 거의 분산되지 않는다. 진성 베이스(11)와 베이스 전극 폴리실리콘막(7)은 단결정의 성장으로만 서로 접촉될 수 있으므로, 진성 베이스(11)와 베이스 전극 폴리실리콘막(7)을 신뢰성 있게 연결할 수 있게된다.
더욱이, 절연막, 즉, 선택적 결정 성장 이전에, 실리콘 산화막(6)을 에칭함으로 콜렉터 에피택셜 실리콘 층(3)의 표면을 부분적으로 노출시킬 때, 동시에, 에칭된 베이스 전극 폴리실리콘막(7)의 표면을 먼저 덮는 실리콘 산화막(9)의 두께(WC;50nm) 및 WH, WI사이의 관계를 다음과 같이 나타낼 수 있다.
WI< WH< WI+ WC
그러므로, 진성 베이스 단결정막(11)은 실리콘 질화막(10)에 직접적으로 접촉되지 않는다. 그 결과, 진성 베이스 단결정막(11)이 실리콘 질화막(10)과 직접적으로 접촉될 때 나타나는 누설 전류의 증가를 쉽게 방지 할 수 있다.
(제 2 실시예)(SiGe 베이스)
그 다음, 본 발명의 제 2 실시예를 후술한다.
제 2 실시예는 베이스를 SiGe로 구성한 것을 제외하고는 제 1 실시예와 동일하기 때문에, 제 2 실시예에 대한 특별한 공정만을 설명하였다. 도 9a 내지 9c는 제 2 실시예의 반도체 장치의 제조공정 동안에 획득된 부분적인 구조를 도시하는 부분적으로 확대한 수직 단면도이다. 도 9a 내지 9c는 제 1 실시예의 도 5a 내지 5c의 구조에 대응하는 구조를 도시한다.
도 9a에 도시된 바와 같이, 실리콘 산화막(6)의 단 표면 및 실리콘 질화막(10)과 실리콘 산화막(9)으로 구성된 측벽 스페이서의 측면 재처리로 형성된 개구(102)를 형성하고, 이러한 공정단계는 제 1 실시예의 도 5a를 참조하여 설명된 것과 동일하다. 따라서, 베이스 전극 폴리실리콘막(7)의 측면의 노출된 부분(7a)과 하부면의 노출된 부분(7b)로부터 성장한 p-형 다결정 SiGe막(21)을 형성한다. p-형 다결정 SiGe막(21)은 UHV/CVD 방법으로 형성된다. 성장 조건의 실예는 섭씨 605 도의 기판 온도, 3 sccm 의 Si2H2유량 및 2sccm 의 GeH4유량이다.
한편, p-형 단결정 SiGe 합금으로 구성된 베이스 영역(22)은 실리콘 콜렉터 층(3)의 노출된 부분(3A)에 형성된다. 이러한 다결정 SiGe 합극막(21)과 SiGe 합금 베이스 영역(22)은 서로 접촉한다.
이러한 구조를 상세히 설명하면, 진성 베이스 층은 두 개의 층으로 구성되는데, 먼저, 도핑되지 않은 SiGe 층은 선택적 에피택셜 성장 방법에 의한 개구(101)내부의 실리콘 콜렉터(3)의 노출된 부분(3a)상에 성장한다. Ge 의 농도는 약 10 % 이고, 성장막의 두께는 25 nm이다. 무엇보다도, 후자의 열처리에 의해 결점이 발생하지 않는 범위내의막 두께는 더 두껍게 할 수 있다.
여기서, 도핑되지 않은 다결정 SiGe막은 p+ 형 폴리실리콘막(7)의 측면의 노출된 부분(7a)과 하부면의 노출된 부분(7b)로부터 동시에 형성된다. 열처리는 도핑되지 않은 다결정 SiGe막으로 붕소를 고 농도로 도핑시키기 위해 실행된다. 이로 인해, 붕소는 폴리실리콘막(7)으로부터 도핑되지 않은 다결정 SiGe막으로 분산되어, 도핑되지 않은 다결정 SiGe은 p+형 다결정 SiGe막이된다.
그 다음, 경사 Ge 프로파일을 가지는 p+ 형 SiGe 경사 층은 도핑되지 않은 SiGe막상에 형성된다. p+형 SiGe 경사층의 Ge 프로파일, 불순물로써의 붕소의 농도 프로파일 및 그 막 두께의 실예를 후술한다. SiGe에서 Ge의 농도가 10%에서 표면에 접근하기까지의 0%까지 선형적으로 감소하는 프로파일을 가지는 p+ 형 SiGe 경사 층의 두께는 40 nm이다. 이 층은 5 x 1018cm-3의 붕소 농도로 도핑된다. 따라서, 65 nm 두께의 진성 베이스 층(22)이 형성되고, 이 진성 베이스 층(22)은 대략 25nm의 두께를 가지는 도핑되지 않은 SiGe막과 대략 40nm 두께를 가지는 p+형 SiGe 경사 층으로 구성된다.
도 9b는 단결정 실리콘막(230과 다결정 실리콘막은 선택적 결정 성장법으로 형성되는 단계에의 작업 영역의 단면도를 도시한다. 즉, Ge 없이 순수한 Si로 구성된 약 30nm 두께의 층(23)은 진성 베이스(22)상에 존재한다. 도 9b, 9c에 있어서,두 개의 층 구조를 각각 가지는 진성 베이스(22)와 다결정 층(21)은 편리상 하나의 층 구조를 가지는 것처럼 도시되어 있다.
그 다음, 측벽 스페이서인 실리콘 산화막 스페이서(13)는 실리콘 산화막의 증착과 에칭 백등을 사용하여 형성된다. 그 뒤, n-형 콜렉터 영역(14)은 이온 주입법등에 의해 진성 베이스(22)아래에 콜렉터 에피택셜 층(3)으로 형성된다. 또한, 인으로 도핑된 폴리실리콘막이 증착되고, 포토리소스래피와 에칭등으로 패턴화되고, 그 결과, 도 9c에 도시된 바와 같이, n++형 단결정 실리콘 에미터 영역(24)이 열처리등에 의해 단결정 실리콘막(23)내에 형성된다. 이로 인해, 도 9c에 도시된 구조가 완성된다. 이 구조는 제 1 실시예의 도 6b에 도시된 구조와 일치한다. 이 이후의 공정은 제 1 실시예와 동일함으로, 설명을 생략하였다.
(제 3 실시예)
그 다음, 본 발명의 제 3 실시예를 후술한다. 제 3 실시예는 접한 FET에 관한 것이다. 도 10은 제 3 실시예의 반도체 장치를 도시하는 개략적인 평면도이다. 도 11a는 도 10의 선분(B-B)을 따라 취한 반도체 장치의 개략적인 수직 단면도를 나타내고, 도면상의 수평방향에서의 FET 전류 흐름을 나타낸다. 도 11b는 도 10의 선분(C-C)을 따라 취한 반도체 장치의 개략적인 수직 단면도를 나타내고, 도면상의 수직방향에서의 FET 전류흐름을 나타낸다. 도 12는 도 10의 선분(D-D)을 따라 취한 본 발명의 제 3 실시예의 반도체 장치의 개략적인 수직 단면도를 나타내고, 단면상의 수직방향에서의 FET 전류 흐름을 나타낸다.
먼저, 도 10을 참조하면, 제 3 실시예에서, 소스 전극 폴리실리콘막(32)과 들인 전극 폴리실리콘막(33)은 게이트의 패턴화로 인해 둘로 분배된다. LOCOS의 단부 내면의 n-형 실리콘 기판(1)의 주 표면만 노출되기 때문에, 선택적 에피택셜 성장은 소자 형성 영역에서만 실행된다.
도 11a에 도시된 바와 같이, 소자 분리용 실리콘 산화막(4)은 LOCOS 법에 의해 n-형 실리콘 기판의 주 표면에 형성된다. 실리콘 산화막(4)으로 둘러싸인 n-형 실리콘 기판(31)의 주 표면이 노출되므로, 장치 또는 소자 형성 영역이 지정되고 형성된다. 실리콘 산화막(4)이 형성된 n-형 실리콘 기판(31)의 주표면 상에 형성된 구조는, 오른쪽 반이 도 1의 실리콘 기본 본체(100)의 표면상에 형성된 구조의 진성 베이스(11)의 중심에서 왼쪽 반과 대칭적으로 형성되는 구조에 대응한다.
즉, 먼저, 실리콘 기판(31)의 주 표면은 실리콘 산화막(6)을 덮인다. 이 실리콘 산화막(6)의 두께는 대략적으로 후술될 p-형 채널 실리콘막(34)의 두께와 비슷하다. 그 다음, 폴리실리콘막이 증착되고, 예를 들면, 붕소같은 p-형 불순물이 폴리실리콘막으로 이온 주입된다. 더욱이, 포토레지스트는 폴리시리콘막상에 증착되어, 패턴화된다. 그리고, 불필요한 폴리실리콘막을 마스크로써 이 포토레지스트를 사용하여 드라이 에칭 처리로 제거한다. 이로 인해, 소스/드레인 전극 폴리실리콘막이 형성되고, 소스 전극 폴리실리콘막(32)과 드레인 전극 폴리실리콘막(33)으로 후에 분리되지만, 아직은 분리되지 않았다.
소스/드레인 전극 폴리실리콘막과 실리콘 질화막(8)을 포함하는 전체 표면이 형성되어, 포토레지스트막이 실리콘 질화막(8)상에 형성된다. 그 다음, 개구가 통상의 포토리소그래피에 의해 후에 형성될 p-형 채널의 영역의 포토레지스트막에 형성된다. 그 뒤, 실리콘 질화막(8)과 이 실리콘 질화막(8)아래의 소스/드레인 전극 폴리실리콘막은 마스크로써 포토레지스트를 사용하여 이방성의 드라이 에칭 공정에 의해 연속하여 선택적으로 제거된다. 이어서, 실리콘 질화막(8)과 소스/드레인 전극 폴리실리콘막에 형성된 개구는 제 1 실시예와 비슷한 방식으로 제 1 개구(101)로써 설정된다. 또한, 소스/드레인 전극 폴리실리콘막은 제 1 개구(101)에 의해 소스 전극 폴리실리콘(32)과 드레인 전극 폴리실리콘(33)으로 분리된다.
실리콘 산화막(9)은 제 1 실시예의 도 4b와 동일한 방식으로 웨이퍼 전체를 형성하고, 실리콘막(10)은 실리콘 산화막(9)상에 형성된다. 그 다음, 제 1 실시예의 도 4c와 동일한 방식으로, 실리콘 산화막(6)이 실리콘 질화막(10)과 이방성의 드라이 에칭 처리로 인한 실리콘 산화막(9)을 에칭 백하여 부분적으로 노출시킨다. 이로 인해 형성된, 실리콘 질화막(10)과 실리콘 산화막(9)으로 구성된 두께(WD)의 측벽은 제 1 실시예와 동일한 방식으로 개구(101)의 측벽상에 남게된다.
더욱이, 제 1 실시예의 도 5a에 도시된 바와 같은 동일한 방식으로, HF 계 해법을 사용하여 노출된 실리콘 산화막(6)을 에칭함으로 실리콘 기판(31)의 주 표면을 부분적으로 노출시킨다. 동시에, 실리콘 산화막(9)을 에칭하고, 소스 전극 폴리실리콘막(32)과 드레인 전극 폴리실리콘막(33)의 각각의 측면의 하부를 노출시킨다. 이 에칭 결과로, 실리콘 산화막(6)의 단 표면은 소스 전극 폴리실리콘막(32)과 드레인 전극 폴리실리콘막(33)의 각각의 단 표면(즉, 개구(101)의 내부벽)으로부터 측면으로 재처리된다. 이 실리콘 산화막(6)의 단 표면은 제 2 개구(102)와 일치한다.
그 다음, p+형 채널 단결정 실리콘막(34)을 연결하는 p-형 폴리실리콘막 (35,36)은 소스 전극 폴리실리콘막(32)과 드레인 전극 폴리실리콘막(33)의 표면에 각각 접촉되고, 이 p-형 폴리실리콘막(35,36)은 제 1 실시예의 도 5b와 5c에 도시된 동일한 방식의 선택적 결정 성장법으로 형성된다.
이어서, 실리콘 산화막은 LPCVD법을 사용하여 p-형 채널 실리콘 막(34)을 포함하는 표면상에 형성된다. 그 다음, 이방성의 드라이 에칭 처리가 제 1 실시예의 도 6a와 동일한 방식으로 실리콘 산화막을 에칭 백하기 위해 실행되고, 실리콘 산화막 스페이서(13)는 개구(101) 내부에 측벽으로써 형성된다.
연속하여, 인이 도핑된 폴리실리콘은 LPCVD법으로 증착된다. 더욱이, 이 폴리실리콘막은 포토리소그래피와 이방성의 드라이 에칭에 의해 패턴화된다. 이러한 방식으로 도 11a에 도시된 바와 같이, n++형 폴리실리콘막(37)이 형성된다. 이때, n++형 단결정 실리콘 영역(38)은 n++형 폴리실리콘막(37)에 접촉하여 p-형 채널 단결정 실리콘막(34)의 표면에 인접한 영역에 형성된다.
그 다음, 전체 웨이퍼는 실리콘 산화막(17)으로 덮인다. 더욱이, 금속 전극 형성용 개구로써, 소스 전극 폴리실리콘막(32) 각각에 도달하는 개구 (139a,139b,139c), 게이트 전극 폴리실리콘막(37) 및 드레인 전극 폴리실리콘막 (33)은 포토리소그래피와 이방성의 드라이 에칭에 의해 형성된다.
포토레지스트가 제거된 이후, 알루미늄 합금막은 스퍼트링에 의해 형성되어, 포토리소그래피와 드라이 에칭에 의해 패턴화된다. 이로 인해, 게이트 알루미늄 합금 전극(39a), 소스 알루미늄 합금 전극(39b) 및 드레인 알루미늄 합금 전극(39c)이 형성되어, 본 실시예의 반도체 장치가 제조된다.
제 3 실시예에 있어서, n++형 단결정 실리콘 에미터 영역(15)의 크기에서의 분산에 대한 제 1 실시예와 유사하게, n++형 단결정 실리콘 영역(38)의 크기에서의 분산을 효율적으로 억제시킬 수 있다. 그러므로, 접합 FET의 전기 특성의 분산 또는 변화를 최소화 할 수 있다.
(제 4 실시예)
그 다음, 본 발명의 제 4 실시예를 후술한다.
제 4 실시예는 제 1 실시예의 반도체 장치의 베이스 전극 폴리실리콘이 단결정 실리콘으로 대체된 것을 제외하고는 제 1 실시예와 비슷하기 때문에, 제 4 실시예의 특이한 공정만을 설명하였다. 도 13은 본 발명에 따른 제 4 실시예의 반도체 장치의 수직 단면도를 도시하고, 도 14a, 14b 및 도 15는 제 4 실시예의 반도체 장치 주 제조 공정을 도시하는 수직 단면도이다. 도 13, 도 14a,14b에 있어서, 도 1에 도시된 부분과 대응하는 부분들은 도 1의 참조번호와 동일하고, 이들의 설명은 생략하였다.
제 1 실시예의 베이스 전극 폴리실리콘 산화막(6) 대신에 사용된 베이스 전극 단결정 실리콘막(51)을 형성하는 방법을 후술한다.
본 발명의 제 4 실시예는 실리콘 산화막(6)이 실리콘 기본 본체(100)상에 형성되기까지의 단계는 제 1 실시예와 동일하므로, 설명은 생략하였다.
그 다음, 도 14a에 도시된 바와 같이, 개구(502)는 포토리소그래피 또는 에칭등을 사용하여 형성된 콜렉터 전극을 통하여 실리콘 산화막(6)의 일부에 형성된다. 이 개구가 형성된 이후, 비결정질 실리콘막(5)은 레이저광에 의해 가열된다. 이러한 방식으로, 개구(502)로부터 약 10μm의 거리 내에서 비결정질 실리콘막(50)의 일부를 기판으로써의 결정 격자 평면의 동일한 방향을 가지는 실리콘 단결정에 형성하는 것이 가능하다. 도 14b에 도시된 바와 같이, 베이스 전극 단결정 실리콘막(51)과 콜렉터 전극 단결정 실리콘막(52)은 이러한 방식으로 적어도 부분적으로 단결정화된 실리콘막(50)을 패턴화함으로 형성된다. 그 결과, 도 14b의 구조가 완성된다.
그 다음, 실리콘 질화막(8)이 웨이퍼 전체를 걸쳐 형성된다. 도면에 도시된 포토레지스트막은 실리콘 질화막(8)상에 형성되고, 노출 마스크를 사용하여 패턴화된다. 실리콘 질화막(8)과 베이스 전극 단결정 실리콘막(51)은 에칭 마스크로써 패턴화된 포토레지스트막을 사용하여 선택적으로 제거된다. 이로 인해, 도 15에 도시된 바와 같이 개구(501)가 형성된다. 이 개구(501)는 제 1 실시예의 개구(101)와 일치한다. 이 경우, 포토레지스트막을 패턴화하기 위한 노출 마스크가 미리 설계된다면, 예를 들어, 도 13에 도시된 크기를 가지는 구조가 형성됨으로써의 크기가 미리 설계된다면, 개구(501)는 개구(502)로부터 약 5μm 내에 형성된다. 따라서, 개구(501)는 단 결정화된 영역 내에 충분히 포함된다. 이 개구(501)는 실리콘 질화막(8)과 베이스 전극 단결정막(51)을 통하여 관통한다. 다시 말하면, 개구(501)에 노출된 실리콘막(51)의 측면은 단결정 표면이 된다.
이 이후의 고정은 제 1 실시예의 개구(101)를 형성하는 공정과 동일하므로, 설명을 생략하였다.
이러한 방식으로, 전극 폴리실리콘 부분을 대체한 단결정 실리콘을 사용하게되면, 제 2 실시예의 바이폴라 트랜지스터와 제 3 실시예의 전계 효과 트랜지스터(FET)에 적용 가능하다.
이러한 방식으로, 개구(501)에 의해 노출된 베이스 전극 단결정 실리콘막(51)의 측면부는 단결정이 된다. 그러므로, 베이스 전극 단결정 실리콘a가(51)의 측면과 하부면의 노출된 부분에서 성장한 실리콘막(53)도 단결정이 되고, 그 두께는 동일하며, 분산되지 않는다. 이 실리콘막(53)은 제 1 실시예의 폴리실리콘막(12)과 일치한다. 본 실시예에서, 개구(501)의 내부면 상에 남아 있는 실리콘 질화막(10)과 실리콘 산화막(9)으로 구성된 측벽 스페이서의 두께(WD)를 개구(501)에 노출된 베이스 전극 단결정 실리콘막(51)의 측면의 노출된 부분으로부터 성장한 실리콘막(53)의 두께보다 더 두껍게 만들 필요가 없게 되었다. 이는, 본 실시예에 따라서, 실리콘막(530의 두께를 정확하게 제어할 수 있기 때문이다.
더욱이, 개구(501)의 측면상에 남아있는 실리콘 질화막(10)과 실리콘 산화막(9)으로 구성된 측벽 스페이서는 조건에 따라 생략할 수 도 있다. 그러므로, 예를 들면, 폴리실리콘막(207)을 대체한 도16의 종래의 반도체 장치에서는, 본 실시예의 단결정 실리콘막(51)을 유리한 효과를 획득하기 위해 사용하는 것이 가능하다.
상술한 바와 같이, 본 발명에 따라, 진성 베이스상의 에미터 전극 폴리실리콘막을 형성하기 위한 개구의 크기 또는 채널층상의 게이트 전극 폴리실리콘막을 형성하기 위한 개구의 크기는 베이스 전극 또는 소스/드레인 전극용 폴리실리콘막의 측면으로부터 에피택셜로 성장한 다결정막의 두께에 영향을 받지 않지만, 베이스 또는 소스/드레인 전극 폴리실리콘막의 측면의 일부에 형성된 측벽 스페이서에 의해 지정된다. 그 결과, 베이스 전극 또는 소스/드레인 전극 폴리실리콘막의 측면으로부터 에피택셜로 성장한 다결정막의 두께가 변하더라도, 에미터 영역 또는 게이트 영역은 거의 분산되지 않는다. 그러므로, 전기 특성은 분산되지 않고 안정된다.
더욱이, 본 발명에 따라서, 베이스 전극 또는 소스/드레인 전극용 실리콘막이 단결정화되기 때문에, 베이스 전극 또는 소스/드레인 전극용 단결정화된 실리콘막의 측면으로부터 애피택셜로 성장한 실리콘막의 두께는 변하지 않는다. 그러므로, 진성 베이스상의 에미터 전극 폴리실리콘막을 형성하는 개구 또는 채널 층상의 게이트 전극 폴리실리콘막을 형성하는 개구의 크기도 변하지 않는다. 따라서, 에미터 영역 또는 게이트 영역의 변화가 크게 억제되고, 반도체 장치의 전기 특성은 분산되지 않고, 안정해 진다.
전술한 특징에서, 본 발명은 특정 실시예를 참조로 설명하였다. 그러나, 본 기술 분야의 통상의 기술을 가진 사람은 청구항에서 청구된 본 발명의 정신을 벗어나지 않고 다양한 변경과 수정을 할 수 있음은 물론이다. 따라서, 특징과 특성은 한정된 범위보다는 실례가 되는 범위에 관한 것이고, 본 발명의 정신 내에서 이러한 모든 수정이 가능하다. 그러므로, 본 발명은 첨부된 청구항의 정신을 벗어나지 않고 모든 수정 및 변경을 포함하도록 의도되었다.
Claims (21)
- 제 1 도전형의 단결정 반도체 기판;상기 단결정 반도체 기판의 주표면 상에 형성되고 상기 단결정 반도체 기판의 상기 주표면의 일부를 노출시키는 제 1 폭을 갖는 제 1 개구를 가지는 제 1 절연막;상기 제 1 절연막의 적어도 일부에 형성되고 상기 제 1 도전형에 반대되는 제 2 도전형을 가지는 제 1 반도체 층;상기 제 1 반도체 층을 덮도록 상기 제 1 절연막 상에 형성된 제 2 절연막;상기 제 1 반도체 층과 제 2 절연막을 관통하도록 형성되며, 상기 제 1 개구에 위치정합되며, 제 2 개구의 내부벽면에 대응하는 상기 제 1 반도체 층의 측면이 상기 제 1 개구의 내부벽면에 대응하는 상기 제 1 절연막의 측면으로부터 상기 제 1 개구의 내부를 향하여 돌출하도록 상기 제 1 폭보다 작은 제 2 폭을 갖는 제 2 개구;상기 제 2 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면의 하부를 노출시키기 위해 상기 제 2 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면 또는 상기 제 2 절연막의 측면의 적어도 일부에 형성된 절연 측벽 스페이서;상기 제 1 개구의 바닥면에 노출된 상기 단결정 반도체 기판의 주표면의 상기 일부에 형성된 상기 제 2 도전형의 단결정 반도체로 구성된 제 2 반도체 층;상기 제 2 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면의 노출된 하부와 상기 제 2 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면에 인접한 상기 제 1 반도체 층의 일부의 하부면을 상기 제 2 반도체 층의 단부에 결합하기 위한 상기 제 2 도전형의 제 3 반도체 층;상기 제 2 반도체 층의 상부면에 인접한 영역에 형성된 제 1 도전형의 제 4 반도체 층; 및상기 제 2 반도체 층의 상부면 상에 형성된 상기 제 1 도전형의 제 5 반도체 층을 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 제 3 반도체 층의 두께가 상기 절연 측벽 스페이서의 두께 보다 작은 반도체 장치.
- 제 2 항에 있어서,상기 단결정 반도체 기판은 단결정 실리콘으로 구성되며, 상기 제 1 반도체 층은 폴리실리콘으로 구성되며, 상기 제 2 반도체 층은 단결정 실리콘으로 구성되며, 상기 제 3 및 제 5 반도체 층은 폴리실리콘으로 구성되는 반도체 장치.
- 제 2 항에 있어서,상기 단결정 반도체 기판은 단결정 실리콘으로 구성되며, 상기 제 1 반도체층은 폴리실리콘으로 구성되며, 상기 제 2 반도체 층은 단결정 SiGe 로 구성되며, 상기 제 3 반도체 층은 다결정 SiGe로 구성되며, 상기 제 5 반도체 층은 폴리실리콘으로 구성되는 반도체 장치.
- 제 2 항에 있어서,상기 단결정 반도체 기판은 단결정 실리콘으로 구성되며, 상기 제 1 반도체 층은 단결정 실리콘으로 구성되며, 상기 제 2 반도체 층은 단결정 실리콘으로 구성되며, 상기 제 3 반도체 층은 단결정 실리콘으로 구성되며, 상기 제 5 반도체 층은 폴리실리콘으로 구성되는 반도체 장치.
- 제 2 항에 있어서,상기 절연 측벽 스페이서는 상기 제 2 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면의 하부를 노출시키도록, 상기 제 2 개구의 내부 측벽면에 대응하는 상기 제 1 반도체 층의 측면과 상기 제 2 절연막의 측면의 일부에 형성된 제 1 절연 측벽 스페이서부 및, 상기 제 1 절연 측벽 스페이서부 상에 형성된 제 2 절연 측벽 스페이서부에 의해 형성되며;상기 제 2 개구의 내부벽에 평행한 방향을 따라 형성된 상기 제 2 절연 측벽 스페이서부의 길이는 상기 제 2 개구의 내부벽에 평행한 방향을 따라 형성된 상기 제 1 절연 측벽 스페이서부의 길이보다 긴 반도체 장치.
- 제 2 항에 있어서,상기 절연 측벽 스페이서와 상기 제 2 반도체 층을 적어도 부분적으로 덮는 제 3 절연막을 부가로 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 반도체 층의 적어도 일부는 단결정 반도체로 구성되며, 상기 제 2 개구는 상기 제 1 반도체 층의 단결정 반도체로 구성된 부분을 관통하며, 상기 제 3 반도체 층은 단결정 반도체로 구성되는 반도체 장치.
- 제 1 도전형의 단결정 반도체 기판;상기 단결정 반도체 기판의 주표면 상에 형성되며, 상기 단결정 반도체 기판의 주표면의 일부를 노출시키는 제 1 개구폭을 갖는 제 1 개구를 가지는 제 1 절연막;상기 제 1 절연막의 적어도 일부에 형성된 상기 제 1 도전형에 반대되는 제 2 도전형의 제 1 반도체 층으로 적어도 일부는 단결정 반도체로 구성된 제 1 반도체 층;상기 제 1 반도체 층을 덮도록 상기 제 1 절연막 상에 형성되는 제 2 절연막;상기 제 1 반도체 층과 상기 제 2 절연막을 관통하도록 형성되며, 상기 제 1 개구에 위치정합되며, 상기 제 1 반도체 층의 단결정 반도체로 구성된 부분을 통과하며, 제 2 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면이 상기 제 1 개구의 내부 벽면에 대응하는 상기 제 1 절연막의 상기 표면으로부터 상기 제 1 개구의 내부를 향해 돌출하도록 상기 제 1 개구폭보다 작은 제 2 개구폭을 갖는 제 2 개구 ;상기 제 1 개구의 박닥면에 노출한 상기 단결정 반도체 기판의 주표면의 일부 상에 형성된 상기 제 2 도전형의 단결정 반도체로 이루어진 제 2 반도체 층;상기 제 2 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면부와 상기 제 1 반도체 층의 하부면의 상기 제 2 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면에 인접한 부분을 상기 제 2 반도체 층의 단부에 결합하기 위한 상기 제 2 도전형의 단결정 반도체로 구성된 제 3 반도체 층;상기 제 2 반도체 층의 상부면에 인접한 영역에 형성된 상기 제 1 도전형의 제 4 반도체 층; 및상기 제 2 반도체 층의 상부면 상에 형성된 상기 제 1 도전형의 제 5 반도체 층을 포함하는 반도체 장치.
- 제 1 도전형의 단결정 반도체 기판을 준비하는 단계;상기 단결정 반도체 기판의 주표면 상에 제 1 절연막을 형성하는 단계;상기 제 1 절연막의 적어도 일부 상에 상기 제 1 도전형에 반대되는 제 2 도전형의 제 1 반도체 층을 형성하는 단계;상기 제 1 반도체 층을 덮도록 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계;상기 개구폭을 갖는 상기 제 1 개구와 상기 제 1 개구의 바닥면에서 노출된 상기 제 1 절연막의 일부를 형성하기 위해, 상기 제 1 반도체 층과 상기 제 2 절연막을 선택적으로 제거하는 단계;상기 제 1 개구의 내부 벽면과 바닥면 상에 그리고 상기 제 2 절연막의 상부면 상에 제 3 절연막을 형성하는 단계;상기 제 3 절연막의 재료와 다른 재료로 구성된 상기 제 4 절연막을 제 3 절연막 상에 형성하는 단계;제 3 및 제 4 절연막을 에칭 백(etching back)하고, 상기 제 3 및 제 4 절연막의 일부로 형성된 절연막 측벽 스페이서를 상기 제 1 개구의 내부 측면상에 남겨두고, 상기 제 3 및 제 4 절연막의 그 외의 부분을 제거하는 단계;상기 제 1 개구의 노출된 상기 제 1 절연막의 일부와 상기 절연막 측벽 스페이서를 형성하는 상기 제 3 절연막부의 노출된 부분을 제거함으로, 상기 제 1 개구폭보다 큰 제 2 개구폭을 가지는 제 2 개구, 상기 제 2 개구의 바닥면에서 노출된 상기 단결정 반도체 기판의 주표면의 일부 및 상기 제 2 개구의 내부 벽면에 대응하는 상기 제 1 절연막의 측면으로부터 상기 제 2 개구의 내부를 향하도록 돌출하는 상기 제 1 개구의 내부벽면에 대응하는 상기 제 1 반도체 층의 측면을 형성하며, 상기 제 1 개구의 내부 벽면 상에 상기 절연막 측벽 스페이서를 형성하는 상기 제 3 절연막부의 적어도 일부를 남기며, 상기 제 1 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면의 하부를 노출시키며, 상기 제 1 개구의 내부 벽면에대응하는 상기 제 1 반도체 층의 측면에 인접한 상기 제 1 반도체 층의 하부면의 일부를 노출시키는 단계;상기 제 2 개구의 바닥면에 노출된 상기 단결정 반도체 기판의 주표면의 일부 상에 상기 제 2 도전형의 단결정 반도체로 구성되며 제 3 반도체 층과 서로 결합된 제 2 반도체 층을 성장시키고, 상기 제 1 개구의 내부 벽면에 대응하는 상기 반도체 층의 측면의 상기 노출된 하부로부터, 그리고, 상기 제 1 반도체 층의 하부면의 상기 노출된 부분으로부터 상기 제 2 도전형의 제 3 반도체 층을 성장시키는 단계;상기 제 2 반도체 층의 상부면 상에 상기 제 1 정도형의 제 4 반도체 층을 형성하는 단계; 및상기 제 2 반도체 층의 상부면에 인접한 영역에 상기 제 1 도전형의 제 5 반도체 층을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
- 제 10 항에 있어서,상기 제 1 개구의 내부 벽면에 수직한 방향을 따라 형성된 상기 제 1 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면의 노출된 하부로부터 성장한 상기 제 3 반도체 층의 일부의 두께는 상기 제 1 개구의 내부 벽면에 수직인 방향을 따라 형성된 상기 절연막 측벽 스페이서의 두께 보다 작은 반도체 장치 제조 방법.
- 제 10 항에 있어서,상기 제 1 개구의 내부 벽면에 수직인 방향을 따라 형성된 상기 절연막 측벽 스페이서의 두께는 상기 제 3 반도체 층이 성장할 때 상기 제 3 반도체 층의 성장 두께의 분산 범위의 최대 값보다 큰 반도체 장치 제조 방법.
- 제 10 항에 있어서,상기 제 3 절연막의 형성시에 형성된 상기 제 3 절연막의 두께는 상기 제 3 반도체 층이 성장할 때 상기 제 3 반도체 층의 성장 두께의 분산 범위의 최대 값보다 더 두껍게 구성된 반도체 장치 제조 방법.
- 제 11 항에 있어서,상기 제 2 반도체 층의 성장시에 상기 제 2 반도체 층의 성장 두께는 상기 제 1 절연막의 형성시에 형성된 상기 제 1 절연막의 두께보다 크게 구성되고, 상기 제 1 절연막의 형성시에 형성된 상기 제 1 절연막의 두께와 상기 제 3 절연막의 형성시에 형성된 상기 제 3 절연막의 두께의 총합보다 작게 구성된 반도체 장치 제조 방법.
- 제 11 항에 있어서,상기 단결정 반도체 기판은 단결정 실리콘으로 형성되며, 상기 제 1 반도체 층은 폴리실리콘으로 형성되며, 상기 제 2 반도체 층은 단결정 실리콘으로 형성되며, 상기 제 3 반도체 층은 폴리실리콘으로 형성되는 반도체 장치 제조 방법.
- 제 11 항에 있어서,상기 단결정 반도체 기판은 단결정 실리콘으로 형성되며, 상기 제 1 반도체 층은 폴리실리콘으로 형성되며, 상기 제 2 반도체 층은 단결정 SiGe로 형성되며, 상기 제 3 반도체 층은 다결정 SiGe로 형성되는 반도체 장치 제조 방법.
- 상기 제 11 항에 있어서,상기 단결정 반도체 기판은 단결정 실리콘으로 형성되며, 상기 제 1 반도체 층은 단결정 실리콘으로 형성되며, 상기 제 2 반도체 층은 단결정 실리콘으로 형성되며, 상기 제 3 반도체 층은 단결정 실리콘은 형성되는 반도체 장치 제조 방법.
- 제 11 항에 있어서,상기 제 4 반도체 층은 고 밀도의 상기 제 1 도전형의 불순물을 포함하는 상기 제 1 도전형의 다결정 반도체로 구성되며, 상기 제 2 반도체 층의 상부면에 인접한 영역에 상기 제 1 도전형의 상기 제 5 반도체 층의 형성시에, 상기 제 4 반도체 층으로부터 상기 제 2 반도체 층에 상기 제 1 도전형의 불순물을 확산시킴으로 상기 제 1 도전형의 상기 제 5 반도체 층을 상기 제 2 반도체 층의 상부표면에 인접한 영역에 형성하는 반도체 장치 제조 방법.
- 제 11 항에 있어서,상기 제 2 개구의 바닥면에 노출된 상기 단결정 반도체 기판의 주표면의 상기 일부 상에 상기 제 2 도전형의 단결정 반도체로 구성된 제 2 반도체 층을 성장시킨 이후, 상기 제 2 반도체 층과 상기 절연막 측벽 스페이서의 나머지 부분을 적어도 부분적으로 덮고 상기 제 2 반도체 층의 노출된 부분을 지정하는 제 5 절연막을 형성하는 단계와,상기 제 2 반도체 층의 상부면 상에 상기 제 1 도전형의 제 4 반도체 층을 형성하기 이전에, 상기 제 1 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면의 상기 노출된 하부로부터, 그리고, 상기 제 1 반도체 층의 하부면의 상기 노출된 부분으로부터 상기 제 2 도전형의 제 3 반도체 층을 성장시키는 단계를 부가로 포함하며,상기 제 2 반도체 층의 상부면 상에 상기 제 1 도전형의 제 4 반도체 층의 형성시에, 상기 제 1 도전형의 불순물을 고밀도로 포함하는 다결정 반도체로 구성된 제 4 반도체 층은 상기 제 5 절연막에 의해 지정된 상기 제 2 반도체 층의 적어도 노출된 일부상에 형성되는 반도체 제조 방법.
- 제 10 항에 있어서,상기 제 1 절연막의 적어도 일부 상에 상기 제 1 도전형에 반대되는 제 2 도전형의 상기 제 1 반도체 층을 형성한 이후, 그리고, 상기 제 1 반도체 층을 덮도록 상기 제 1 절연막 상에 제 2 절연막을 형성하기 이전에, 상기 제 1 반도체 층의 적어도 일부를 단결정화하는 단계를 부가로 포함하며,상기 제 1 개구는 상기 제 1 반도체 층의 단결정화된 일부 내에서 형성되며, 상기 제 3 반도체 층은 단결정 반도체로 구성되는 반도체 장치 제조 방법.
- 제 1 도전형의 단결정 반도체 기판을 준비하는 단계;상기 단결정 반도체 기판의 주표면 상에 제 1 절연막을 형성하는 단계;제 1 절연막의 적어도 일부 상에 상기 제 1 도전형에 반대되는 제 2 도전형의 제 1 반도체 층을 형성하는 단계;상기 제 1 반도체 층의 적어도 일부를 단결정화하는 단계;상기 제 1 반도체 층을 덮도록 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계;상기 제 1 반도체 층과 상기 제 2 절연막을 선택적으로 제거함으로 상기 제 1 반도체 층의 단결정화된 부분 내에서 형성되며 제 1 개구폭을 가지는 제 1 개구 및 상기 제 1 개구의 바닥면에서 노출된 상기 제 1 절연막의 일부를 형성하는 단계;상기 제 1 개구 내에서 노출된 상기 제 1 절연막의 일부를 제거함으로, 상기 제 1 개구보다 큰 제 2 개구폭을 가지는 제 2 개구, 상기 제 2 개구의 바닥면에서 노출된 상기 단결정 반도체 기판의 주표면의 일부, 상기 제 2 개구의 내부 벽면에 대응하는 상기 제 1 절연막의 측면으로부터 상기 제 2 개구의 내부를 향하여 돌출하는 상기 제 1 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면, 노출된 상기 제 1 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층 및 노출된 상기 제 1개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 측면에 인접한 상기 제 1 반도체 층의 하부면의 일부를 형성하는 단계;상기 제 2 개구의 바닥면에서 노출된 상기 단결정 반도체 기판의 주표면의 상기 일부 상에 상기 제 2 도전형의 단결정 반도체로 구성되며 제 3 반도체 층과 서로 결합하는 제 2 반도체 층을 형성하고, 상기 제 1 개구의 내부 벽면에 대응하는 상기 제 1 반도체 층의 노출된 측면 부분 상에 그리고 상기 제 1 반도체 층의 하부면의 상기 노출된 부분 상에 상기 제 2 도전형의 단결정 반도체로 구성된 제 3 반도체 층을 형성하는 단계;상기 제 2 반도체 층의 상부면 상에 상기 제 1 도전형의 제 4 반도체 층을 형성하는 단계; 및상기 제 2 반도체 층의 상부면에 인접한 영역에 상기 제 1 도전형의 제 5 반도체 층을 형성하는 단계를 부가로 포함하는 반도체 장치 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP468599 | 1999-01-11 | ||
| JP99-4685 | 1999-01-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000057734A KR20000057734A (ko) | 2000-09-25 |
| KR100321889B1 true KR100321889B1 (ko) | 2002-01-26 |
Family
ID=11590760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000000861A KR100321889B1 (ko) | 1999-01-11 | 2000-01-10 | 반도체 장치 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6680522B1 (ko) |
| EP (1) | EP1020923A3 (ko) |
| KR (1) | KR100321889B1 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10038955C2 (de) * | 2000-08-09 | 2002-07-11 | Infineon Technologies Ag | Verfahren zur Herstellung eines Bipolartransistors |
| US6674102B2 (en) * | 2001-01-25 | 2004-01-06 | International Business Machines Corporation | Sti pull-down to control SiGe facet growth |
| DE10160509A1 (de) * | 2001-11-30 | 2003-06-12 | Ihp Gmbh | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
| KR100437494B1 (ko) * | 2002-03-25 | 2004-06-25 | 주식회사 케이이씨 | 트랜지스터 및 그 제조 방법 |
| US6861323B2 (en) * | 2003-02-21 | 2005-03-01 | Micrel, Inc. | Method for forming a SiGe heterojunction bipolar transistor having reduced base resistance |
| US20070278539A1 (en) * | 2006-06-02 | 2007-12-06 | Agere Systems Inc. | Junction field effect transistor and method for manufacture |
| US7893493B2 (en) * | 2006-07-10 | 2011-02-22 | International Business Machines Corproation | Stacking fault reduction in epitaxially grown silicon |
| US8946861B2 (en) * | 2013-06-11 | 2015-02-03 | International Business Machines Corporation | Bipolar device having a monocrystalline semiconductor intrinsic base to extrinsic base link-up region |
| US9722057B2 (en) * | 2015-06-23 | 2017-08-01 | Global Foundries Inc. | Bipolar junction transistors with a buried dielectric region in the active device region |
| DE102016216084B8 (de) * | 2016-08-26 | 2021-12-23 | Infineon Technologies Dresden Gmbh | Verfahren zum Herstellen eines Bipolartransistors |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217663A (ja) | 1987-03-06 | 1988-09-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0437143A (ja) | 1990-06-01 | 1992-02-07 | Fujitsu Ltd | 半導体装置 |
| JPH04105325A (ja) * | 1990-08-24 | 1992-04-07 | Hitachi Ltd | 半導体集積回路装置 |
| US5235206A (en) * | 1990-10-24 | 1993-08-10 | International Business Machines Corporation | Vertical bipolar transistor with recessed epitaxially grown intrinsic base region |
| US5391503A (en) | 1991-05-13 | 1995-02-21 | Sony Corporation | Method of forming a stacked semiconductor device wherein semiconductor layers and insulating films are sequentially stacked and forming openings through such films and etchings using one of the insulating films as a mask |
| JP3168622B2 (ja) | 1991-08-06 | 2001-05-21 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3149470B2 (ja) | 1991-09-12 | 2001-03-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2924417B2 (ja) | 1992-02-26 | 1999-07-26 | 日本電気株式会社 | 半導体装置 |
| JPH0817181B2 (ja) | 1992-11-13 | 1996-02-21 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH06168951A (ja) | 1992-12-01 | 1994-06-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP3156436B2 (ja) | 1993-04-05 | 2001-04-16 | 日本電気株式会社 | ヘテロ接合バイポーラトランジスタ |
| JP2551353B2 (ja) | 1993-10-07 | 1996-11-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5583059A (en) * | 1994-06-01 | 1996-12-10 | International Business Machines Corporation | Fabrication of vertical SiGe base HBT with lateral collector contact on thin SOI |
| JP2746225B2 (ja) | 1995-10-16 | 1998-05-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3555820B2 (ja) | 1997-01-17 | 2004-08-18 | 株式会社ルネサステクノロジ | バイポーラトランジスタおよびその製造方法 |
| US5773350A (en) | 1997-01-28 | 1998-06-30 | National Semiconductor Corporation | Method for forming a self-aligned bipolar junction transistor with silicide extrinsic base contacts and selective epitaxial grown intrinsic base |
| JPH10256269A (ja) | 1997-03-17 | 1998-09-25 | Sony Corp | 半導体装置の製造方法 |
| EP0878848A1 (en) * | 1997-05-16 | 1998-11-18 | STMicroelectronics S.r.l. | Vertical bipolar semiconductor power transistor with an interdigitised geometry, with optimisation of the base-to-emitter potential difference |
-
1999
- 1999-12-29 US US09/474,504 patent/US6680522B1/en not_active Expired - Fee Related
-
2000
- 2000-01-05 EP EP00100084A patent/EP1020923A3/en not_active Withdrawn
- 2000-01-10 KR KR1020000000861A patent/KR100321889B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000057734A (ko) | 2000-09-25 |
| EP1020923A2 (en) | 2000-07-19 |
| US6680522B1 (en) | 2004-01-20 |
| EP1020923A3 (en) | 2002-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |