KR100437494B1 - 트랜지스터 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 88
- 229920005591 polysilicon Polymers 0.000 claims abstract description 88
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 53
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 53
- 239000010703 silicon Substances 0.000 claims abstract description 53
- 238000002955 isolation Methods 0.000 claims abstract description 36
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 28
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract description 28
- 239000002184 metal Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 2
- 230000006870 function Effects 0.000 description 4
- 239000010953 base metal Substances 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
이 발명은 트랜지스터 및 그 제조 방법에 관한 것으로, 실리콘/게르마늄으로 이루어지는 베이스 영역이 P-형 폴리 실리콘으로 포위된 채 형성되도록 함으로써, 베이스 영역의 두께를 최대한 얇게 형성할 수 있고, 이에 따라 동작 속도를 향상시킬 수 있도록, P-형 실리콘층, N+형 매립층 및 N-형 에피층이 순차적으로 형성되고, 상기 매립층의 외주연인 에피층 및 실리콘층에는 소자 분리 영역이 형성된 기판과; 상기 소자 분리 영역 내측의 에피층 표면에 일정 폭의 개구가 형성되며, 성장된 P-형 폴리 실리콘층과; 상기 폴리 실리콘층의 개구를 통해 노출된 에피층과 상기 폴리 실리콘층의 일부를 덮을 수 있도록 일정 두께로 실리콘/게르마늄이 성장되어 형성된 베이스 영역과; 상기 베이스 영역에 일정 두께로 형성된 N+형 폴리 실리콘층과; 상기 N+형 폴리 실리콘층 및 이를 중심으로 양측의 P-형 폴리 실리콘층에 개구가 형성되도록 일정 두께로 형성된 산화막과; 상기 산화막을 통하여 노출된 N+형 폴리 실리콘층 및 P-형 폴리 실리콘층에 에미터용 및 베이스용 전극으로서 형성된 다수의 메탈층을 포함하여 이루어진 것을 특징으로 함.
Description
본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 실리콘/게르마늄으로 이루어지는 베이스 영역이 P-형 폴리 실리콘으로 포위된 채 형성되도록 함으로써, 베이스 영역의 두께를 최대한 얇게 형성할 수 있고, 이에 따라 동작 속도를 향상시킬 수 있는 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 반도체는 메모리 분야, 시스템 반도체 분야, 무선 통신에 이용되는 RF(Radio Frequency) 집적회로 분야, 그리고 고속 디지털 및 아날로그 집적회로 분야 등으로 분류된다. 특히 무선 통신의 수요가 급증하는 최근에는 초고속 정보 통신에 대한 사회적 요구가 증가함에 따라, 고속, 고주파 트랜지스터와 같은 소자 개발에 대한 연구와 개발이 활발히 진행되고 있다. 여기서, Si을 이온 주입하여 베이스 영역을 형성하는 바이폴라 트랜지스터를 주축으로 한 Si 고속 소자의 기술은 최대 30GHz의 동작 속도를 갖는다. 이를 한층 더 개선한 실리콘/게르마늄을 결정 성장하여 베이스 영역을 형성한 이종접합 바이폴라 트랜지스터(HBT:Heterojunction Bipolar Transistor)의 기술은 현재 100GHz급의 동작 속도를 갖는 수준에 이르렀다.
도1a는 종래의 이러한 실리콘/게르마늄을 베이스 영역으로 이용한 트랜지스터(100')를 도시한 단면도이며, 이를 참조하여 종래의 트랜지스터 제조 방법 및 구조를 간략히 설명하면 다음과 같다.
먼저, P-형 실리콘층(102')을 구비하고, 상기 실리콘층(102') 상면중 일정 영역에는 N+형 매립층(104')을 이온주입하여 형성한 후, 상기 실리콘층(102') 및 매립층(104') 표면에는 다시 N-형 에피층(106')을 일정 두께로 성장시킨다. 물론, 상기 매립층(104')은 상기 실리콘층(102') 및 에피층(106') 내측으로 일정 깊이 또는 두께만큼 확산된다.
이어서, 상기 에피층(106') 표면에 N+형 싱커(112')를 상기 매립층(104')에 연결되도록 형성함으로써, 상기 싱커(112')에 의해 차후 상기 매립층(104')과 컬렉터 메탈층(132')이 상호 연결되도록 한다.
이어서, 상기 매립층(104') 주변의 대응되는 영역에 에피층(106') 및 실리콘층(102')을 일정깊이로 식각하여 제거하고, 내측에는 산화막 등을 형성하여 소자 분리 영역(108',110')을 형성한다. 상기 소자 분리 영역(108',110')은 상기 매립층(104') 상면의 에피층(106')에도 일정 깊이로 형성될 수 있다. 여기서, 상기 소자 분리 영역은 설명의 편의상 도면 부호 108',109',110'로 나누어 기재되어 있으며, 상술한 모든 구성 요소를 설명의 편의상 총칭하여 기판(114')으로 정의한다. 이러한 기판(114')의 구성은 이미 주지된 사항이다.
이어서, 도면상 좌측의 소자 분리 영역(108')에서 중앙 근처의 소자 분리 영역(109')까지 소정 두께의 P형 실리콘/게르마늄을 결정 성장시켜 베이스 영역(122')을 형성한다. 즉, 상기 2개의 소자 분리 영역(108',109') 및 그 사이의 에피층(106') 표면에 일정 두께의 실리콘/게르마늄을 성장시켜 소정 두께의 베이스영역(122')을 형성한다.
이어서, 상기 2개의 소자 분리 영역(108',109') 사이의 상기 베이스 영역(122') 표면에 일정 두께 및 폭을 갖는 N+형 폴리 실리콘층(124')을 형성한다.
더불어, 상기 좌측의 소자 분리 영역(108')과 대응되는 베이스 영역(122'), 상기 폴리 에미터층(124')과 대응되는 영역, 상기 중앙 부근의 소자 분리 영역(109')과 대응되는 베이스 영역(122'), 및 상기 싱커(112')와 대응되는 영역에 개구(135',136',137',138')가 형성되도록 일정 두께의 산화막(128')을 형성하고, 상기 각 개구(135',136',137',138')에는 좌측에서부터 베이스 메탈층(130'), 에미터 메탈층(131'), 베이스 메탈층(130') 및 콜렉터 메탈층(132')을 각각 형성한다.
도1b는 도1a의 A영역을 확대 도시한 단면도이다.
도시된 바와 같이 상기 실리콘/게르마늄으로 형성된 베이스 영역(122')은 엄밀히 보면, P형 실리콘 에피층(123')과 실리콘/게르마늄층(121')으로 이루어져 있다. 예를 들면, 상기 실리콘 에피층(123')은 대략 400Å으로 형성되고, 상기 실리콘/게르마늄층(121')은 대략 600Å으로 형성된다.
이와 같이 N-형 에피층(106') 표면에 P형 실리콘 에피층(123')을 형성한 후, 실리콘/게르마늄층(121')을 형성한 이유는 상기 결정질의 N-형 에피층(106') 표면에서 형성되는 진성 영역(intrinsic area) 의 실리콘/게르마늄층(121')은 결정질로 원할히 형성되지만, 베이스 외부 전극과 연결되는 외래 영역(extrinsic area) 즉, 산화막의 소자분리영역(108',109') 표면에 형성되는 실리콘/게르마늄층(121')은 용이하게 성장하지 못하기 때문이다.
따라서, 먼저 상기 N-형 에피층(106') 표면에 물성이 유사한 실리콘 에피층(123')을 비정질 상태로 형성하고, 상기 실리콘 에피층(123') 표면에 다시 물성이 유사한 실리콘/게르마늄층(121')을 비정질 상태로 성장시키는 것이다.
그러나, 상기 산화막의 소자분리영역(108',109') 표면에 실리콘/게르마늄층(121')을 형성하기 위해서는 상술한 바와 같은 이유로, 실리콘 에피층(123')을 먼저 형성해야 하기 때문에 베이스 영역(122')의 두께가 그 제조 공정의 특성상 대략 1000Å 정도로 비교적 두껍게 형성되는 단점이 있다.
이에 따라 캐리어의 베이스 영역에 대한 주행 시간이 길어짐과 동시에, 베이스 영역의 저항이 높아짐으로써, 결국 트랜지스터의 전류이득 및 동작 속도가 저하되는 문제가 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 실리콘/게르마늄으로 이루어지는 베이스 영역이 P-형 폴리 실리콘으로 포위된 채 형성되도록 함으로써, 베이스 영역의 두께를 최대한 얇게 형성할 수 있고, 이에 따라 동작 속도를 향상시킬 수 있는 트랜지스터 및 그 제조 방법을 제공하는데 있다.
도1a는 종래의 트랜지스터를 도시한 단면도이고, 도1b는 도1a의 A영역을 확대 도시한 단면도이다.
도2는 본 발명에 의한 트랜지스터를 도시한 단면도이다.
도3은 본 발명에 의한 다른 트랜지스터를 도시한 단면도이다.
도4a 내지 도4g는 본 발명에 의한 트랜지스터의 제조 방법을 개략적으로 도시한 설명도이다.
- 도면중 주요 부호에 대한 설명 -
100,200; 본 발명에 의한 트랜지스터
102; P-형 실리콘층 104; N+형 매립층
106; N-형 에피층 108,109,110; 소자 분리 영역
112; N+형 싱커 114; 기판
120; P-형 폴리 실리콘층 122; 베이스 영역
124; N+형 폴리 실리콘층 126,127; 제1,2산화막
128; 산화막
130,131,132; 베이스, 에미터, 콜렉터 메탈층
상기한 목적을 달성하기 위해 본 발명에 의한 트랜지스터는 P-형 실리콘층, N+형 매립층 및 N-형 에피층이 순차적으로 형성되고, 상기 매립층의 외주연인 에피층 및 실리콘층에는 소자 분리 영역이 형성된 기판과; 상기 소자 분리 영역 내측의 에피층 표면에 일정 폭의 개구가 형성되며, 성장된 P-형 폴리 실리콘층과; 상기 폴리 실리콘층의 개구를 통해 노출된 에피층과 상기 폴리 실리콘층의 일부를 덮을 수 있도록 일정 두께로 실리콘/게르마늄이 성장되어 형성된 베이스 영역과; 상기 베이스 영역에 일정 두께로 형성된 N+형 폴리 실리콘층과; 상기 N+형 폴리 실리콘층 및 이를 중심으로 양측의 P-형 폴리 실리콘층에 개구가 형성되도록 일정 두께로 형성된 산화막과; 상기 산화막을 통하여 노출된 N+형 폴리 실리콘층 및 P-형 폴리 실리콘층에 에미터용 및 베이스용 전극으로서 형성된 다수의 메탈층을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 P-형 폴리 실리콘층은 소자 분리 영역과 일부 영역이 중첩되어 있으며, 상기 소자 분리 영역과 대응되는 P-형 폴리 실리콘층에 메탈층이 형성될 수 있다.
또한, 상기 실리콘/게르마늄이 성장되어 형성된 베이스 영역과 상기 N+형 폴리 실리콘층은 동일한 폭으로 형성될 수 있다.
또한, 상기 매립층에는 상기 에피층을 관통하는 N+형 싱커가 형성되어 있고, 상기 싱커 표면에는 콜렉터용 전극으로서 메탈층이 더 형성될 수 있다.
더불어, 상기한 목적을 달성하기 위해 본 발명에 의한 트랜지스터의 제조 방법은 P-형 실리콘층 표면에 N+형 매립층 및 N-형 에피층을 순차적으로 형성하고, 상기 매립층의 외주연인 에피층 및 실리콘층에는 소자 분리 영역을 형성하여 기판을 제공하는 단계와; 상기 소자 분리 영역 내측의 에피층 표면에 일정 폭의 개구가형성되도록 P-형 폴리 실리콘층을 성장시키는 단계와; 상기 폴리 실리콘층의 개구를 통해 노출된 에피층과 상기 폴리 실리콘층의 일부를 덮도록 일정 두께로 실리콘/게르마늄을 성장시켜 베이스 영역을 형성하는 단계와; 상기 P-형 폴리 실리콘층 및 베이스 영역에 개구가 형성되도록 일정 두께로 산화막을 형성하는 단계와; 상기 산화막의 개구를 통해 노출된 베이스 영역에 일정 두께로 N+형 폴리 실리콘층을 형성하는 단계와; 상기 산화막을 통하여 노출된 N+형 폴리 실리콘층 및 P-형 폴리 실리콘층에 에미터용 및 베이스용 전극으로서 다수의 메탈층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 N+형 폴리 실리콘층 형성 단계는 상기 N+형 폴리 실리콘층의 폭을 베이스 영역의 폭과 동일하게 형성할 수 있다.
상기와 같이 하여 본 발명에 의한 트랜지스터 및 그 제조 방법에 의하면 실리콘/게르마늄으로 이루어지는 베이스 영역이 P-형 폴리 실리콘으로 포위된 채 형성됨으로써, 베이스 영역의 두께가 최소화되고 이에 따라 동작 속도가 향상된다.
또한, 상술한 바와같이 베이스 영역과 N+형 폴리 실리콘의 폭이 동일할 경우에는 자기 정렬(self-alignment) 기능이 있어, 제조 공정수를 축소할 수 있는 장점이있다.
(실시예)
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여상세하게 설명하면 다음과 같다.
도2는 본 발명에 의한 트랜지스터(100)를 도시한 단면도이다.
도시된 바와 같이 P-형 실리콘층(102), N+형 매립층(104) 및 N-형 에피층(106)이 순차적으로 형성되어 있고, 상기 매립층의 외주연인 에피층(106) 및 실리콘층(102)에는 소자 분리 영역(108,110)이 형성되어 있다. 또한, 상기 매립층(104)에는 상기 에피층(106)을 관통하는 N+형 싱커(112)가 연결되어 있고, 상기 싱커(112)의 일측에는 상기 에피층(106)에 또다른 소자 분리 영역(109)이 형성되어 있다. 이러한 구조는 종래와 동일하며, 여기서도 설명의 편의상 상기 소자 분리 영역이 도면 부호 108,109,110로 분리되어 도시되어 있다.
계속해서, 상기 2개의 소자 분리 영역(108,109) 및 그 내측의 에피층(106) 표면에는 중앙에 일정 폭의 개구(121)가 형성되도록 P-형 폴리 실리콘층(120)이 형성되어 있다. 즉, 상기 폴리 실리콘층(120)은 상기 2개의 소자 분리 영역(108,109) 및 그 내측의 에피층(106) 표면에 걸치어 형성되어 있으며, 중앙에는 에피층(106)의 일정 영역이 오픈되도록 개구(121)가 형성되어 있다. 또한, 상기 폴리 실리콘층(120)의 개구(121)를 통해 노출된 에피층(106)과 상기 폴리 실리콘층(120)의 일부 영역에는 일정 두께로 비정질의 실리콘/게르마늄이 성장되어 베이스 영역(122)을 이루고 있다.
상기 베이스 영역(122)의 중앙에는 일정 두께로 N+형 폴리 실리콘층(124)이 형성되어 있으며, 상기 N+형 폴리 실리콘층(124)의 외주연에는 제1산화막(126) 및 제2산화막(127)으로 이루어진 2층 산화막(128)이 형성되어 있다. 여기서, 상기 산화막(128)은 상기 P-형 폴리 실리콘층(120)의 일부 영역이 오픈되도록 개구(135,137)가 형성되어 있으며, 또한 상기 N+형 폴리 실리콘(124)의 일정 영역이 오픈되도록 다른 개구(136)가 형성되어 있으며, 상기 싱커(112)의 일부 영역도 오픈되도록 개구(138)가 형성되어 있다.
마지막으로, 상기 산화막(128)을 통해 노출된 P-형 폴리 실리콘층(120)의 표면에는 베이스 전극으로 이용될 베이스 메탈층(130)이 형성되어 있고, 상기 N+형 폴리 실리콘층(124)의 표면에는 에미터 전극으로 이용될 에미터 메탈층(131)이 형성되어 있으며, 상기 산화막(128)을 통해 노출된 싱커(112) 표면에는 콜렉터 전극으로 이용될 콜렉터 메탈층(132)이 형성되어 있다.
상기와 같은 트랜지스터는 실리콘/게르마늄으로 이루어지는 베이스 영역(122)이 P-형 폴리 실리콘층(120)으로 포위된 채 형성됨으로써, 베이스 영역(122)의 두께가 최소화되고 따라서, 트랜지스터의 동작 속도가 향상되는 장점이 있다.
도3은 본 발명에 의한 다른 트랜지스터(200)를 도시한 단면도이며, 이는 상기 도2의 트랜지스터(100)와 유사하므로 그 차이점만을 설명하기로 한다.
도시된 바와 같이 N-형 에피층(206)의 표면에 일정폭 및 두께를 가지며 실리콘/게르마늄으로 베이스 영역(222)이 형성되어 있다. 물론, 상기 베이스 영역(122)중 일부 영역은 P-형 폴리 실리콘층(220) 표면에도 형성되어 있다. 또한, 상기 베이스 영역(222)의 상면에는 상기 베이스 영역(222)과 같은 폭을 갖도록 N+형 폴리실리콘층(224)이 형성되어 있다. 즉, 제1산화막(226)의 개구(236) 내측에 상기 베이스 영역(222) 및 N+형 폴리 실리콘층(224)이 형성됨으로써, 그 폭이 동일하게 된 것이다.
상기와 같은 트랜지스터(200)는 베이스 영역(222)과 N+형 폴리 실리콘층(224)의 폭이 동일하게 형성됨으로써, 제조 공정중 자기 정렬(self-alignment) 기능이 있어, 제조 공정수가 축소되는 장점이 있다.
도4a 내지 도4g는 본 발명에 의한 트랜지스터(100)의 제조 방법을 개략적으로 도시한 설명도이다.
우선 도4a에 도시된 바와 같이, P-형 실리콘층(102) 표면에 N+형 매립층(104) 및 N-형 에피층(106)을 순차적으로 형성하고, 상기 매립층(104)의 외주연인 에피층(106) 및 실리콘층(102)에는 소자 분리 영역(108,110)을 형성하여 대략 판상의 기판(114)을 제공한다.
여기서, 상기 2개의 소자 분리 영역(108,110) 사이에는 상기 에피층(106)에만 또다른 소자 분리 영역(109)을 형성할 수 있으며, 더불어 상기 에피층(106)을 관통하여 상기 매립층(104)에 연결되도록 N+형 싱커(112)를 형성할 수 있다. 이러한 공정은 종래와 동일하다.
다음으로, 도4b에 도시된 바와같이 에피층(106)의 표면에 P-형 폴리 실리콘층(120)을 형성하되, 상기 폴리 실리콘층(120)에 의해 상기 에피층(106)의 일정 영역이 노출되도록 개구(121)가 형성되도록 한다. 여기서, 상기 폴리 실리콘층(120)의 일정 영역은 도면상 좌측의 소자 분리 영역(108) 및 중앙부 근처의 소자 분리 영역(109)과 중첩되도록 한다.
다음으로, 도4c에 도시된 바와 같이 상기 폴리 실리콘층(120)의 개구(121)를 통해 노출된 에피층(106) 표면에 일정 두께의 실리콘/게르마늄을 비정질로 성장시킴으로써, 베이스 영역(122)을 형성한다. 이때, 상기 베이스 영역(122)은 상기 에피층(106) 표면 뿐만 아니라, 그 외주연의 폴리 실리콘층(120)에도 형성되도록 한다. 따라서, 상기 폴리 실리콘층(120)은 단면상 대략 갈매기 날개 모양을 한다.
다음으로, 도4d에 도시된 바와 같이 상기 P-형 폴리 실리콘층(120), 베이스 영역(122) 및 싱커(112) 표면에 개구가 형성되도록 일정 두께로 제1산화막(126)을 형성한다.
다음으로, 도4e에 도시된 바와 같이 상기 제1산화막(126)의 개구를 통해 노출된 베이스 영역(122)의 표면에 일정 두께의 N+형 폴리 실리콘층(124)을 형성한다.
다음으로, 도4f에 도시된 바와 같이 상기 P-형 폴리 실리콘층(120), N+형 폴리 실리콘층(124) 및 싱커(112) 표면에 개구가 형성되도록 다시 일정 두께로 제2산화막(127)을 형성한다. 상기 제1,2산화막(126,127)을 이하 산화막(128)으로 총칭한다.
다음으로, 도4g에 도시된 바와 같이 상기 산화막(128)의 개구(135,137,136,138)를 통해 노출된 P-형 폴리 실리콘층(120), N+형 폴리 실리콘층(124) 및 싱커(112) 표면에 베이스용, 에미터용 및 컬렉터용 전극으로 이용할 수 있도록 메탈층(130,131,132)을 형성함으로써, 본 발명에 의한 트랜지스터를 완성한다.
한편, 상기 제조 공정에서는 상기 베이스 영역(122)이 상기 N+형 폴리 실리콘층(124)보다 폭이 넓게 형성됨으로써, N+형 폴리 실리콘층(124)의 형성을 위해 별도의 마스킹 단계가 필요했지만, 상기 베이스 영역 및 N+형 폴리 실리콘층의 폭을 같게 형성하는 경우에는 자기정렬 기능에 의해 한번의 마스킹 단계가 생략되는 장점이 있다. 즉, 제1산화막의 개구 내측에 베이스 영역 및 N+형 폴리 실리콘 영역이 순차적으로 형성되도록 함으로써, 양자의 폭이 동일해지는 동시에 한번의 마스킹 단계가 생략됨으로서, 트랜지스터의 제조 공정이 축소된다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 트랜지스터 및 그 제조 방법에 의하면 실리콘/게르마늄으로 이루어지는 베이스 영역이 P-형 폴리 실리콘으로 포위된 채 형성됨으로써, 베이스 영역의 두께가 최소화되고 이에 따라 동작 속도가 향상되는 효과가 있다.
또한, 상술한 바와같이 베이스 영역과 N+형 폴리 실리콘의 폭이 동일할 경우에는 자기 정렬(self-alignment) 기능이 있어, 제조 공정수를 축소할 수 있는 효과가 있다.
Claims (6)
- P-형 실리콘층, N+형 매립층 및 N-형 에피층이 순차적으로 형성되고, 상기 매립층의 외주연인 에피층 및 실리콘층에는 소자 분리 영역이 형성된 기판과;상기 소자 분리 영역 내측의 에피층 표면에 일정 폭의 개구가 형성되며, 성장된 P-형 폴리 실리콘층과;상기 폴리 실리콘층의 개구를 통해 노출된 에피층과 상기 폴리 실리콘층의 일부를 덮을 수 있도록 일정 두께로 실리콘/게르마늄이 성장되어 형성된 베이스 영역과;상기 베이스 영역에 일정 두께로 형성된 N+형 폴리 실리콘층과;상기 N+형 폴리 실리콘층 및 이를 중심으로 양측의 P-형 폴리 실리콘층에 개구가 형성되도록 일정 두께로 형성된 산화막과;상기 산화막을 통하여 노출된 N+형 폴리 실리콘층 및 P-형 폴리 실리콘층에 에미터용 및 베이스용 전극으로서 형성된 다수의 메탈층을 포함하여 이루어진 트랜지스터.
- 제1항에 있어서, 상기 P-형 폴리 실리콘층은 소자 분리 영역과 일부 영역이 중첩되어 있으며, 상기 소자 분리 영역과 대응되는 P-형 폴리 실리콘층에 메탈층이 형성된 것을 특징으로 하는 트랜지스터.
- 제1항에 있어서, 상기 실리콘/게르마늄이 성장되어 형성된 베이스 영역과 상기 N+형 폴리 실리콘층은 동일한 폭으로 형성된 것을 특징으로 하는 트랜지스터.
- 제1항 내지 제3항중 어느 한 항에 있어서, 상기 매립층에는 상기 에피층을 관통하는 N+형 싱커가 형성되어 있고, 상기 싱커 표면에는 콜렉터용 전극으로서 메탈층이 더 형성된 것을 특징으로 하는 트랜지스터.
- P-형 실리콘층 표면에 N+형 매립층 및 N-형 에피층을 순차적으로 형성하고, 상기 매립층의 외주연인 에피층 및 실리콘층에는 소자 분리 영역을 형성하여 기판을 제공하는 단계와;상기 소자 분리 영역 내측의 에피층 표면에 일정 폭의 개구가 형성되도록 P-형 폴리 실리콘층을 성장시키는 단계와;상기 폴리 실리콘층의 개구를 통해 노출된 에피층과 상기 폴리 실리콘층의 일부를 덮도록 일정 두께로 실리콘/게르마늄을 성장시켜 베이스 영역을 형성하는 단계와;상기 P-형 폴리 실리콘층 및 베이스 영역에 개구가 형성되도록 일정 두께로 산화막을 형성하는 단계와;상기 산화막의 개구를 통해 노출된 베이스 영역에 일정 두께로 N+형 폴리 실리콘층을 형성하는 단계와;상기 산화막을 통하여 노출된 N+형 폴리 실리콘층 및 P-형 폴리 실리콘층에에미터용 및 베이스용 전극으로서 다수의 메탈층을 형성하는 단계를 포함하여 이루어진 트랜지스터의 제조 방법.
- 제5항에 있어서, 상기 N+형 폴리 실리콘층 형성 단계는 상기 N+형 폴리 실리콘층의 폭을 베이스 영역의 폭과 동일하게 형성함을 특징으로 하는 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
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| KR100437494B1 true KR100437494B1 (ko) | 2004-06-25 |
Family
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
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| KR (1) | KR100437494B1 (ko) |
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