KR960036121A - 외인성 베이스 접점으로서 SiGe 스페이서를 사용하는 자체 정렬된 더블 폴리 BJT형성 방법 - Google Patents

외인성 베이스 접점으로서 SiGe 스페이서를 사용하는 자체 정렬된 더블 폴리 BJT형성 방법 Download PDF

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Abstract

본 발명은 바이폴러 트랜지스터(100) 및 바이폴러 트랜지스터(100)를 형성하는 방법에 관한 것이다. 베이스 전극(114)은 절연층(110)에 의해 컬렉터 영역(102)으로부터 분리된다, 도핑된 도전성 스페이서(115)는 측방향으로 베이스 전극(114)에 인접하여 형성된다. 도전성 스페이서(115)는 n-타입 및 p-타입 도펀트 소스로서 작용할 수있고 실리콘에 대해서 선택적을 에칭될 수 있는 도전성 물질(예,실리콘-게르마늄)로 구성된다. 베이스 링크-업 영역(112)은 도전성 스페이서(115)로부터 컬렉터 영역(102)내로 확산된다. 이어서 공정을 내인성 베이스 영역(108), 에미터 영역(126) 및 에미터 전극(124)을 형성하도록 진행한다.

Description

외인성 베이스 접점으로서 SiGe 스페이서를 사용하는 자체 정렬된 더블폴리 BJT형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 BJT의 단면도

Claims (14)

  1. 바이폴러 트랜지스터를 형성하는 방법에 있어서, 컬렉터 영역을 형성하는 단계, 절연층에 의해 상기 컬렉터 영역으로부터 분리된 베이스 전극을 형성하는 단계, 상기 컬렉터 영역 상에 실리콘에 대해서 선택적인 애칭을 사용하여 측방향으로 상기 베이스 전극에 인접한 도핑된 도전성 스페이서 형성하는 단계, 상기 도핑된 도전성 스페이서로부터 상기 컬렉터 영역 내로 베이스 링크-업 영역을 확산시키는 단계, 내인성 베이스 영역을 상기 컬렉터 영역에 주입하여 상기 내인성 베이스 영역에 상기 베이스 링크-업 영역이 자체-정렬되게 하는 단계 및 상기 내인성 베이스 영역 내에 에미터 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴러 트랜지스터 형성방법
  2. 제1항에 있어서, 상기 도전성 스페이서는 실리콘-게르마늄을 포함하는 것을 특징으로 하는 바이폴러 트랜지스터 형성 방법
  3. 제1항에 있어서, 상기 베이스 전극 형성 단계가;상기 컬렉터 영역 상에 상기 절연층을 형성하는 단계;상기 절연층 상에 제1폴리실리콘을 피착하는 단계 및 상기 베이스 전극을 형성하고 상기 컬렉터 영역의 일부분을 노출시키기 위해 상기 절연층 및 상기 제1폴리실리콘층을 에칭하는 단계를 포함하는 것을 특징으로 하는 비이폴러 트랜지스터 형성 방법
  4. 제3항에 있어서, 상기 절연층 및 상기 제1폴리실리콘층을 에칭하는 단계가 상기 제1폴리실리콘층 아래의 상기 절연층을 언더커팅하는 단계를 더 포함하는 것을 특징으로 하는 바이폴러 트랜지스터 형성방법
  5. 제1항에 있어서, 상기 도핑된 도전성 스페이서 형성 단계가;도전성 물질층을 피착하는 단계;상기 도전성 물질층을 도핑하는 단계 및 상기 도전성 스페이서를 형성하기 위해 실리콘에 대해서 상기 도전성 물질층을 선택적으로 에칭하는 단계를 포함하는 것을 특징으로 하는 바이폴러 트랜지스터 형성 방법
  6. 제5항에 있어서, 상기 선택적 에칭 단계가 9:1보다 큰 선택도를 갖는 것을 특징으로 하는 바이폴러 트랜지스터 형성 방법
  7. 제3항에 있어서, 상기 제1폴리실리콘층 상에 유전층을 형성하는 단계 및 상기 제1폴리실리콘층 에칭 단계 이전에 상기 유전층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 바이폴러 트랜지스터 형성 방법
  8. 제1항에 있어서, 상기 내인성 베이스 영역 주입 단계 이후에 측방향으로 상기 도전성 스페이서에 인접한 베이스-에미터 스페이서를 형성하는 단계,상기 유전층,상기 베이스-에미터 스페이서, 및 상기 내인성 베이스 영역 상에 제2폴리실리콘층을 피착하는 단계 및 상기 에미터 전극을 형성하기 위해 상기 제2폴리실리콘층을 패턴 형성하고 에칭하는 단계를 더 포함하는 것을 특징으로 하는 바이폴러 트랜지스터 형성 방법
  9. 바이폴러 트랜지스터를 형성하는 방법에 있어서, 컬렉터 영역을 형성하는 단계, 상기 컬렉터 영역상에 절연층을 형성하는 단계,상기 절연층 상에 제1폴리실리콘을 형성하는 단계, 베이스 전극을 형성하고 상기 컬렉터 영역의 제1부분을 노출시키기 위해 상기 제1폴리실리콘층 및 상기 베이스 전극으로부터 언더컷된 상기 절연층을 에칭하는 단계, 상기 컬렉터 영역의 제1부분 내의 제2부분 상에서 실리콘에 대해서 선택적인 에칭을 사용하여 측방향으로 상기 베이스 전극에 인접한 도핑된 도전성 스페이서를 형성하는 단계,상기 도핑된 도전성 스페이서로부터 상기 컬렉터 영역의 제2부분 내로 베이스 링크-업 영역을 확산시키는 단계, 내인성 베이스 영역을 상기 컬렉터 영역의 제1부분에 주입하여 상기 내인성 베이스 영역에 상기 베이스 링크-업 영역이 자체-정렬되게 하는 단계 및 상기 내인성 베이스 영역 내에 에미터 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴러 트랜지스터 형성 방법
  10. 제9항에 있어서, 상기 도전성 스페이서는 실리콘-게리마늄을 포함하는 것을 특징으로 하는 바이폴러 트랜지스터 형성 방법
  11. 제9항에 있어서, 상기 도핑된 도전성 스페이서 형성 단계가;도전성 물질층을 피착하는 단계;상기 도전성 물질층을 도핑하는 단계 및 상기 도전성 스페이서를 형성하기 위해 실리콘에 대해서 상기 도전성 물질층을 선택적으로 에칭하는 단계를 포함하는 것을 특징으로 하는 바이폴러 트랜지스터 형성 방법.
  12. 제11항에 있어서, 상기 선택적 에칭 단계가 9:1보다 큰 선택도를 갖는 것을 특징으로 하는 바이폴러 트랜지스터 형성 방법
  13. 제9항에 있어서, 상기 제1폴리실리콘층 상에 유전층을 형성하는 단계 및 상기 제1폴리실리콘층 에칭단계 이전에 상기 유전층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 바이폴러 트랜지스터 형성방법
  14. 제9항에 있어서, 상기 내인성 베이스 영역 주입 단계 이후에 상기 도전성 스페이서에 인접하여 측방향으로 베이스-에미터 스페이서를 형성하는 단계,상기 유전층,상기 배이스-에미터 스페이서, 및 상기 내인성 베이스 영역상에 제2폴리실리콘층을 피착하는 단계 및 상기 에미터 전극을 형성하기 위해 상기 제2폴리실리콘층을 패턴 형성하고 에칭하는 단계를 더 포함하는 것을특징으로 하는 바이폴러 트랜지스터 형성방법
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100303078B1 (ko) * 1997-05-12 2001-11-30 윤종용 파워오프(PowerOff)시전원관리장치및방법
KR100437494B1 (ko) * 2002-03-25 2004-06-25 주식회사 케이이씨 트랜지스터 및 그 제조 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5760458A (en) * 1996-10-22 1998-06-02 Foveonics, Inc. Bipolar-based active pixel sensor cell with poly contact and increased capacitive coupling to the base region
US6087239A (en) 1996-11-22 2000-07-11 Micron Technology, Inc. Disposable spacer and method of forming and using same
KR100248504B1 (ko) * 1997-04-01 2000-03-15 윤종용 바이폴라 트랜지스터 및 그의 제조 방법
US5869380A (en) * 1998-07-06 1999-02-09 Industrial Technology Research Institute Method for forming a bipolar junction transistor
DE19842106A1 (de) * 1998-09-08 2000-03-09 Inst Halbleiterphysik Gmbh Vertikaler Bipolartransistor und Verfahren zu seiner Herstellung
US6180478B1 (en) 1999-04-19 2001-01-30 Industrial Technology Research Institute Fabrication process for a single polysilicon layer, bipolar junction transistor featuring reduced junction capacitance
SE517833C2 (sv) * 1999-11-26 2002-07-23 Ericsson Telefon Ab L M Metod vid tillverkning av en bipolär kiseltransistor för att bilda basområden och öppna ett emitterfönster samt bipolär kiseltransistor tillverkad enligt metoden
FR2805923B1 (fr) * 2000-03-06 2002-05-24 St Microelectronics Sa Procede de fabrication d'un transistor bipolaire double- polysilicium auto-aligne
US6506653B1 (en) 2000-03-13 2003-01-14 International Business Machines Corporation Method using disposable and permanent films for diffusion and implant doping
US6465870B2 (en) * 2001-01-25 2002-10-15 International Business Machines Corporation ESD robust silicon germanium transistor with emitter NP-block mask extrinsic base ballasting resistor with doped facet region
ATE544176T1 (de) * 2001-07-18 2012-02-15 Infineon Technologies Ag Selektives basisätzen
US6869854B2 (en) * 2002-07-18 2005-03-22 International Business Machines Corporation Diffused extrinsic base and method for fabrication
DE10329664B4 (de) * 2003-07-01 2005-11-17 Infineon Technologies Ag Verfahren zum Kontaktieren einer aktiven Region eines elektronischen Bauelements und elektronisches Bauelement
US20080237657A1 (en) * 2007-03-26 2008-10-02 Dsm Solution, Inc. Signaling circuit and method for integrated circuit devices and systems
US11563084B2 (en) 2019-10-01 2023-01-24 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming an emitter for a bipolar junction transistor
US11404540B2 (en) 2019-10-01 2022-08-02 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming a collector for a bipolar junction transistor
US11355585B2 (en) 2019-10-01 2022-06-07 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming a charge control structure for a bipolar junction transistor

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5946105B2 (ja) * 1981-10-27 1984-11-10 日本電信電話株式会社 バイポ−ラ型トランジスタ装置及びその製法
JPS61164262A (ja) * 1985-01-17 1986-07-24 Toshiba Corp 半導体装置
JPS62183558A (ja) * 1986-02-07 1987-08-11 Fujitsu Ltd バイポ−ラトランジスタの製造方法
US4892837A (en) * 1987-12-04 1990-01-09 Hitachi, Ltd. Method for manufacturing semiconductor integrated circuit device
US5198689A (en) * 1988-11-30 1993-03-30 Fujitsu Limited Heterojunction bipolar transistor
JPH0744186B2 (ja) * 1989-03-13 1995-05-15 株式会社東芝 半導体装置の製造方法
US5121184A (en) * 1991-03-05 1992-06-09 Hewlett-Packard Company Bipolar transistor containing a self-aligned emitter contact and method for forming transistor
JP2855908B2 (ja) * 1991-09-05 1999-02-10 日本電気株式会社 半導体装置及びその製造方法
JPH05182980A (ja) * 1992-01-07 1993-07-23 Toshiba Corp ヘテロ接合バイポーラトランジスタ
US5242847A (en) * 1992-07-27 1993-09-07 North Carolina State University At Raleigh Selective deposition of doped silion-germanium alloy on semiconductor substrate
JPH0793316B2 (ja) * 1992-12-28 1995-10-09 日本電気株式会社 半導体装置の製造方法
JP2626535B2 (ja) * 1993-12-28 1997-07-02 日本電気株式会社 半導体装置
US5593905A (en) * 1995-02-23 1997-01-14 Texas Instruments Incorporated Method of forming stacked barrier-diffusion source and etch stop for double polysilicon BJT with patterned base link

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100303078B1 (ko) * 1997-05-12 2001-11-30 윤종용 파워오프(PowerOff)시전원관리장치및방법
KR100437494B1 (ko) * 2002-03-25 2004-06-25 주식회사 케이이씨 트랜지스터 및 그 제조 방법

Also Published As

Publication number Publication date
JPH08274110A (ja) 1996-10-18
DE69624278T2 (de) 2003-06-26
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TW317016B (ko) 1997-10-01
US5592017A (en) 1997-01-07
KR100379586B1 (ko) 2004-01-13
DE69624278D1 (de) 2002-11-21
EP0734073A3 (en) 1996-12-04
EP0734073B1 (en) 2002-10-16

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