JP2626535B2 - 半導体装置 - Google Patents

半導体装置

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JP2626535B2
JP2626535B2 JP5336646A JP33664693A JP2626535B2 JP 2626535 B2 JP2626535 B2 JP 2626535B2 JP 5336646 A JP5336646 A JP 5336646A JP 33664693 A JP33664693 A JP 33664693A JP 2626535 B2 JP2626535 B2 JP 2626535B2
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silicon oxide
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42304—Base electrodes for bipolar transistors

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
縦型のバイポーラトランジスタを含んだ半導体装置に関
する。
【０００２】
【従来の技術】バイポーラトランジスタは、ベース領域
が薄いほど高速性の目安である遮断周波数ｆT が高くな
ることが知られている。またトランジスタの大きさが小
さくなるほど寄生容量等が小さくなって動作が速くな
る。薄いベース領域の形成方法としてイオン注入が用い
られるが、不純物イオンを浅く注入するのには限界があ
る。またイオン注入法では、注入されたイオンによるシ
リコン格子原子の変位つまりシリコン単結晶の乱れを無
くす必要がある。このための高温加熱によるアニール工
程は、注入された不純物を拡散する。この結果、ベース
領域はこの分だけ厚くなってしまう。
【０００３】薄いベース領域を形成する技術として、低
温エピタキシャル成長法が知られている。この方法を利
用したバイポーラトランジスタとその製造方法の１つ
は、本発明者等が先に出願した特開平４−３３０７３０
号公報に記載されている。
【０００４】半導体装置の断面図である図９を参照する
と、上記公報記載のバイポーラトランジスタの構成は、
以下のようになっている。
【０００５】比抵抗１０〜１５Ω・ｃｍのＰ- 型単結晶
シリコン基板２０１表面には、砒素を不純物とするＮ+
型埋め込み層２０２が選択的に形成されている。このＰ
- 型単結晶シリコン基板２０１表面は、膜厚１．０μｍ
程度，不純物濃度５×１０15ｃｍ-3程度のＮ- 型シリコ
ンエピタキシャル層２０３により覆われている。このＮ
- 型シリコンエピタキシャル層２０３には、公知の選択
酸化法によるＰ- 型単結晶シリコン基板２０１あるいは
Ｎ+ 型埋め込み層２０２に達する素子分離用のフィール
ド酸化膜２０４，２０４ａが形成されている。フィール
ド酸化膜２０４は、それぞれのバイポーラトランジスタ
を素子分離している。フィールド酸化膜２０４に囲ま
れ，フィールド酸化膜２０４ａとにより分断された一方
のＮ- 型シリコンエピタキシャル層２０３は、燐の拡散
によりＮ+ 型コレクタ引き出し領域２０５に変換されて
いる。かくしてシリコン基体２０６が構成されている。
【０００６】このシリコン基体２０６上面は、シリコン
窒化膜２０７により覆われている。このシリコン窒化膜
２０７には、Ｎ+ 型コレクタ引き出し領域２０５に達す
る開口部２１４とＮ- 型シリコンエピタキシャル層２０
３に達する開口部２４３とが設けられている。この開口
部２１４はＮ+ 型コレクタ引き出し領域２０５と接続し
てコレクタ引き出し電極となるＮ+ 型多結晶シリコン膜
２１２により覆われている。開口部２４３の周辺のシリ
コン窒化膜２０７の上面は、この開口部２４３の内側の
方向にＤの幅のせり出し部を有したベース引き出し電極
用のＰ+ 型多結晶シリコン膜２１１により覆われてい
る。シリコン窒化膜２０７，および多結晶シリコン膜２
１１，２１２は、シリコン酸化膜２１３により覆われて
いる。開口部２４３直上におけるこのシリコン酸化膜２
１３および上記Ｐ+ 型多結晶シリコン膜２１１には開口
部２４１が設けられ、この開口部２４１の側面にはシリ
コン酸化膜からなる第１のスペーサ２１５が設けられて
いる。
【０００７】開口部２４３に露出したＮ- 型シリコンエ
ピタキシャル層２０３の上面は真性ベース領域であるＰ
型単結晶シリコン層２２１により覆われ、上記せり出し
部に露出したＰ+ 型多結晶シリコン膜２１１の底面はＰ
+ 型多結晶シリコン膜２２２により覆われている。これ
らＰ型単結晶シリコン層２２１，およびＰ+ 型多結晶シ
リコン膜２２２は、低温エピタキシャル成長により、単
結晶シリコン層，および多結晶シリコン膜表面に選択的
に形成されたものでる。このＰ型単結晶シリコン層２２
１の上面とこのＰ+ 型多結晶シリコン膜２２２の底面と
は接続している。スペーサ２１５の底面および少なくと
も側面の一部とＰ型単結晶シリコン層２２１の上面の一
部とＰ+ 型多結晶シリコン膜２２２の側面とが、シリコ
ン酸化膜からなる第２のスペーサ２２５により覆われて
いる。このスペーサ２２５の空隙部には、この空隙部を
充填し，Ｐ型単結晶シリコン層２２１の上面を覆うエミ
ッタ領域であるＮ型単結晶シリコン層２２６が設けられ
ている。シリコン酸化膜２１３には、それぞれＰ+ 型多
結晶シリコン膜２１１，Ｎ+ 型多結晶シリコン膜２１２
に達する開口部が設けられている。このシリコン酸化膜
２１３上面には、Ｎ型単結晶シリコン層２２６に接続さ
れる金属電極２３１と、これらの開口部を介してそれぞ
れＰ+ 型多結晶シリコン膜２１１，Ｎ+ 型多結晶シリコ
ン膜２１２に接続される金属電極２３２，２３３とが、
設けられている。これら金属電極２３１，２３２，２３
３は、アルミニウム等からなる。
【０００８】
【発明が解決しようとする課題】上記公報記載のバイポ
ーラトランジスタでは、イオン注入により形成される真
性ベース領域に比べれば、その膜厚は薄くできる。しか
しながら、以下に示す問題点がある。
【０００９】この問題点は、寄生容量に関連する問題点
である。ベース引き出し電極をなすＰ+ 型多結晶シリコ
ン膜２１１とコレクタ領域の一部をなすＮ- 型シリコン
エピタキシャル層２０３との絶縁分離は、シリコン窒化
膜２０７によりなされている。Ｐ+ 型多結晶シリコン膜
２１１と真性ベース領域であるＰ型単結晶シリコン層２
２１とが良好に接続されるためには、シリコン窒化膜２
０７の膜厚が選択的にエピタキシャル成長されるこのＰ
型単結晶シリコン層２２１の膜厚とこれと同時に選択的
に成長されるＰ+ 型多結晶シリコン膜２２２の膜厚との
和より厚くなっていることは好ましくない。遮断周波数
ｆT を向上させるために真性ベース領域であるＰ型単結
晶シリコン層２２１の膜厚を薄くすると、必然的にシリ
コン窒化膜２０７の膜厚を薄くしなけれはならない。こ
の場合には、ベース領域とコレクタ領域との間に形成さ
れる寄生容量が増大することになり、トランジスタ性能
を低下させることになる。
【００１０】
【課題を解決するための手段】本発明の半導体装置の第
１の態様は、上面の少なくとも一部が逆導電型のシリコ
ンエピタキシャル層により覆われた逆導電型の埋め込み
層を表面に選択的に有する一導電型の単結晶シリコン基
板と、上記シリコンエピタキシャル層に達する第１の開
口部を有して上記単結晶シリコン基板表面上に設けられ
た第１のシリコン酸化膜と、上記第１の開口部に接続さ
れてこの第１の開口部を内包する姿態を有した第２の開
口部を有し、上記第１のシリコン酸化膜表面上に設けら
れたシリコン窒化膜と、上記第２の開口部に接続されて
上記第１の開口部と同形の第３の開口部を有し、上記シ
リコン窒化膜表面上に設けられた第２のシリコン酸化膜
と、少なくとも下層が一導電型の第１の多結晶半導体膜
からなり、上記第３の開口部端部から所定幅のせり出し
を有してこの第３の開口部に内包される姿態を有した第
４の開口部を有し、少なくともこの第３の開口部周辺の
上記第２のシリコン酸化膜表面上に設けられたベース引
き出し電極と、上記第４の開口部を有して上記ベース引
き出し電極を直接に覆う第４のシリコン酸化膜と、上記
第４の開口部の側壁をなす上記ベース引き出し電極の側
面並びに上記第４のシリコン酸化膜の側面を直接に覆う
第５のシリコン酸化膜からなる第１のスペーサと、上記
第２の開口部により露出された上記第１のシリコン酸化
膜の上面および上記第２のシリコン酸化膜の底面を直接
に覆い、上記第２の開口部の側壁をなす上記シリコン窒
化膜の側面を直接に覆い、所望の幅を有してこの第２の
開口部内に設けられた一導電型の第２の多結晶半導体膜
と、上記第３の開口部により露出された上記第１の多結
晶半導体膜の底面に直接に接続され、この第３の開口部
の側壁をなす上記第２のシリコン酸化膜の側面を直接に
覆い、少なくともこの第３の開口部により露出された上
記第２の多結晶半導体膜の上面と上記第２の開口部内に
露出したこの第２の多結晶半導体膜の側面の一部とに直
接に接続された一導電型の第３の多結晶半導体膜と、上
記第１の開口部により露出された上記シリコンエピタキ
シャル層の上面に直接に接続され、少なくとも上記第３
の多結晶半導体膜の底面に直接に接続され、上記第２の
多結晶半導体膜に接続され、少なくともこの第１の開口
部の一部を充填する一導電型の第１の単結晶半導体層
と、上記第１のスペーサの側面の少なくとも一部，上記
第３の開口部により露出されたこの第１のスペーサの底
面，および少なくとも上記第２の開口部並びにこの第３
の開口部内に露出された上記第３の多結晶半導体膜の側
面を直接に覆い、この第２の開口部内に露出された上記
第１の単結晶半導体層の上面の一部を直接に覆う第５の
シリコン酸化膜からなる第２のスペーサと、上記第２の
スペーサの側面の少なくとも一部を直接に覆い、この第
２のスペーサに覆われていない上記第１の単結晶半導体
層の上面に直接に接続された逆導電型の第２の単結晶半
導体層とを有する。
【００１１】好ましくは、上記第３の多結晶半導体膜お
よび上記第１の単結晶半導体層がシリコン・ゲルマニウ
ムからなる。さらに好ましくは、上記ベース引き出し電
極が上記第１の多結晶半導体膜とこの第１の多結晶半導
体膜の上面に直接に接続される高融点金属シリサイド膜
とからなる。
【００１２】本発明の半導体装置の第２の態様、上面の
少なくとも一部が逆導電型のシリコンエピタキシャル層
により覆われた逆導電型の埋め込み層を表面に選択的に
有する一導電型の単結晶シリコン基板と、上記シリコン
エピタキシャル層に達する第１の開口部を下部に有し、
この第１の開口部に接続されてこの第１の開口部を内包
する姿態を有した第２の開口部を上部に有し、上記単結
晶シリコン基板表面上に設けられた第１のシリコン酸化
膜と、上記第２の開口部に接続されてこの第２の開口部
に内包される姿態を有した第３の開口部を有し、上記第
１のシリコン酸化膜表面上に設けられたシリコン窒化膜
と、上記第３の開口部に接続されて上記第２の開口部と
同形の第４の開口部を有し、上記シリコン窒化膜表面上
に設けられた第２のシリコン酸化膜と、少なくとも下層
が一導電型の第１の多結晶半導体膜からなり、上記第４
の開口部端部から所定幅のせり出しを有してこの第３の
開口部に内包される姿態を有した第５の開口部を有し、
少なくともこの第４の開口部周辺の上記第２のシリコン
酸化膜表面上に設けられたベース引き出し電極と、上記
第５の開口部を有して上記ベース引き出し電極を直接に
覆う第４のシリコン酸化膜と、上記第５の開口部の側壁
をなす上記ベース引き出し電極の側面並びに上記第４の
シリコン酸化膜の側面を直接に覆う第５のシリコン酸化
膜からなる第１のスペーサと、上記第２の開口部により
露出された上記第１のシリコン酸化膜の上面および側面
および上記シリコン窒化膜の底面と上記第３の開口部の
側壁をなすこのシリコン窒化膜の側面と上記第４の開口
部により露出されたこのシリコン窒化膜の上面とこの第
４の開口部の側壁をなす上記第２のシリコン酸化膜の側
面とを直接に覆い、この第４の開口部により露出された
上記第１の多結晶半導体膜の底面に直接に接続され、こ
の第４の開口部により露出されたこの第１の多結晶半導
体膜の底面直下のこの第２，この第３，およびこの第４
の開口部内に設けられた一導電型の第２の多結晶半導体
膜と、上記第１の開口部により露出された上記第２の多
結晶半導体膜の底面とこの第２の多結晶半導体膜の側面
とに直接に接続され、上記第１のスペーサの底面の少な
くとも一部とこの第１の開口部の側壁をなす上記第１の
シリコン酸化膜の側壁の一部とを直接に覆う一導電型の
第３の多結晶半導体膜と、上記第１の開口部により露出
された上記シリコンエピタキシャル層の上面と上記第３
の多結晶半導体膜の底面とに直接に接続され、この第１
の開口部の一部を充填を充填する一導電型の第１の単結
晶半導体層と、上記第１のスペーサの側面の少なくとも
一部，上記第４の開口部により露出された上記第３の多
結晶半導体膜に覆われていないこの第１のスペーサの底
面，上記第３の多結晶半導体膜の側面，および上記第１
の開口部内に露出された上記第１の単結晶半導体層の上
面の一部を直接に覆う第５のシリコン酸化膜からなる第
２のスペーサと、上記第２のスペーサの側面の少なくと
も一部を直接に覆い、上記第１の開口部内に露出された
この第２のスペーサに覆われていない上記第１の単結晶
半導体層の上面に直接に接続された逆導電型の第２の単
結晶半導体層とを有する。
【００１３】好ましくは、上記第３の多結晶半導体膜お
よび上記第１の単結晶半導体層がシリコン・ゲルマニウ
ムからなる。さらに好ましくは、上記ベース引き出し電
極が上記第１の多結晶半導体膜とこの第１の多結晶半導
体膜の上面に直接に接続される高融点金属シリサイド膜
とからなる。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
【００１５】半導体装置の断面図である図１を参照する
と、本発明の第１の実施例は、以下のように構成されて
いる。
【００１６】室温での比抵抗１０〜２０Ω・ｃｍ，面方
位（１００）のＰ- 型単結晶シリコン基板１０１表面に
は、砒素もしくはアンチモンを不純物とする厚さが約２
μｍのＮ+ 型埋め込み層１０２が選択的に形成されてい
る。このＰ- 型単結晶シリコン基板１０１表面は、不純
物濃度１×１０16ｃｍ-3程度の燐を含んだコレクタ領域
の一部を構成するＮ- 型シリコンエピタキシャル層１０
３により覆われている。このＮ- 型シリコンエピタキシ
ャル層１０３は、濃度がほぼ一定である厚さが約０．４
μｍ，Ｎ+ 型埋め込み層１０２との遷移領域の厚さが約
０．６μｍである。上記Ｎ- 型シリコンエピタキシャル
層１０３には、公知の選択酸化法によるＰ- 型単結晶シ
リコン基板１０１あるいはＮ+ 型埋め込み層１０２に達
する素子分離用のフィールド酸化膜１０４，１０４ａが
形成されている。フィールド酸化膜１０４は、それぞれ
のバイポーラトランジスタを素子分離している。フィー
ルド酸化膜１０４に囲まれ，フィールド酸化膜１０４ａ
とにより分断された一方のＮ- 型シリコンエピタキシャ
ル層１０３は、燐の拡散により形成された不純物濃度が
約１×１０19ｃｍ-3のＮ+ 型コレクタ引き出し領域１０
５に変換され、コレクタ抵抗が低減される。これらＰ-
型単結晶シリコン基板１０１，Ｎ+ 型埋め込み層１０
２，Ｎ- 型シリコンエピタキシャル層１０３，フィール
ド酸化膜１０４，１０４ａおよびＮ+ 型コレクタ引き出
し領域１０５から、シリコン基体１０６が構成されてい
る。
【００１７】このシリコン基体１０６上面は、約２００
ｎｍの膜厚を有する積層絶縁膜１０７Ａにより覆われて
いる。この積層絶縁膜１０７Ａは、約５０ｎｍの膜厚を
有する第１のシリコン酸化膜１５１Ａ，約１００ｎｍの
膜厚を有するシリコン窒化膜１５２Ａおよび約５０ｎｍ
の膜厚を有する第２のシリコン酸化膜１５３Ａが順次積
層されてなる。この積層絶縁膜１０７Ａには、Ｎ+ 型コ
レクタ引き出し領域１０５に達する開口部１１４が設け
られている。この開口部１１４はＮ+ 型コレクタ引き出
し領域１０５と接続してコレクタ引き出し電極となるＮ
+ 型多結晶シリコン膜１１２により覆われている。
【００１８】シリコン酸化膜１５１Ａおよびシリコン酸
化膜１５３Ａには、上記Ｎ- 型シリコンエピタキシャル
層１０３に達する第１の開口部であり，かつ第３の開口
部でもある開口部１４２Ａが設けられている。シリコン
窒化膜１５２Ａには、第２の開口部である開口部１４３
Ａが設けられている。この開口部１４３Ａは、上下の開
口部１４２Ａに接続され、かつこれらの開口部１４２Ａ
を内包する姿態を有している。
【００１９】開口部１４２Ａの周辺のシリコン酸化膜１
５３Ａの上面は、ベース引き出し電極用の第１の多結晶
半導体膜であるＰ+ 型多結晶シリコン膜１１１により覆
われている。このＰ+ 型多結晶シリコン膜１１１は、上
記開口部１４２Ａ内側の所定幅Ｄの位置に設けられた第
４の開口部である開口部１４１を有している。シリコン
酸化膜１５３Ａ，および多結晶シリコン膜１１１，１１
２は、第３のシリコン酸化膜１１３により覆われてい
る。このシリコン酸化膜１１３にも、開口部１４１が設
けられている。この開口部１４１の側壁には第４のシリ
コン酸化膜１１５からなる第１のスペーサが設けられて
いる。
【００２０】上記の２つの開口部１４２Ａに挟まれた開
口部１４３Ａ内には、第２の多結晶半導体膜である所望
の幅を有するＰ+ 型多結晶シリコン膜１２２Ａが設けら
れている。このＰ+ 型多結晶シリコン膜１２２Ａは、開
口部１４３Ａの側壁をなすシリコン窒化膜１５２Ａの側
面，開口部１４２Ａによりそれぞれ露出されたシリコン
酸化膜１５１Ａの上面およびシリコン酸化膜１５３Ａの
底面を直接に覆っている。このＰ+ 型多結晶シリコン膜
１２２Ａの内側の端部は、好ましくは開口部１４１の外
側にある。シリコン酸化膜１５３Ａに設けられた開口部
１４３Ａ，および開口部１４２Ａの少なくとも一部に
は、第３の多結晶半導体膜であるＰ+ 型多結晶シリコン
膜１２３Ａが設けられている。このＰ+ 型多結晶シリコ
ン膜１２３Ａは、上部の開口部１４２Ａの側壁をなすシ
リコン酸化膜１５３Ａの側面を直接に覆い、開口部１４
２Ａにより露出された幅ＤのＰ+ 型多結晶シリコン膜１
１１の底面に直接に接続され、上部の開口部１４２Ａに
より露出されたＰ+ 型多結晶シリコン膜１２２Ａの底面
と開口部１４３Ａ内に露出したＰ+ 型多結晶シリコン膜
１２２Ａの側面の一部とに直接に接続されている。シリ
コン酸化膜１５１Ａに設けられた開口部１４２Ａ，およ
び開口部１４３Ａの少なくとも一部には、第１の単結晶
半導体層であり，真性ベース領域となる不純物濃度が約
１×１０16ｃｍ-3のＰ- 型単結晶シリコン層１２１Ａが
設けられている。このＰ- 型単結晶シリコン層１２１Ａ
は、下部の開口部１４２Ａの側壁をなすシリコン酸化膜
１５１Ａの側面を直接に覆い、この開口部１４２Ａによ
り露出されたＮ- 型シリコンエピタキシャル層１０３の
上面並びにＰ+ 型多結晶シリコン膜１２２Ａの底面と開
口部１４３Ａ内に露出したＰ+ 型多結晶シリコン膜１２
３Ａの底面とに直接に接続されている。
【００２１】これらＰ+ 型多結晶シリコン膜１２２Ａ，
１２３Ａは、それぞれベース領域の一部を構成してい
る。本実施例では、Ｐ- 型単結晶シリコン層１２１Ａが
下部の開口部１４２Ａと開口部１４３Ａの一部とを充填
する姿態を有している。しかしながら、本発明はこれに
限定されるものではなく、上記Ｐ+ 型多結晶シリコン膜
１２２Ａの露出面が全てＰ+ 型多結晶シリコン膜１２３
Ａにより覆われていてもよい。このとき、Ｐ- 型単結晶
シリコン層１２１ＡとＰ+ 型多結晶シリコン膜１２２Ａ
との接続は、直接には行なわれずに、Ｐ+ 型多結晶シリ
コン膜１２３Ａを介して行なわれる。この場合、このＰ
- 型単結晶シリコン層１２１Ａは、開口部１４３Ａを充
填せずに、下部の開口部１４２Ａの一部を充填すること
になる。
【００２２】シリコン酸化膜１１５からなる第１のスペ
ーサの側面の一部および底面とＰ+型多結晶シリコン膜
１２３Ａの側面とＰ- 型単結晶シリコン層１２１Ａの上
面の一部とが、第５のシリコン酸化膜１２５からなる第
２のスペーサにより覆われている。この第２のスペーサ
の空隙部には、この空隙部を充填し，Ｐ- 型単結晶シリ
コン層１２１Ａの上面に直接に接続され，エミッタ領域
であり，第２の単結晶半導体層であるＮ+ 型単結晶シリ
コン層１２６が設けられている。上記シリコン酸化膜１
１３には、それぞれＰ+ 型多結晶シリコン膜１１１，Ｎ
+ 型多結晶シリコン膜１１２に達する開口部が設けられ
ている。このシリコン窒化膜１１３上面には、Ｎ+ 型単
結晶シリコン層１２６に接続される金属電極１３１と、
これらの開口部を介してそれぞれＰ+ 型多結晶シリコン
膜１１１，Ｎ+ 型多結晶シリコン膜１１２に接続される
金属電極１３２，１３３とが、設けられている。これら
金属電極１３１，１３２，１３３は、アルミ系合金膜，
例えばアルミ・シリコン合金膜からなる。
【００２３】上記第１の実施例によると、積層絶縁膜１
０７Ａの中間層をなすシリコン窒化膜１５２Ａに設けら
れた開口部１４３Ａの側壁に、所望の幅を有するＰ+ 型
多結晶シリコン膜１２２Ａが設けられている。このた
め、（このシリコン窒化膜１５２Ａを含めて）積層絶縁
膜１０７Ａの膜厚を厚くして，真性ベース領域であるＰ
- 型単結晶シリコン層１２１Ａの膜厚を薄くすることが
可能となる。この結果、コレクタ領域とベース領域との
間の寄生容量を低減し、同時に、遮断周波数ｆTを向上
させることが実現できる。それ故、本実施例の採用によ
り、高速バイポーラトランジスタが容易に実現できるこ
とになる。
【００２４】なお、上記第１の実施例のエミッタ領域
は、Ｎ+ 型単結晶シリコン層１２６から構成されている
が、第５のシリコン酸化膜１２５からなるスペーサの空
隙部に露出したＰ- 型単結晶シリコン層１２１Ａ表面に
設けられたＮ+ 型拡散層（この場合、このＮ+ 型拡散層
が第２の単結晶半導体層になる）であってもよい。この
ときには、このＮ+ 型拡散層の上面を覆い，第５のシリ
コン酸化膜１２５からなるスペーサの空隙部を充填した
姿態を有したＮ+ 型多結晶シリコン膜（第４の多結晶半
導体膜であり、エミッタ引き出し電極である）が設けら
れている。
【００２５】半導体装置の製造工程の断面図である図２
および図３を参照すると、上記第１の実施例のバイポー
ラトランジスタは、以下のように形成される。
【００２６】まず、室温での比抵抗１０〜２０Ω・ｃ
ｍ，面方位（１００）のＰ- 型単結晶シリコン基板１０
１表面に、公知の技術により砒素もしくはアンチモンを
不純物とする厚さが約２μｍのＮ+ 型埋め込み層１０２
が選択的に形成される。次に、（濃度がほぼ一定である
厚さが約０．４μｍでありＮ+ 型埋め込み層１０２との
遷移領域の厚さが約０．６μｍである）不純物濃度１×
１０16ｃｍ-3程度の燐を含んだコレクタ領域の一部を構
成するＮ- 型シリコンエピタキシャル層１０３が、全面
に形成される。公知の選択酸化法により、所定領域のＮ
- 型シリコンエピタキシャル層１０３が熱酸化され、Ｐ
- 型単結晶シリコン基板１０１あるいはＮ+ 型埋め込み
層１０２に達する素子分離用のフィールド酸化膜１０
４，１０４ａが形成される。
【００２７】次に、高温気相成長（ＨＴＯ）法による約
５０ｎｍの膜厚の第１のシリコン酸化膜１５１Ａ，減圧
気相成長（ＬＰＣＶＤ）法もしくはプラズマＣＶＤ法に
よる約１００ｎｍの膜厚のシリコン窒化膜１５２Ａ，お
よびＨＴＯ法による約５０ｎｍを膜厚の第２のシリコン
酸化膜１５３Ａが順次堆積され、約２００ｎｍを膜厚を
有する積層絶縁膜１０７Ａが全面に形成される。次に、
この積層絶縁膜１０７Ａに、フィールド酸化膜１０４に
囲まれ，フィールド酸化膜１０４ａとにより分断された
一方のＮ- 型シリコンエピタキシャル層１０３に達する
開口部１１４が形成される。その後、全面に所定膜厚の
多結晶シリコン膜が堆積される。この多結晶シリコン膜
を燐拡散によりＮ+ 型多結晶シリコン膜に変換し、燐拡
散により形成されたＰＳＧ膜を除去した後、このＮ+ 型
多結晶シリコン膜がパターニングされて上記開口部１１
４を覆うコレクタ引き出し電極であるＮ+ 型多結晶シリ
コン膜１１２が形成される。続いて、熱酸化による燐の
押し込みが行なわれ、上記開口部１１４直下のＮ- 型シ
リコンエピタキシャル層１０３は不純物濃度が約１×１
０19ｃｍ-3のＮ+ 型コレクタ引き出し領域１０５にな
り、同時に、Ｎ+ 型多結晶シリコン膜１１２の露出面に
は所定膜厚のシリコン酸化膜（図示せず）が形成され
る。また、Ｐ- 型単結晶シリコン基板１０１，Ｎ+ 型埋
め込み層１０２，Ｎ- 型シリコンエピタキシャル層１０
３，フィールド酸化膜１０４，１０４ａおよびＮ+ 型コ
レクタ引き出し領域１０５からなるシリコン基体１０６
が形成される。
【００２８】次に、全面に再び所定膜厚の多結晶シリコ
ン膜が堆積される。この多結晶シリコン膜にはボロンが
拡散されてＰ+ 型多結晶シリコン膜に変換される。この
拡散により形成されたＢＳＧ膜が除去された後、このＰ
+ 型多結晶シリコン膜がパターニングされ、少なくとも
Ｎ- 型シリコンエピタキシャル層１０３の一部の上を覆
う第１の多結晶半導体膜であるベース引き出し電極とな
るＰ+ 型多結晶シリコン膜１１１が形成される。次に、
全面に約３５０ｎｍの膜厚を有した第３のシリコン酸化
膜１１３が堆積される。エミッタ領域が形成される領域
を内包する姿態を有した所定の領域のシリコン窒化膜１
１３およびＰ+ 型多結晶シリコン膜１１１が順次異方性
エッチングにより除去され、開口部１４１が形成され
る。全面に約２５０ｎｍの膜厚を有した第４のシリコン
シリコン酸化膜１１５が堆積される〔図２（ａ）〕。
【００２９】次に、このシリコン酸化膜１１５が異方性
エッチングによるエッチバックが施される。これによ
り、開口部１４１の側壁には、シリコン酸化膜１１３並
びにＰ+ 型多結晶シリコン膜１１１の側面を覆い，第４
のシリコン酸化膜１１５からなる第１のスペーサが形成
される。このエッチバックにより、上記第１のスペーサ
直下のシリコン酸化膜１５３Ａも除去される。この段階
では、シリコン酸化膜１１３の膜厚が約３００ｎｍにな
り、シリコン酸化膜１１５からなる第１のスペーサの幅
が約２００ｎｍになる。続いて、熱燐酸によりシリコン
窒化膜１５２Ａのエッチングが行なわれ、開口部１４２
Ａが形成される。この開口部１４２Ａは、開口部１４１
より約１８０ｎｍ広がっている。すなわち、シリコン酸
化膜１１５からなる第１のスペーサ端部からは約４３０
ｎｍ，Ｐ+ 型多結晶シリコン膜１１１直下の約１８０ｎ
ｍのシリコン窒化膜１５２Ａがアンダーカットされてい
る〔図２（ｂ）〕。
【００３０】次に、コールド−ウォール（Ｃｏｌｄ−Ｗ
ａｌｌ）型ＵＨＶ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕ
ｍ）／ＣＶＤ法とよばれる低温ＣＶＤ法により、高濃度
のボロンをドープしたシリコンの選択成長が、成膜装置
内で行なわれる。これにより、開口部１４２Ａに露出し
たシリコン窒化膜１５２Ａの側面には、第２の多結晶シ
リコン膜であり，ボロン濃度が約７×１０19ｃｍ-3，幅
が約６０ｎｍのＰ+ 型多結晶シリコン層１２２Ａが形成
される〔図２（ｃ）〕。この成膜条件は、圧力が約２．
７×１０-3Ｐａ，基板温度が約５６０℃である。ドーピ
ングガスにはジボラン（Ｂ2 Ｈ6 ）が用いられ、流量７
０ｓｃｃｍのジシラン（Ｓｉ2 Ｈ6 ）が原料ガスとな
る。成長時間は約１０分間である。この条件のもとで
は、成膜初期の段階でシリコン窒化膜への選択成長が行
なわれ、この選択性は成長開始から約１３分ほど保持さ
れる。
【００３１】次に、弗酸と弗化アンモニウムとが約１：
３０であるバッファード弗酸により、シリコン酸化膜の
等方性エッチングが行なわれ、Ｐ+ 型多結晶シリコン膜
１１１直下のシリコン酸化膜１５３Ａおよびシリコン酸
化膜１５１Ａが約１５０ｎｍ（シリコン酸化膜１１５か
らなる第１のスペーサ端部からは約３５０ｎｍ）アンダ
ーカットされ、開口部１４３Ａが形成され、Ｎ- 型シリ
コンエピタキシャル層１０３の上面が露出される。この
とき、シリコン酸化膜１１３の膜厚が約２５０ｎｍにな
り、シリコン酸化膜１１５からなる第１のスペーサの幅
が約１５０ｎｍになる〔図３（ａ）〕。なお、本実施例
では開口部１４３Ａを形成するのに、等方性エッチング
でよいことから、Ｎ- 型シリコンエピタキシャル層表面
の汚染（不純物濃度の変化等）が避けられる。
【００３２】次に、再びＵＨＶ／ＣＶＤ法により、低濃
度のボロンをドープしたシリコンの選択成長が、成膜装
置内で行なわれる。この成長条件は、ジボランの流量が
少なくなることを除けば、上記の条件と同じである。こ
れにより、開口部１４３Ａに露出したＮ- 型シリコンエ
ピタキシャル層１０３の上面には、第１の単結晶半導体
膜であり，ボロン濃度が約１×１０16ｃｍ-3，膜厚が約
６０ｎｍのＰ- 型単結晶シリコン層１２１Ａが形成され
る。これと同時に、Ｐ+ 型多結晶シリコン膜１１１の底
面とＰ+ 型多結晶シリコン層１２２Ａの露出面とを覆う
Ｐ- 型多結晶シリコン膜（図示せず）が形成される。こ
のＰ- 型多結晶シリコン膜とＰ- 型単結晶シリコン層１
２１Ａとは直接に接続している。このＰ- 型多結晶シリ
コン膜の膜厚および不純物濃度は、それぞれＰ- 型単結
晶シリコン層１２１Ａの膜厚および不純物濃度と同じで
ある。さらにこの成膜装置内で例えば９００℃，５分の
熱処理が行なわれる。これにより、このＰ- 型多結晶シ
リコン膜は、Ｐ+ 型多結晶シリコン膜１１１，１２２Ａ
からボロンが拡散され、第３の多結晶半導体膜であるボ
ロン濃度が１×１０19ｃｍ-3程度のＰ+ 型多結晶シリコ
ン膜１２３Ａに変換される〔図３（ｂ）〕。
【００３３】続いて、全面に第５のシリコン酸化膜１２
５が堆積され，ＲＩＥにより異方エッチングされる。こ
れにより、このシリコン酸化膜１２５からなる第２のス
ペーサが形成される。この第２のスペーサは、第１のス
ペーサ（シリコン酸化膜１１５からなる）の側面の一部
および底面とＰ+ 型多結晶シリコン膜１２３Ａの側面と
Ｐ- 型単結晶シリコン層１２１Ａの上面の一部とを直接
に覆っている。半導体膜の選択成長により、この第２の
スペーサの空隙部を充填し，Ｐ- 型単結晶シリコン層１
２１Ａの上面に直接に接続されるＮ+ 型単結晶シリコン
層１２６が形成される。このＮ+ 型単結晶シリコン層１
２６は、エミッタ領域であり、第２の単結晶半導体層で
ある。上記シリコン酸化膜１１３には、それぞれＰ+ 型
多結晶シリコン膜１１１，Ｎ+ 型多結晶シリコン膜１１
２に達する開口部が形成される。全面に、アルミ系合金
膜（例えば、アルミ・シリコン合金膜）が形成される。
このアルミ系合金膜がパターニングされ、Ｎ+ 型単結晶
シリコン層１２６に接続される金属電極１３１と、上記
開口部を介してそれぞれＰ+ 型多結晶シリコン膜１１
１，Ｎ+ 型多結晶シリコン膜１１２に接続される金属電
極１３２，１３３とが形成され、図１に示した本実施例
の半導体装置が得られる。
【００３４】半導体装置の断面図である図４を参照する
と、本発明の第２の実施例は、以下のように構成されて
いる。
【００３５】室温での比抵抗１０〜２０Ω・ｃｍ，面方
位（１００）のＰ- 型単結晶シリコン基板１０１表面に
は、砒素もしくはアンチモンを不純物とする厚さが約２
μｍのＮ+ 型埋め込み層１０２が選択的に形成されてい
る。このＰ- 型単結晶シリコン基板１０１表面は、不純
物濃度１×１０16ｃｍ-3程度の燐を含んだコレクタ領域
の一部を構成するＮ- 型シリコンエピタキシャル層１０
３により覆われている。このＮ- 型シリコンエピタキシ
ャル層１０３は、濃度がほぼ一定である厚さが約０．４
μｍ，Ｎ+ 型埋め込み層１０２との遷移領域の厚さが約
０．６μｍである。上記Ｎ- 型シリコンエピタキシャル
層１０３には、公知の選択酸化法によるＰ- 型単結晶シ
リコン基板１０１あるいはＮ+ 型埋め込み層１０２に達
する素子分離用のフィールド酸化膜１０４，１０４ａが
形成されている。フィールド酸化膜１０４は、それぞれ
のバイポーラトランジスタを素子分離している。フィー
ルド酸化膜１０４に囲まれ，フィールド酸化膜１０４ａ
とにより分断された一方のＮ- 型シリコンエピタキシャ
ル層１０３は、燐の拡散により形成された不純物濃度が
約１×１０19ｃｍ-3のＮ+ 型コレクタ引き出し領域１０
５に変換され、コレクタ抵抗が低減される。これらＰ-
型単結晶シリコン基板１０１，Ｎ+ 型埋め込み層１０
２，Ｎ- 型シリコンエピタキシャル層１０３，フィール
ド酸化膜１０４，１０４ａおよびＮ+ 型コレクタ引き出
し領域１０５から、シリコン基体１０６が構成されてい
る。
【００３６】このシリコン基体１０６上面は、約２００
ｎｍの膜厚を有する積層絶縁膜１０７Ｂにより覆われて
いる。この積層絶縁膜１０７Ｂは、約１００ｎｍの膜厚
を有する第１のシリコン酸化膜１５１Ｂ，約６０ｎｍの
膜厚を有するシリコン窒化膜１５２Ｂおよび約４０ｎｍ
の膜厚を有する第２のシリコン酸化膜１５３Ｂが順次積
層されてなる。この積層絶縁膜１０７Ｂには、Ｎ+ 型コ
レクタ引き出し領域１０５に達する開口部１１４が設け
られている。この開口部１１４はＮ+ 型コレクタ引き出
し領域１０５と接続してコレクタ引き出し電極となるＮ
+ 型多結晶シリコン膜１１２により覆われている。
【００３７】シリコン酸化膜１５１Ｂの下部には、上記
Ｎ- 型シリコンエピタキシャル層１０３に達する第１の
開口部１４４が下部に設けられている。また、このシリ
コン酸化膜１５１Ｂの上部とシリコン酸化膜１５３Ｂと
には、第２の開口部１４３Ｂと第４の開口部１４３Ｂ
（第２の開口部と第４の開口部とが同形であるため、同
じ符号を付けてある）とが設けられている。シリコン窒
化膜１５２Ｂには、第３の開口部である開口部１４２Ｂ
が設けられている。シリコン酸化膜１５１Ｂの上部に設
けられた第２の開口部である開口部１４３Ｂは、開口部
１４４，１４２Ｂに接続され，開口部１４４，１４２Ｂ
を内包する姿態を有している。また、シリコン酸化膜１
５３Ｂに設けられた第４の開口部である開口部１４３Ｂ
は、開口部１４２Ｂに接続され，開口部１４２Ｂを内包
する姿態を有している。
【００３８】（シリコン酸化膜１５３Ｂに設けられた）
第４の開口部１４３Ｂの周辺のシリコン酸化膜１５３Ｂ
の上面は、ベース引き出し電極用の第１の多結晶半導体
膜であるＰ+ 型多結晶シリコン膜１１１により覆われて
いる。このＰ+ 型多結晶シリコン膜１１１は、上記開口
部１４３Ｂ内側の所定幅Ｄの位置に設けられた第５の開
口部である開口部１４１を有している。シリコン酸化膜
１５３Ｂ，および多結晶シリコン膜１１１，１１２は、
第３のシリコン酸化膜１１３により覆われている。この
シリコン酸化膜も、開口部１４１が設けられている。こ
の開口部１４１の側壁には第４のシリコン酸化膜１１５
からなる第１のスペーサが設けられている。
【００３９】上記の第２の開口部１４３Ｂ，第３の開口
部１４２Ｂおよび第４の開口部１４３Ｂ内には、第２の
多結晶半導体膜である所望の幅Ｄを有するＰ+ 型多結晶
シリコン膜１２２Ｂが設けられている。このＰ+ 型多結
晶シリコン膜１２２Ｂは、第４の開口部１４３Ｂにより
露出されたＰ+ 型多結晶シリコン膜１１１の底面に直接
に接続され、第２の開口部１４３Ｂの側壁をなすシリコ
ン酸化膜１５１Ｂの側面，第３の開口部１４２Ｂの側壁
をなすシリコン窒化膜１５２Ｂの側面，第４の開口部１
４３Ｂの側壁をなすシリコン酸化膜１５３Ｂの側面，第
４の開口部１４３Ｂにより露出されたシリコン窒化膜１
５２Ｂの上面，および第２の開口部により露出されたシ
リコン窒化膜１５２Ｂの底面並びにシリコン酸化膜１５
１Ｂの上面を直接に覆っている。
【００４０】第１の開口部１４４（の一部），第２の開
口部１４３Ｂ，第３の開口部１４２Ｂおよび第４の開口
部１４３Ｂ内には、第３の多結晶半導体膜であり、第１
の開口部１４４により露出されたＰ+ 型多結晶シリコン
膜１２２Ｂの底面と第２の開口部１４３Ｂおよび第３の
開口部１４２Ｂおよび第４の開口部１４３Ｂにより露出
されたＰ+ 型多結晶シリコン膜１２２Ｂの側面とに直接
に接続されるＰ+ 型多結晶シリコン膜１２３Ｂが設けら
れている。このＰ+ 型多結晶シリコン膜１２３Ａは、第
１の開口部１４４の側壁をなすシリコン酸化膜１５１Ｂ
の側面を一部と第４のシリコン酸化膜１１５からなる第
１のスペーサの底面の少なくとも一部と直接に覆ってい
る。これらＰ+ 型多結晶シリコン膜１２２Ｂ，１２３Ｂ
は、それぞれベース領域の一部を構成している。
【００４１】シリコン酸化膜１５１Ｂに設けられた第１
の開口部１４４の一部には、第１の単結晶半導体層であ
り，真性ベース領域となる不純物濃度が約１×１０16ｃ
ｍ-3のＰ- 型単結晶シリコン層１２１Ｂが設けられてい
る。このＰ- 型単結晶シリコン層１２１Ｂは、第１の開
口部１４４の側壁をなすシリコン酸化膜１５１Ｂの側面
の一部を直接に覆い、この開口部１４４により露出され
たＮ- 型シリコンエピタキシャル層１０３の上面並びに
Ｐ+ 型多結晶シリコン膜１２３Ｂの底面に直接に接続さ
れている。
【００４２】シリコン酸化膜１１５からなる第１のスペ
ーサの側面の一部および底面とＰ+型多結晶シリコン膜
１２３Ｂの側面とＰ- 型単結晶シリコン層１２１Ｂの上
面の一部とが、第５のシリコン酸化膜１２５からなる第
２のスペーサにより覆われている。この第２のスペーサ
の空隙部には、この空隙部を充填し，Ｐ- 型単結晶シリ
コン層１２１Ｂの上面を覆い，エミッタ領域であり，第
２の単結晶半導体層であるＮ+ 型単結晶シリコン層１２
６が設けられている。上記シリコン酸化膜１１３には、
それぞれＰ+ 型多結晶シリコン膜１１１，Ｎ+ 型多結晶
シリコン膜１１２に達する開口部が設けられている。こ
のシリコン窒化膜１１３上面には、Ｎ+型単結晶シリコ
ン層１２６に接続される金属電極１３１と、これらの開
口部を介してそれぞれＰ+ 型多結晶シリコン膜１１１，
Ｎ+ 型多結晶シリコン膜１１２に接続される金属電極１
３２，１３３とが、設けられている。これら金属電極１
３１，１３２，１３３は、アルミ系合金膜，例えばアル
ミ・シリコン合金膜からなる。
【００４３】半導体装置の製造工程の断面図である図５
および図６を参照すると、上記第２の実施例のバイポー
ラトランジスタは、以下のように形成される。
【００４４】まず、上記第１の実施例と同様に、Ｐ- 型
単結晶シリコン基板１０１表面にＮ+ 型埋め込み層１０
２が選択的に形成され、さらにＮ- 型シリコンエピタキ
シャル層１０３が全面に形成される。所定領域のＮ- 型
シリコンエピタキシャル層１０３が熱酸化され、Ｐ- 型
単結晶シリコン基板１０１あるいはＮ+ 型埋め込み層１
０２に達する素子分離用のフィールド酸化膜１０４，１
０４ａが形成される。
【００４５】次に、ＨＴＯ法による約１００ｎｍの膜厚
の第１のシリコン酸化膜１５１Ｂ，ＬＰＣＶＤ法もしく
はプラズマＣＶＤ法による約６０ｎｍの膜厚のシリコン
窒化膜１５２Ｂ，およびＨＴＯ法による約４０ｎｍを膜
厚の第２のシリコン酸化膜１５３Ｂが順次堆積され、約
２００ｎｍを膜厚を有する積層絶縁膜１０７Ｂが全面に
形成される。次に、この積層絶縁膜１０７Ｂに開口部１
１４が形成され、全面に所定膜厚の多結晶シリコン膜が
堆積され、この多結晶シリコン膜を燐拡散によりＮ+ 型
多結晶シリコン膜に変換し、燐拡散により形成されたＰ
ＳＧ膜を除去した後、このＮ+ 型多結晶シリコン膜がパ
ターニングされて上記開口部１１４を覆うコレクタ引き
出し電極であるＮ+ 型多結晶シリコン膜１１２が形成さ
れる。続いて、熱酸化による燐の押し込みが行なわれ、
上記開口部１１４直下のＮ- 型シリコンエピタキシャル
層１０３はＮ+ 型コレクタ引き出し領域１０５になり、
同時に、Ｎ+ 型多結晶シリコン膜１１２の露出面には所
定膜厚のシリコン酸化膜（図示せず）が形成される。ま
た、Ｐ- 型単結晶シリコン基板１０１，Ｎ+ 型埋め込み
層１０２，Ｎ- 型シリコンエピタキシャル層１０３，フ
ィールド酸化膜１０４，１０４ａおよびＮ+ 型コレクタ
引き出し領域１０５からなるシリコン基体１０６が形成
される。
【００４６】次に、全面に再び所定膜厚の多結晶シリコ
ン膜が堆積され、この多結晶シリコン膜にはボロンが拡
散されてＰ+ 型多結晶シリコン膜に変換され、このＰ+
型多結晶シリコン膜がパターニングされ、少なくともＮ
- 型シリコンエピタキシャル層１０３の一部の上を覆う
第１の多結晶半導体膜であるベース引き出し電極となる
Ｐ+ 型多結晶シリコン膜１１１が形成される。次に、全
面に約４００ｎｍの膜厚を有した第３のシリコン酸化膜
１１３が堆積される。エミッタ領域が形成される領域を
内包する姿態を有した所定の領域のシリコン窒化膜１１
３およびＰ+ 型多結晶シリコン膜１１１が順次異方性エ
ッチングにより除去され、開口部１４１が形成される。
全面に約２５０ｎｍの膜厚を有した第４のシリコンシリ
コン酸化膜１１５が堆積される〔図５（ａ）〕。
【００４７】次に、このシリコン酸化膜１１５が異方性
エッチングによるエッチバックが施される。これによ
り、開口部１４１の側壁には、シリコン酸化膜１１３並
びにＰ+ 型多結晶シリコン膜１１１の側面を覆い，第４
のシリコン酸化膜１１５からなる第１のスペーサが形成
される。このエッチバックにより、この第１のスペーサ
直下のシリコン酸化膜１５３Ａも除去される。この段階
では、シリコン酸化膜１１３の膜厚が約３５０ｎｍにな
り、シリコン酸化膜１１５からなる第１のスペーサの幅
が約２００ｎｍになる。続いて、熱燐酸によりシリコン
窒化膜１５２Ｂのエッチングが行なわれ、開口部１４２
Ｂが形成される。この開口部１４２Ｂは、開口部１４１
より約１８０ｎｍ広がっている。すなわち、シリコン酸
化膜１１５からなる第１のスペーサ端部からは約４３０
ｎｍ，Ｐ+ 型多結晶シリコン膜１１１直下の約１８０ｎ
ｍのシリコン窒化膜１５２Ｂがアンダーカットされてい
る〔図５（ｂ）〕。
【００４８】次に、弗酸と弗化アンモニウムとが約１：
３０であるバッファード弗酸により、シリコン酸化膜の
等方性エッチングが行なわれ、Ｐ+ 型多結晶シリコン膜
１１１直下のシリコン酸化膜１５３Ｂおよびシリコン酸
化膜１５１Ｂが約２１０ｎｍ（＝所定幅Ｄ）アンダーカ
ットされ、開口部１４３Ｂが形成される。このとき、シ
リコン酸化膜１１３の膜厚が約３００ｎｍになり、シリ
コン酸化膜１１５からなる第１のスペーサの幅が約１５
０ｎｍになる。さらに、開口部１４３Ｂ直下のシリコン
酸化膜１５１Ｂの膜厚は、約５０ｎｍとなる〔図５
（ｃ）〕。
【００４９】次に、上記第１の実施例と同様の方法によ
り、ＵＨＶ／ＣＶＤ法によるＰ+ 型多結晶シリコン膜１
２２Ｂの選択成長が行なわれる〔図６（ａ）〕。
【００５０】次に、再び上記バッファード弗酸により、
シリコン酸化膜の等方性エッチングが行なわれ、Ｐ+ 型
多結晶シリコン膜１１１直下のシリコン酸化膜１５１Ａ
が約６０ｎｍアンダーカットされ、開口部１４４が形成
され、Ｎ- 型シリコンエピタキシャル層１０３の上面が
露出される。このとき、シリコン酸化膜１１３の膜厚が
約２５０ｎｍになり、シリコン酸化膜１１５からなる第
１のスペーサの幅が約１００ｎｍになる〔図６
（ｂ）〕。
【００５１】次に、再びＵＨＶ／ＣＶＤ法による低濃度
のボロンをドープしたシリコンの選択成長が行なわれ、
第１の単結晶半導体膜であり，ボロン濃度が約１×１０
16ｃｍ-3，膜厚が約３０ｎｍのＰ- 型単結晶シリコン層
１２１Ｂが形成される。これと同時に、Ｐ+ 型多結晶シ
リコン層１２２Ｂの露出面に直接に接続されるＰ- 型多
結晶シリコン膜（図示せず）が形成される。このＰ- 型
多結晶シリコン膜とＰ- 型単結晶シリコン層１２１Ｂと
は直接に接続している。さらに９００℃，５分程度の熱
処理が行なわれ、このＰ- 型多結晶シリコン膜は、第３
の多結晶半導体膜であるボロン濃度が１×１０19ｃｍ-3
程度のＰ+ 型多結晶シリコン膜１２３Ａに変換される
〔図６（ｃ）〕。その後の工程は、上記第１の実施例と
全く同じであり、図４に示した半導体装置が得られる。
【００５２】上記第２の実施例は、上記第１の実施例の
有する効果を有している。さらに本実施例は、（製法に
も関連した効果であるが）ベース抵抗が上記第１の実施
例より低くなるという効果がある。これは、第２の多結
晶半導体膜であるＰ+ 型多結晶シリコン膜１２２Ｂの形
成方法に関係する。上記第１の実施例では、シリコン窒
化膜１５２Ａのみへの選択成長により第２の多結晶半導
体膜であるＰ+ 型多結晶シリコン膜１２２Ａが形成され
ていた。このため、Ｐ+ 型多結晶シリコン膜１２２Ａの
（横方向の）幅には上限があり、これにしたがってＤの
値が制約され、Ｐ+ 型多結晶シリコン膜１１１と第３の
多結晶半導体膜であるＰ+ 型多結晶シリコン膜１２３Ａ
との接触面積も制約された。これに対して本実施例で
は、シリコン窒化膜１５２ＢおよびＰ+ 型多結晶シリコ
ン膜１１１への選択成長によりＰ+型多結晶シリコン膜
１２２Ｂが形成されるため、このＰ+ 型多結晶シリコン
膜１２２Ｂの（横方向の）幅への制約は緩くなり、Ｐ+
型多結晶シリコン膜１１１とこのＰ+ 型多結晶シリコン
膜１２２Ｂとの接触面積は大幅に広くなる。その結果、
本実施例ではベース抵抗が低減されることになる。
【００５３】半導体装置の断面図である図７を参照する
と、本発明の第４の実施例は、上記第２の実施例と以下
の点で異なっている。本実施例では、真性ベース領域
は、Ｐ- 型単結晶シリコン・ゲルマニウム合金層１２７
からなる。また、このＰ+ 型単結晶シリコン・ゲルマニ
ウム合金層１２７に接続される第３の多結晶半導体膜
は、Ｐ+ 型多結晶シリコン・ゲルマニウム合金膜１２８
からなる。このように本実施例では、真性ベース領域が
Ｐ- 型単結晶シリコン・ゲルマニウム合金層１２７で構
成されるため、これの禁制帯幅がエミッタ領域であるＮ
+ 型単結晶シリコン層１２６の禁制帯幅より狭くなる。
このため本実施例によるバイポーラトランジスタは、上
記第２に実施例に比べて、遮断周波数ｆT が向上し、電
流増幅率ｈFEが大きくなる。なお、本実施例は、上記第
１の実施例にも応用することが容易である。
【００５４】半導体装置の断面図である図８を参照する
と、本発明の第４の実施例は、上記第２の実施例に対し
て以下の構造上の相違点がある。本実施例のベース引き
出し電極は、Ｐ+ 型多結晶シリコン膜１１１ａとチタン
・シリサイド膜１１６との積層膜から構成されている。
このため、本実施例は上記第２の実施例よりベース抵抗
がさらに低減されることになる。なお、上記第４の実施
例は、上記第２の実施例に対する応用であるが、上記第
１の実施例，上記第３の実施例にも容易に応用できる。
【００５５】本実施例のベース引き出し電極の形成の要
点は、以下のようになっている。Ｎ+ 型多結晶シリコン
膜１１２，Ｎ+ 型コレクタ引き出し領域１０５が形成さ
れた後、全面に多結晶シリコン膜が形成される。この多
結晶シリコン膜にボロンが拡散されＰ+ 型多結晶シリコ
ン膜に変換された後、ＢＳＧ膜が除去される。スパッタ
リングにより全面にチタン膜が形成された後、熱処理に
よりチタン・シリサイド膜が形成される。その後、この
積層膜がパターニングされ、Ｐ+ 型多結晶シリコン膜１
１１ａとチタン・シリサイド膜１１６との積層膜からな
るベース引き出し電極が形成される。
【００５６】
【発明の効果】以上説明したように本発明の半導体装置
によると、コレクタ領域の一部を構成する逆導電型のシ
リコンエピタキシャル層とベース引き出し電極の少なく
とも一部となる一導電型の第１の多結晶半導体膜とを絶
縁分離する積層絶縁膜の膜厚を厚くすることができる。
さらに、この積層絶縁膜に設けられた上記シリコンエピ
タキシャンル層に達する開口部の側壁の一部を直接に覆
う一導電型の第２の多結晶半導体膜を設けることによ
り、真性ベース領域をなす一導電型の第１の単結晶半導
体層を薄くすることが容易になる。このため、遮断周波
数ｆT の向上を犠牲にすることなくベース領域とコレク
タ領域との間の寄生容量を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の断面図である。
【図２】上記第１の実施例の製造工程の断面図である。
【図３】上記第１の実施例の製造工程の断面図である。
【図４】本発明の第２の実施例の断面図である。
【図５】上記第２の実施例の製造工程の断面図である。
【図６】上記第２の実施例の製造工程の断面図である。
【図７】本発明の第３の実施例の断面図である。
【図８】本発明の第４の実施例の断面図である。
【図９】従来の半導体装置の断面図である。
【符号の説明】
１０１，２０１ Ｐ- 型単結晶シリコン基板 １０２，２０２ Ｎ+ 型埋め込み層 １０３，２０３ Ｎ- 型シリコンエピタキシャル層 １０４，１０４ａ，２０４，２０４ａ フィールド酸
化膜 １０５，２０５ Ｎ+ 型コレクタ取り出し領域 １０６，２０６ シリコン基体 １０７Ａ，１０７Ｂ 積層絶縁膜 １１１，１２２Ａ，１２２Ｂ，１２３Ａ，１２３Ｂ，２
１１，２２２ Ｐ+型多結晶シリコン膜 １１２，２１２ Ｎ+ 型多結晶シリコン膜 １１３，１１５，１２５，１５１Ａ，１５１Ｂ，１５３
Ａ，１５３Ｂ，２１３シリコン酸化膜 １１４，１４１，１４２Ａ，１４２Ｂ，１４３Ａ，１４
３Ｂ，１４４，２１４，２４１，２４３ 開口部 １１６ チタン・シリサイド膜 １２１Ａ，１２１Ｂ，２２１ Ｐ- 型単結晶シリコン
層 ２２６ 第２の絶縁膜スペーサ １２６ Ｎ+ 型単結晶シリコン層 １２７ Ｐ+ 型単結晶シリコン・ゲルマニウム合金層 １２８ Ｐ+ 型多結晶シリコン・ゲルマニウム合金膜 １３１，１３２，１３３，２３１，２３２，２３３
金属電極 １５２Ａ，１５２Ｂ，２０７ シリコン窒化膜 ２１５ 第１のスペーサ ２２１ Ｐ型単結晶シリコン層 ２２５ 第２のスペーサ ２２６ Ｎ型単結晶シリコン層

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 上面の少なくとも一部が逆導電型のシリ
    コンエピタキシャル層により覆われた逆導電型の埋め込
    み層を表面に選択的に有する一導電型の単結晶シリコン
    基板と、 前記シリコンエピタキシャル層に達する第１の開口部を
    有して前記単結晶シリコン基板表面上に設けられた第１
    のシリコン酸化膜と、 前記第１の開口部に接続されて該第１の開口部を内包す
    る姿態を有した第２の開口部を有し、前記第１のシリコ
    ン酸化膜表面上に設けられたシリコン窒化膜と、 前記第２の開口部に接続されて前記第１の開口部と同形
    の第３の開口部を有し、前記シリコン窒化膜表面上に設
    けられた第２のシリコン酸化膜と、 少なくとも下層が一導電型の第１の多結晶半導体膜から
    なり、前記第３の開口部端部から所定幅のせり出しを有
    して該第３の開口部に内包される姿態を有した第４の開
    口部を有し、少なくとも該第３の開口部周辺の前記第２
    のシリコン酸化膜表面上に設けられたベース引き出し電
    極と、 前記第４の開口部を有して前記ベース引き出し電極を直
    接に覆う第４のシリコン酸化膜と、 前記第４の開口部の側壁をなす前記ベース引き出し電極
    の側面並びに前記第４のシリコン酸化膜の側面を直接に
    覆う第５のシリコン酸化膜からなる第１のスペーサと、 前記第２の開口部により露出された前記第１のシリコン
    酸化膜の上面および前記第２のシリコン酸化膜の底面を
    直接に覆い、前記第２の開口部の側壁をなす前記シリコ
    ン窒化膜の側面を直接に覆い、所望の幅を有して該第２
    の開口部内に設けられた一導電型の第２の多結晶半導体
    膜と、 前記第３の開口部により露出された前記第１の多結晶半
    導体膜の底面に直接に接続され、該第３の開口部の側壁
    をなす前記第２のシリコン酸化膜の側面を直接に覆い、
    少なくとも該第３の開口部により露出された前記第２の
    多結晶半導体膜の上面と前記第２の開口部内に露出した
    該第２の多結晶半導体膜の側面の一部とに直接に接続さ
    れた一導電型の第３の多結晶半導体膜と、 前記第１の開口部により露出された前記シリコンエピタ
    キシャル層の上面に直接に接続され、少なくとも前記第
    ３の多結晶半導体膜の底面に直接に接続され、前記第２
    の多結晶半導体膜に接続され、少なくとも該第１の開口
    部の一部を充填する一導電型の第１の単結晶半導体層
    と、 前記第１のスペーサの側面の少なくとも一部，前記第３
    の開口部により露出された該第１のスペーサの底面，お
    よび少なくとも前記第２の開口部並びに該第３の開口部
    内に露出された前記第３の多結晶半導体膜の側面を直接
    に覆い、該第２の開口部内に露出された前記第１の単結
    晶半導体層の上面の一部を直接に覆う第５のシリコン酸
    化膜からなる第２のスペーサと、 前記第２のスペーサの側面の少なくとも一部を直接に覆
    い、該第２のスペーサに覆われていない前記第１の単結
    晶半導体層の上面に直接に接続された逆導電型の第２の
    単結晶半導体層とを有することを特徴とする半導体装
    置。
  2. 【請求項２】 前記第１および第２の単結晶半導体層
    と、前記第１，第２および第３の多結晶半導体膜とがシ
    リコンからなることを特徴とする請求項１記載の半導体
    装置。
  3. 【請求項３】 前記第２の単結晶半導体層と前記第１お
    よび第２多結晶半導体膜とがシリコンからなり、前記第
    １の単結晶半導体層および前記第３の多結晶半導体膜が
    シリコン・ゲルマニウムからなることを特徴とする請求
    項１記載の半導体装置。
  4. 【請求項４】 前記ベース引き出し電極が前記第１の多
    結晶半導体膜と該第１の多結晶半導体膜の上面に直接に
    接続される高融点金属シリサイド膜とからなることを特
    徴とする請求項１，請求項２あるいは請求項３記載の半
    導体装置。
  5. 【請求項５】 上面の少なくとも一部が逆導電型のシリ
    コンエピタキシャル層により覆われた逆導電型の埋め込
    み層を表面に選択的に有する一導電型の単結晶シリコン
    基板と、 前記シリコンエピタキシャル層に達する第１の開口部を
    下部に有し、該第１の開口部に接続されて該第１の開口
    部を内包する姿態を有した第２の開口部を上部に有し、
    前記単結晶シリコン基板表面上に設けられた第１のシリ
    コン酸化膜と、 前記第２の開口部に接続されて該第２の開口部に内包さ
    れる姿態を有した第３の開口部を有し、前記第１のシリ
    コン酸化膜表面上に設けられたシリコン窒化膜と、 前記第３の開口部に接続されて前記第２の開口部と同形
    の第４の開口部を有し、前記シリコン窒化膜表面上に設
    けられた第２のシリコン酸化膜と、 少なくとも下層が一導電型の第１の多結晶半導体膜から
    なり、前記第４の開口部端部から所定幅のせり出しを有
    して該第３の開口部に内包される姿態を有した第５の開
    口部を有し、少なくとも該第４の開口部周辺の前記第２
    のシリコン酸化膜表面上に設けられたベース引き出し電
    極と、 前記第５の開口部を有して前記ベース引き出し電極を直
    接に覆う第４のシリコン酸化膜と、 前記第５の開口部の側壁をなす前記ベース引き出し電極
    の側面並びに前記第４のシリコン酸化膜の側面を直接に
    覆う第５のシリコン酸化膜からなる第１のスペーサと、 前記第２の開口部により露出された前記第１のシリコン
    酸化膜の上面および側面および前記シリコン窒化膜の底
    面と前記第３の開口部の側壁をなす該シリコン窒化膜の
    側面と前記第４の開口部により露出された該シリコン窒
    化膜の上面と該第４の開口部の側壁をなす前記第２のシ
    リコン酸化膜の側面とを直接に覆い、該第４の開口部に
    より露出された前記第１の多結晶半導体膜の底面に直接
    に接続され、該第４の開口部により露出された該第１の
    多結晶半導体膜の底面直下の該第２，該第３，および該
    第４の開口部内に設けられた一導電型の第２の多結晶半
    導体膜と、 前記第１の開口部により露出された前記第２の多結晶半
    導体膜の底面と該第２の多結晶半導体膜の側面とに直接
    に接続され、前記第１のスペーサの底面の少なくとも一
    部と該第１の開口部の側壁をなす前記第１のシリコン酸
    化膜の側壁の一部とを直接に覆う一導電型の第３の多結
    晶半導体膜と、 前記第１の開口部により露出された前記シリコンエピタ
    キシャル層の上面と前記第３の多結晶半導体膜の底面と
    に直接に接続され、該第１の開口部の一部を充填を充填
    する一導電型の第１の単結晶半導体層と、 前記第１のスペーサの側面の少なくとも一部，前記第４
    の開口部により露出された前記第３の多結晶半導体膜に
    覆われていない該第１のスペーサの底面，前記第３の多
    結晶半導体膜の側面，および前記第１の開口部内に露出
    された前記第１の単結晶半導体層の上面の一部を直接に
    覆う第５のシリコン酸化膜からなる第２のスペーサと、 前記第２のスペーサの側面の少なくとも一部を直接に覆
    い、前記第１の開口部内に露出された該第２のスペーサ
    に覆われていない前記第１の単結晶半導体層の上面に直
    接に接続された逆導電型の第２の単結晶半導体層とを有
    することを特徴とする半導体装置。
  6. 【請求項６】 前記第１および第２の単結晶半導体層
    と、前記第１，第２および第３の多結晶半導体膜とがシ
    リコンからなることを特徴とする請求項５記載の半導体
    装置。
  7. 【請求項７】 前記第２の単結晶半導体層と前記第１お
    よび第２多結晶半導体膜とがシリコンからなり、前記第
    １の単結晶半導体層および前記第３の多結晶半導体膜が
    シリコン・ゲルマニウムからなることを特徴とする請求
    項５記載の半導体装置。
  8. 【請求項８】 前記ベース引き出し電極が前記第１の多
    結晶半導体膜と該第１の多結晶半導体膜の上面に直接に
    接続された高融点金属シリサイド膜とからなることを特
    徴とする請求項５，請求項６あるいは請求項７記載の半
    導体装置。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008126A (en) * 1992-04-08 1999-12-28 Elm Technology Corporation Membrane dielectric isolation IC fabrication
US5592017A (en) * 1995-03-23 1997-01-07 Texas Instruments Incorporated Self-aligned double poly BJT using sige spacers as extrinsic base contacts
US6020257A (en) * 1995-06-07 2000-02-01 Elm Technology Corporation Membrane dielectric isolation IC fabrication
JP2746225B2 (ja) * 1995-10-16 1998-05-06 日本電気株式会社 半導体装置及びその製造方法
US5700716A (en) 1996-02-23 1997-12-23 Micron Technology, Inc. Method for forming low contact resistance contacts, vias, and plugs with diffusion barriers
JP3366919B2 (ja) * 1997-06-27 2003-01-14 エヌイーシー化合物デバイス株式会社 半導体装置
FR2779573B1 (fr) 1998-06-05 2001-10-26 St Microelectronics Sa Transistor bipolaire vertical comportant une base extrinseque de rugosite reduite, et procede de fabrication
DE19940278A1 (de) * 1999-08-26 2001-03-08 Inst Halbleiterphysik Gmbh Schichtstruktur für bipolare Transistoren und Verfahren zu deren Herstellung
US6521974B1 (en) * 1999-10-14 2003-02-18 Hitachi, Ltd. Bipolar transistor and manufacturing method thereof
JP2001332561A (ja) * 2000-05-22 2001-11-30 Nec Corp バイポーラトランジスタおよびその製造方法
DE10160509A1 (de) * 2001-11-30 2003-06-12 Ihp Gmbh Halbleitervorrichtung und Verfahren zu ihrer Herstellung
US7541624B2 (en) * 2003-07-21 2009-06-02 Alcatel-Lucent Usa Inc. Flat profile structures for bipolar transistors
US8603885B2 (en) 2011-01-04 2013-12-10 International Business Machines Corporation Flat response device structures for bipolar junction transistors

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5101256A (en) * 1989-02-13 1992-03-31 International Business Machines Corporation Bipolar transistor with ultra-thin epitaxial base and method of fabricating same
JP2705344B2 (ja) * 1990-04-13 1998-01-28 日本電気株式会社 半導体装置及びその製造方法
US5374846A (en) * 1990-08-31 1994-12-20 Nec Corporation Bipolar transistor with a particular base and collector regions
US5235206A (en) * 1990-10-24 1993-08-10 International Business Machines Corporation Vertical bipolar transistor with recessed epitaxially grown intrinsic base region
US5321301A (en) * 1992-04-08 1994-06-14 Nec Corporation Semiconductor device

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