JP3351661B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置および製造
方法に関するものであり、特にバイポーラトランジスタ
およびその製造方法に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】近
年、高速ＬＳＩを実現するため高速シリコンバイポーラ
技術の開発が進められ、２層多結晶シリコンを用いてト
ランジスタを形成する技術が提案されている。このトラ
ンジスタの製造方法を図６を参照して説明する。図６
（ａ）は上記トランジスタの外部ベース領域の一部５
ａ′、開口内側壁１５及び、エミッタ領域１８の配置関
係を示す平面図、図６（ｂ）は図６（ａ）に示すトラン
ジスタを切断線Ａ−Ａ′で切断した場合の断面図、図６
（ｃ）は切断線Ｂ−Ｂ′で切断した場合の断面図であ
る。

【０００３】まずシリコン基板１上に高濃度のｎ型埋め
込み層２を形成し、この埋め込み層２上にコレクタエピ
タキシャル層３を成長させる。そしてこのエピタキシャ
ル層３に溝を形成し、この溝に絶縁膜を埋め込むことに
よって素子分離領域４を形成する。

【０００４】次にベース引き出し電極となる多結晶シリ
コン膜１０を形成し、この多結晶シリコン膜１０にｐ型
の不純物を注入する。その後、酸化膜１１および窒化膜
１２をＣＶＤ法を用いて順次堆積する。エミッタ領域を
形成するために、リソグラフィ技術を用いて窒化膜１
２、酸化膜１１、および多結晶シリコン膜１０にエピタ
キシャル層３が露出するような開口を開け、次いで熱拡
散法により多結晶シリコン膜１０から不純物をエピタキ
シャル層３に拡散させて外部ベース領域５ａを形成す
る。この際、上記開口は素子領域の内部に形成される
が、リソグラフィ工程での合わせ余裕をとる必要がある
ことおよび外部ベース領域５ａとベース引き出し電極１
０とのコンタクトをとる必要があることにより、図６に
示す距離Ｘ１が必要になる。

【０００５】その後、露出したエピタキシャル層にｐ型
の不純物をイオン注入して内部ベース領域５ｂを形成す
る。次に酸化膜を全面に堆積し、異方性エッチングを行
うことにより上記開口内側壁１５を形成する。これによ
りエミッタ開口が形成される。このエミッタ開口を埋め
込むように多結晶シリコン層１７を堆積した後、この多
結晶シリコン層１７にｎ型の不純物を注入し、熱処理す
ることによって上記不純物を内部ベース領域に拡散させ
てエミッタ領域１８を形成する。次いでｎ型不純物を含
む多結晶シリコン層１７を所定形状にパターニングする
ことによってエミッタ引き出し電極１７を形成する。

【０００６】このような方法によって製造されたトラン
ジスタはエミッタ層１８およびベース層５ｂを薄くでき
るので高い遮断周波数を有する。したがって高速動作に
適しており、広く使われている。しかしながらさらに高
速動作を得るには高い遮断周波数を達成するとともに寄
生容量を小さくすることが必要である。

【０００７】ところで、図６に示されるトランジスタに
おいて外部ベース領域５ａの平面積を考えてみると、こ
れはベース引き出し電極１０と内部ベース領域５ｂを繋
ぐために必要だけであって、実際のトランジスタ動作に
は関与しない上、ベース・コレクタ間の容量を増大させ
てしまうので、なるべく小さくする必要がある。そこで
図７に示されるような構造が提案されている。ここで図
７（ａ）はトランジスタの平面図、図７（ｂ）はこのト
ランジスタを切断線Ａ−Ａ′で切った断面図、さらに図
７（ｃ）は切断線Ｂ−Ｂ′で切った断面図である。この
ように、ＡＡ′方向は図６（ｂ）に示されるトランジス
タ構造と同じであるが、ＢＢ′方向は素子領域の長さを
短くし、外部ベース領域５ａの拡散源となるベース引き
出し電極１０が素子分離酸化膜４の上で切られているの
で、外部ベース領域５ａが形成されていない。したがっ
てベース・コレクタ間容量が減少して、高速動作に効果
がある。しかし、この構造では素子分離酸化膜４近傍の
エミッタ領域１８から出るキャリアは酸化膜４との境界
面に沿って図７（ｃ）に示す矢印のようにコレクタ領域
３に流れ込むためにリーク電流が発生し易く、信頼性に
問題があった。

【０００８】本発明は上記事情を考慮してなされたもの
であって、高速動作が可能でかつ信頼性高いバイポーラ
トランジスタを備えた半導体装置およびその製造方法を
提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明による半導体装置
は、半導体基板上の同一層内で、絶縁部によって囲まれ
るように形成された第１導電型の第１の半導体領域と、
前記第１の半導体領域を覆うように、この第１の半導体
領域および少なくとも前記絶縁部の前記第１の半導体領
域に隣接する領域まで延在するように形成された前記第
１導電型とは異なる第２導電型の第１の半導体層と、前
記第１の半導体領域上の、前記第１の半導体層の表面領
域に形成された第１導電型の第２の半導体領域と、を備
えていることを特徴とする。

【００１０】また本発明による半導体装置の製造方法
は、第１導電型の埋め込み層が形成された半導体基板上
に、第１導電型の第１のエピタキシャル層を形成する工
程と、前記第１のエピタキシャル層に溝を形成し、この
溝に第１の絶縁膜を埋め込むことによって前記第１のエ
ピタキシャル層を絶縁分離する工程と、横方向の成長を
制御する選択エピタキシャル技術を用いて前記第１のエ
ピタキシャル層上の領域およびこの領域に隣接する前記
第１の絶縁膜上の一部の領域に、前記第１導電型とは異
なる第２導電型の第２のエピタキシャル層を形成する工
程と、この工程の後に、前記第２のエピタキシャル層上
の、前記第１のエピタキシャル層を覆う領域に第２の絶
縁膜を形成する工程と、導電体膜を堆積して所定形状に
パターニングした後、全面に第３の絶縁膜を形成する工
程と、前記第３の絶縁膜および導電体膜をパターニング
することにより、前記第２の絶縁膜上の、前記第１のエ
ピタキシャル層を覆う領域上に第１の開口を形成する工
程と、この第１の開口の側面に絶縁物からなる側壁を形
成する工程と、前記第２のエピタキシャル層が露出する
まで前記第２の絶縁膜を選択的にエッチングし、前記第
２の絶縁膜内に第２の開口を形成する工程と、前記第１
および第２の開口を埋め込むように、第１導電型の不純
物を含む半導体膜を堆積する工程と、熱処理することに
よって、前記半導体膜の不純物を前記第２のエピタキシ
ャル層に固相拡散させることにより前記第２のエピタキ
シャル層に第１導電型の半導体領域を形成する工程と、
を備えていることを特徴とする。

【００１１】

【作用】上述のように構成された本発明の半導体装置に
よれば、ベース層となる第１の半導体層はコレクタ領域
となる第１の半導体領域を覆うように、この第１の半導
体領域および絶縁部上に形成されているため、従来の場
合に必要であった外部ベース領域を無くすることがで
き、これによりコレクタ領域を小さくすること、すなわ
ちベース・コレクタ容量を小さくすることが可能とな
り、高速動作を行わせることができる。また、ベース層
がコレクタ領域と絶縁部との境界を覆うため、エミッタ
領域となる第２の半導体領域から出力されるキャリアは
絶縁部の境界に沿ってコレクタ領域にほとんど流れず、
信頼性を向上することができる。

【００１２】また上述のように構成された本発明の半導
体装置の製造方法によれば、ベース層となる第２のエピ
タキシャル層はコレクタ領域となる第１のエピタキシャ
ル層上の領域およびこの領域に隣接する第１の絶縁膜上
の一部の領域に、横方向の成長を制御する選択エピタキ
シャル技術を用いて形成されるため、従来の場合に必要
であった外部ベース領域を無くすることができ、これに
よりコレクタ領域を小さくすること、すなわち、コレク
タ・ベース容量を小さくすることが可能となり、高速動
作を行わせることができる。また、ベース層がコレクタ
領域と第１の絶縁膜との境界を覆うため、エミッタ領域
となる半導体領域から出力されるキャリアは第１の絶縁
膜に沿ってコレクタ領域に流れなくなり、信頼性を向上
することができる。

【００１３】

【実施例】本発明による半導体装置の一実施例を図１お
よび図２を参照して説明する。この実施例の半導体装置
は、ｎｐｎ型バイポーラトランジスタであって、その平
面図を図２（ａ）に示し、図２（ａ）の切断線Ａ−Ａ′
で切断したときの断面を図１に示し、図２（ａ）の切断
線Ｂ−Ｂ′で切断したときの断面を図２（ｂ）に示す。
この実施例の半導体装置においては、ｐ型のシリコン
基板１上に高濃度のｎ型埋め込み層２が形成され、この
埋め込み層２上には素子分離絶縁膜４によって素子分離
されたｎ型のコレクタ領域３とｎ型のコレクタコンタク
ト領域３ａが形成されている。

【００１４】コレクタ領域３上にはこのコレクタ領域３
を覆うようにｐ型のベース領域５が形成され、コレクタ
コンタクト領域３ａ上にはｎ型のコレクタ引き出し電極
７が形成されている。

【００１５】そして、ベース領域５の表面にｎ型のエミ
ッタ領域１８が形成され、このエミッタ領域１８を囲む
ようにしてベース領域５上に絶縁膜からなるエッチング
ストッパ９が設けられている。

【００１６】またベース領域５に接続するように例えば
ｐ型の不純物がドープされた多結晶シリコンからなるベ
ース引き出し電極１０が設けられ、エミッタ領域１８に
接続するように例えばｎ型不純物がドープされた多結晶
シリコンからなるエミッタ引き出し電極１７が設けられ
ている。ベース引き出し電極１０とエミッタ引き出し電
極１７はエッチングストッパ膜９と、絶縁膜からなる側
壁１５とによって電気的に絶縁されている。

【００１７】そしてベース引き出し電極１０およびコレ
クタ引き出し電極７を覆うように、酸化膜１１、窒化膜
１２が積層され、この酸化膜１１および窒化膜１２に
は、ベース引き出し電極１０とベース電極２４とのコン
タクトを取るために開口２１と、コレクタ引き出し電極
７とコレクタ電極２５とのコンタクトを取るための開口
２２が設けられている。また、エミッタ引き出し電極１
７にはエミッタ電極２３が接続される。なお、コレクタ
引き出し電極７を設けないでコレクタコンタクト領域３
ａに直接にコレクタ電極２５を接続しても良い。

【００１８】この実施例の半導体装置は、コレクタ領域
３上に、このコレクタ領域３を覆うようにベース領域５
が形成されているため、従来の場合に比べてコレクタ領
域を小さくすることが可能となる。これによりベース・
コレクタ間容量を小さくすることができ、高速動作が可
能となる。また、ベース領域５が素子分離領域４上にも
延びているため、エミッタ領域１８から出るキャリアは
従来の場合と異なり、素子分離領域４の境界面に沿って
コレクタ領域３に流れ込まず、信頼性は向上する。

【００１９】また、上記実施例においては、ベース引き
出し電極１０には不純物がドープされた多結晶シリコン
が用いられているが、高融点金属を用いることによりベ
ース抵抗を低くすることが可能となり、ノイズを低減す
ることができる。

【００２０】本発明による半導体装置の製造方法の一実
施例を図３乃至図４を参照して説明する。この実施例の
製造方法は図１および図２に示すバイポーラトランジス
タを製造するものであって、まず図３（ａ）に示すよう
にｐ型シリコン基板１上に通常の拡散技術を用いて高濃
度のｎ型埋め込み層２を形成し、この埋め込み層２上に
コレクタ領域３およびコレクタコンタクト領域３ａ（図
１参照）となるｎ型のコレクタエピタキシャル層３を成
長させる。その後、エピタキシャル層３に溝を形成し、
この溝に絶縁膜を埋め込むことによって素子分離領域４
を形成する（図３（ａ）参照）。この素子分離領域４に
よってバイポーラトランジスタの素子領域（活性領域）
が絶縁分離されるとともにコレクタ領域３とコレクタコ
ンタクト領域が分離される。

【００２１】次に図３（ｂ）に示すように、選択エピタ
キシャル技術によってコレクタ領域３およびコレクタコ
ンタクト領域３ａ上にベース領域５およびコレクタ引き
出し電極７（図１参照）となるシリコン結晶膜５，７を
成長させる。このとき、このシリコン結晶膜５，７は単
結晶シリコンであり、素子分離領域４上にも所定の距離
Ｙだけ単結晶シリコン膜５，７を横方向に成長させる。
この単結晶シリコン膜５，７の成長の際、所定の圧力、
温度、ガス流量で例えばジボランＢ₂ Ｈ₆ を混入し、単
結晶シリコン膜５，７をｐ型にドープする。その後、単
結晶シリコン膜７をｎ型にドープする。これにより単結
晶シリコン膜５はベース領域となり、単結晶シリコン膜
７はコレクタ引き出し電極となる。また、例えばモノゲ
ルマンＧｅＨ₄ を所定の圧力、温度、ガス流量で加えて
やれば、単結晶シリコン膜５，７をＳｉＧｅ層に形成す
ることも可能である。

【００２２】次に図３（ｃ）に示すように、ベース領域
（ベース層）５上に絶縁膜を堆積してパターニングする
ことによってエッチングストッパ膜９を形成する。この
エッチングストッパ膜９は後述する側壁１５の材料に対
して大きな選択比がとれ、下地のベース層５にダメージ
を与えないようにするためにウェット系のエッチングで
除去される材料例えばＳｉＯ₂ 等を使用するのが望まし
い。

【００２３】その後、図３（ｄ）に示すように、所定の
膜厚の多結晶シリコン膜１０をＣＶＤ法等を用いて堆積
し、ｐ型の不純物例えば、ボロンをイオン注入する。な
お、多結晶シリコン膜１０を堆積してｐ型の不純物をイ
オン注入する代わりに、ｐ型不純物が既にドープされた
多結晶シリコン膜を堆積しても良い。また、多結晶シリ
コン膜の代わりに高融点金属、例えばタングステンから
なる膜を堆積しても良い。導電性の多結晶シリコン膜１
０をパターニングした後、ＣＶＤ法を用いて所定の膜厚
の酸化膜１１および窒化膜１２を順次堆積する（図３
（ｄ）参照）。

【００２４】次に図４（ａ）に示すように、フォトリソ
グラフィを用いて素子領域（活性領域）上の窒化膜１
２、酸化膜１１、および多結晶シリコン膜１０に開口１
４を形成する。その後図４（ｂ）に示すように、例えば
ＳｉＮからなる絶縁物を所定の厚さに堆積し、異方性エ
ッチング例えばＲＩＥを用いてエッチングすることによ
って開口１４内に側壁１５を形成する。続いて図４
（ｃ）に示すように露出しているエッチングストッパ膜
９をウエットエッチング等を用いて選択的に除去し、エ
ミッタ領域を形成するための開口１６を形成する。その
後、図４（ｄ）に示すように、全面に多結晶シリコン膜
１７を堆積し、ｎ型の不純物例えば砒素をイオン注入
し、熱処理することによりベースエピタキシャル層５内
に拡散させ、エミッタ領域１８を形成する。

【００２５】なお、多結晶シリコン膜１７を堆積してｎ
型の不純物を注入する代わりに、既にｎ型の不純物がド
ープされた多結晶シリコン膜を堆積するかまたはｎ型不
純物がドープされたシリコン結晶をエピタキシャル成長
させても良い。

【００２６】その後は、多結晶シリコン膜１７をパター
ニングすることによってエミッタ引き出し電極１７を形
成する。そして周知の技術により絶縁膜（図示せず）を
全面に堆積し、この絶縁膜、窒化膜１２、および絶縁膜
１１に開口を設け、この開口を埋め込むように金属膜
（図示せず）を堆積し、この金属膜をパターニングする
ことによってエミッタ電極、ベース電極、コレクタ電極
を形成する。

【００２７】この実施例の製造方法においては、横方向
の成長を制御可能なエピタキシャル技術によりベース層
５を形成することにより、従来の場合に必要であった外
部ベース領域を無くすることが可能となってコレクタ領
域３を従来の場合に比べて小さくすることができる。こ
れによりベース・コレクタ容量を低減することが可能と
なり、高速動作を行わせることができる。また、ベース
層５がコレクタ領域３と素子分離領域４の境界を覆うこ
とにより、エミッタ領域１８からのキャリアは素子分離
領域４の境界面に沿ってコレクタ領域３に流れ込まず、
信頼性は向上する。

【００２８】なお、上記実施例においては、エッチング
ストッパ膜９は、絶縁物から形成したが、図５に示すよ
うにベース領域５を形成する不純物と同型の不純物を含
む酸化膜９ａから形成し、熱工程を加えることにより、
ベース領域５内に固相拡散層６を形成しても良い。これ
によりベース抵抗を上記実施例よりもさらに低くするこ
とが可能となり、ノイズを低減することができ、回路性
能を向上させることができる。なお、上記熱工程はエミ
ッタ領域を形成する際の熱工程と兼用しても良い。

【００２９】なお、上記実施例においてはｎｐｎ型バイ
ポーラトランジスタについて説明したがｐｎｐ型バイポ
ーラトランジスタについても同様にして製造することが
できる。

【００３０】

【発明の効果】なお、以上述べたように本発明によれ
ば、高速動作が可能で信頼性の高いものを得ることがで
きる。

【図面の簡単な説明】

【図１】本発明による半導体装置の一実施例の構成図。

【図２】本発明による半導体装置の一実施例の構成図。

【図３】本発明による半導体装置の製造方法の一実施例
の製造工程断面図。

【図４】本発明による半導体装置の製造方法の一実施例
の製造工程断面図。

【図５】本発明による半導体装置の他の実施例の構成を
示す断面図。

【図６】従来の半導体装置の構成図。

【図７】従来の半導体装置の構成図。

【符号の説明】

１ ｐ型シリコン基板 ２ ｎ⁺ 埋め込み層 ３ コレクタエピタキシャル層（コレクタ領域） ３ａ コレクタコンタクト領域 ４ 素子分離領域 ５ ベース領域（ベース層） ５ａ 外部ベース領域 ５ｂ 内部ベース領域 ６ 固相拡散領域 ９ エッチングストッパ膜 ９ａ 不純物を含む酸化膜 １０ 多結晶シリコン膜（ベース引き出し電極） １１ 酸化膜 １２ 窒化膜 １４ 開口 １５ 側壁 １６ 開口 １７ エミッタ引き出し電極（多結晶シリコン膜） １８ エミッタ領域 ２１，２２ 開口 ２３ エミッタ電極 ２４ ベース電極 ２５ コレクタ電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/331 H01L 29/732

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上の同一層内で、絶縁部によっ
   て囲まれるように形成された第１導電型のコレクタ領域
   と、 前記コレクタ領域を覆うように、このコレクタ領域およ
   び少なくとも前記絶縁部の前記コレクタ領域に隣接する
   領域まで延在するように形成された前記第１導電型とは
   異なる第２導電型のベース層と、 前記コレクタ領域上の、前記ベース層の表面領域に形成
   された第１導電型のエミッタ領域と、 前記エミッタ領域を囲むように前記ベース層上に形成さ
   れた第１の絶縁膜と、 前記ベース層と電気的に接続するように形成された引き
   出し層と、 この引き出し層とは絶縁膜によって電気的に絶縁される
   ように前記エミッタ領域上に形成された第１導電型の半
   導体層と、 を備え、 前記第１の絶縁膜は第２導電型の不純物を含む酸化膜で
   あって、前記ベース層には前記酸化膜からの固相拡散に
   よって形成された拡散層を備えていることを特徴とする
   半導体装置。
2. 【請求項２】第１導電型の埋め込み層が形成された半導
   体基板上に、コレクタ層となる第１導電型の第１のエピ
   タキシャル層を形成する工程と、 前記第１のエピタキシャル層に溝を形成し、この溝に第
   １の絶縁膜を埋め込むことによって前記第１のエピタキ
   シャル層を絶縁分離する工程と、 横方向の成長を制御する選択エピタキシャル技術を用い
   て前記第１のエピタキシャル層上の領域およびこの領域
   に隣接する前記第１の絶縁膜上の一部の領域に、ベース
   層となる前記第１導電型とは異なる第２導電型の第２の
   エピタキシャル層を形成する工程と、この工程の後に、 前記第２のエピタキシャル層上の、前記第１のエピタキ
   シャル層を覆う領域に第２の絶縁膜を形成する工程と、 導電体膜を堆積して所定形状にパターニングした後、全
   面に第３の絶縁膜を形成する工程と、 前記第３の絶縁膜および導電体膜をパターニングするこ
   とにより、前記第２の絶縁膜上の、前記第１のエピタキ
   シャル層を覆う領域上に第１の開口を形成する工程と、 この第１の開口の側面に絶縁物からなる側壁を形成する
   工程と、 前記第２のエピタキシャル層が露出するまで前記第２の
   絶縁膜を選択的にエッチングし、前記第２の絶縁膜内に
   第２の開口を形成する工程と、 前記第１および第２の開口を埋め込むように、第１導電
   型の不純物を含む半導体膜を堆積する工程と、 熱処理することによって、前記半導体膜の不純物を前記
   第２のエピタキシャル層に固相拡散させることにより前
   記第２のエピタキシャル層にエミッタ領域となる第１導
   電型の半導体領域を形成する工程と、 を備え、 前記第２の絶縁膜は第２導電型の不純物を含む酸化膜か
   らなっており、熱処理することによって前記第２のエピ
   タキシャル層に前記酸化膜からの固相拡散によって拡散
   層を形成する工程を更に備えたことを特徴とする半導体
   装置の製造方法。