JPH06267970A - 半導体装置 - Google Patents

半導体装置

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JPH06267970A
JPH06267970A JP5078628A JP7862893A JPH06267970A JP H06267970 A JPH06267970 A JP H06267970A JP 5078628 A JP5078628 A JP 5078628A JP 7862893 A JP7862893 A JP 7862893A JP H06267970 A JPH06267970 A JP H06267970A
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明夫 中川
Kohei Moritsuka
宏平 森塚
Ichiro Omura
一郎 大村
Hiroomi Nakajima
博臣 中島
Yasuhiro Katsumata
康弘 勝又
Toshihiko Iinuma
俊彦 飯沼
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Abstract

(57)【要約】 【目的】 コレクタにおける寄生容量を小さくすること
ができ、バイポーラトランジスタのスイッチング時間の
短縮をはかり得る半導体装置及びその製造方法を提供す
ること。 【構成】 シリコン基板１上にシリコン酸化膜２を形成
した絶縁基板上にバイポーラトランジスタを形成した半
導体装置において、絶縁基板上に半円筒形に形成された
凸型半導体エミッタ領域３と、この凸型半導体エミッタ
領域３を覆うように形成された凸型半導体ベース領域４
と、この凸型半導体ベース領域４を覆うように形成され
た凸型半導体コレクタ領域５とを備えたことを特徴とす
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、絶縁基板上にバイポー
ラトランジスタを形成した半導体装置に係わり、特にト
ランジスタ構造の改良をはかった半導体装置に関する。
【０００２】
【従来の技術】近年、バイポーラ集積回路では、所謂プ
レーナ法を用いてバイポーラトランジスタを半導体基板
上に形成していた。この方法では、埋め込み素子分離領
域を設けて素子を分離すること、埋め込みコレクタ層を
形成してコレクタ領域を下部に一旦潜らせて形成し、横
からコレクタ領域引き上げる形でコレクタとのコンタク
トを表面から取ることが特徴となっている。
【０００３】しかしながら、この種の方法にあっては次
のような問題があった。即ち、コレクタ引き出しに余計
な面積が必要であり、この部分の寄生抵抗，寄生容量が
大きいこと、半導体基板とコレクタが半導体接合分離で
あるため半導体基板とコレクタの寄生容量が大きいこと
などにより、バイポーラトランジスタのスイッチング速
度が遅くなってしまうという問題点があった。
【０００４】
【発明が解決しようとする課題】このように従来、半導
体基板上にプレーナ法などでバイポーラトランジスタを
形成した半導体装置においては、コレクタ部分における
寄生抵抗、寄生容量が大きいため、バイポーラトランジ
スタのスイッチング速度が遅くなってしまうという問題
があった。
【０００５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、コレクタ部における寄
生容量を小さくすることができ、バイポーラトランジス
タのスイッチング速度の高速化をはかり得る半導体装置
を提供することにある。
【０００６】
【課題を解決する手段】本発明の骨子は、絶縁基板上に
バイポーラトランジスタを形成すると共に、このバイポ
ーラトランジスタの構造を工夫してエミッタ，ベース，
コレクタを容易に引き出すことにある。
【０００７】即ち本発明は、絶縁基板上にバイポーラト
ランジスタを形成した半導体装置において、絶縁基板上
の一部に形成されてエミッタ又はコレクタとなる第１の
凸型半導体領域と、この第１の凸型半導体領域を覆うよ
うに形成されてベースとなる第２の凸型半導体領域と、
この第２の凸型半導体領域を覆うように形成されてコレ
クタ又はエミッタとなる第３の凸型半導体領域とを具備
してなることを特徴とする。
【０００８】また、本発明の望ましい実施態様としては
次のものがあげられる。 (1) 第１の凸型半導体領域はエミッタ、第３の凸型半導
体領域はコレクタであること。 (2) 絶縁基板が半導体基板上に絶縁膜を有する構造であ
ること。絶縁基板は、半導体基板の接合技術を用いたＳ
ＯＩ基板、ＳＩＭＯＸ技術を用いたＳＯＩ基板であるこ
と。 (3) 第１の凸型半導体領域が、金属又は金属硅化物の電
極の芯を有すること。 (4) 第１の凸型半導体領域が、半導体ではなく、金属又
は金属硅化物からなること。 (5) 上記構造の半導体装置の製造方法において、絶縁基
板上に半導体層を形成したのち、この半導体層を選択エ
ッチングして第１の凸型半導体領域を形成し、次いで第
１の凸型半導体領域を覆うように第２の凸型半導体領域
を堆積法にて形成し、次いで第２の凸型半導体領域を覆
うように第３の凸型半導体領域を堆積法にて形成するこ
と。 (6) 第１の凸型半導体領域を形成する前に、絶縁基板上
に金属又は金属硅化物からなる凸型領域を形成し、これ
を第１の凸型半導体領域の芯とすること。 (7) 第１〜第３の凸型半導体領域の半導体推積法がエピ
タキシャル成長法であること。
【０００９】
【作用】本発明によれば、絶縁基板上にエミッタ，ベー
ス，コレクタとなる各凸型半導体領域を形成しているの
で、凸型半導体領域と基板間の寄生容量は問題とならな
い。具体的には、絶縁基板として半導体基板上に絶縁膜
を形成したものを用いた場合、各凸型半導体領域、特に
コレクタが半導体基板とは絶縁膜で完全に分離されてい
るので、その間の寄生容量は絶縁膜の厚さを選ぶことに
より小さくすることができる。また、コレクタ電極を上
部から取り出せるので、従来技術のようにコレクタを引
き回して取り出す必要もなくなる。このため、この部分
の面積を十分に小さくすることが可能となり、寄生抵
抗，寄生容量を格段に小さくできる。従って、バイポー
ラトランジスタのスイッチング速度が遅くなってしまう
という問題点を解決できる。
【００１０】
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。 （実施例１）図１は、本発明の第１の実施例に係わるバ
イポーラトランジスタの概略構成を説明するためのもの
で、（ａ）は断面図、（ｂ）は斜視図である。
【００１１】シリコン基板上１に膜厚１μｍのシリコン
酸化膜２が形成された絶縁基板上に、砒素を添加したｎ
タイプシリコンからなる半円筒形（半径０．５μｍ）の
エミッタ領域（第１の凸型半導体領域）３が形成されて
いる。このエミッタ領域３を覆うように、硼素を添加し
たｐタイプシリコンからなる膜厚５ｎｍのベース領域
（第２の凸型半導体領域）４が形成されている。そし
て、このベース領域４を覆うように、燐を添加したｎタ
イプシリコンからなる膜厚０．５μｍのコレクタ領域
（第３の凸型半導体領域）５が形成されている。
【００１２】エミッタ，ベース，コレクタの電極７，
８，９（例えばアルミニウム）は同図に示すようにな
り、エミッタ領域３を鉛筆の芯のように長めに出してこ
の部分で電極７のコンタクトを取る。ベース領域４も同
様に、エミッタ領域３よりは短めであるが長く引き出
す。コレクタ領域５の電極９は真上から取れる。エミッ
タ，ベース，コレクタ共に電極とのコンタクトを取る部
分は、不純物の添加濃度と高くして電極とのオーミック
コンタクトが取れるようにする。
【００１３】なお、エミッタ領域３は必ずしも完全な半
円筒形である必要はなく、図２（ａ）に示すように蒲鉾
型であってもよいし、図２（ｂ）に示すように矩形であ
ってもよい。このとき、ベース領域４及びコレクタ領域
５の形もこれに応じて変わることは言うまでもない。
【００１４】図３には、この実施例の変形例を示す。エ
ミッタの芯の部分の抵抗を低くするには、図３（ａ）に
示すようにエミッタ領域３の芯の部分を金属又は金属硅
化物６で置き換える。金属としては例えばタングステ
ン、金属硅化物としてはＮｉＳｉ2 （ニッケルダイシリ
サイド）等がある。ＮｉＳｉ2 の結晶の格子定数はシリ
コンのそれと極めて近いので、ＮｉＳｉ2 を核にしてエ
ミッタシリコンをエピタキシャル成長させる場合などに
都合がよい。
【００１５】場合によっては図３（ｂ）に示すように、
エミッタ全領域が金属又は金属硅化物３′であってもよ
い。基板としては、いままではシリコン基板１の上にシ
リコン酸化膜２があるものを例にとって説明してきた
が、これにこだわるものではなく、図３（ｃ）に示すよ
うに全てシリコン酸化膜２′からなるような完全な絶縁
基板を用いてもよい。
【００１６】次に、本実施例装置の製造方法について、
図４〜図６を参照して説明する。まず、図４（ａ）に示
すように、シリコン基板上１に例えば膜厚１μｍのシリ
コン酸化膜２を形成した絶縁基板上に、例えば膜厚０．
５μｍの砒素を添加したｎタイプシリコン層１３を成長
形成する。
【００１７】次いで、図４（ｂ）に示すように、シリコ
ン層１３をリソグラフィー法にてエッチング除去し、棒
状のエミッタ領域３を形成する。このとき、エッチング
にテーパが付くようにするか、又は棒状のエミッタ領域
３の角がエッチングされ易い条件でエッチングすれば、
エミッタ領域３の断面は半円筒型になる。但し、必ずし
も半円筒形にこだわるものではないことは、図２（ａ）
（ｂ）の例に示した通りである。
【００１８】また、図７（ａ）に示したようにｎタイプ
シリコン層１３の膜厚を薄くし、断面積の小さな棒状の
エミッタの芯３″を矩形又はそれに近い形で形成し、こ
れを核にエピタキシャル成長でエミッタ領域を太らせ半
円筒形又はそれに近い形の棒状のエミッタ領域３を形成
してもよい。さらに、図７（ｂ）に示すように、エミッ
タの芯３′としてタングステン等の金属やＮｉＳｉ2 等
のシリサイド６等を用いてもよい。ＮｉＳｉ2 はシリコ
ンと格子定数が極めて近いのでシリコンのエピタキシャ
ル成長が容易である。
【００１９】芯が金属やシリサイドで格子定数がシリコ
ンとかけ離れている場合には、一旦アモルファスや多結
晶シリコンを推積しておいて、後程アニール等によって
単結晶化するという手段も考えられる。さらに、棒状エ
ミッタ全域が金属やシリサイド等でもよい。
【００２０】次いで、図５（ａ）に示すように、棒状エ
ミッタ領域３の表面にシリコン酸化膜等の保護膜１５を
推積した後、中央部の保護膜１５を除去する。続いて、
図５（ｂ）に示すように、硼素を含んだ例えば膜厚５０
ｎｍのｐタイプシリコン層を選択エピタキシャル成長さ
せ、ベース領域４を形成する。
【００２１】同様にして図６（ａ）に示すように、再び
エミッタ領域３及び，ベース領域４を保護膜１６で覆っ
た後、ベース領域４の中央部の保護膜１６を除去する。
次いで、図６（ｂ）に示すように、燐を含んだ例えば厚
さ０．５μｍのｎタイプシリコン層を選択エピタキシャ
ル成長させ、コレクタ領域５を形成する。
【００２２】これ以降は、保護膜１５，１６を除去し、
図１（ｂ）に示すようにアルミニウムの配線を這わせ
て、それぞれエミッタ，ベース，コレクタの電極７，
８，９を形成する。
【００２３】本実施例によれば、コレクタ領域５と半導
体基板１は絶縁膜２で完全に分離されているので、その
間の寄生容量は絶縁膜２の厚さを選ぶことにより小さく
できた。また、コレクタ電極９を上部から取り出せるの
で、従来技術のように引き回して取り出す必要もなくな
り、この部分の面積を十分に小さくすることが可能とな
り、寄生抵抗，寄生容量を格段に小さくすることができ
る。また、エミッタ，ベース，コレクタの配線もコンタ
クトホールを介さずに直接にコンタクトが取れるので、
工程短縮や所要面積縮少に効果がある。さらに、エミッ
タ領域３，ベース領域４，コレクタ領域５と放射状に広
がっている構造なのでエミッタから注入された電子のベ
ース中でのコレクタ方向の拡散を高める効果があり、コ
レクタ電流を大きく取れると言う利点もある。従って、
バイポーラトランジスタのスイッチング速度が遅くなっ
てしまうという従来の問題点を解決できた。 （実施例２）本実施例は、エミッタ（又はコレクタ）を
芯としてベース，コレクタ（又はエミッタ）を同心円状
に形成したもので、さらに選択エッチング法によりエミ
ッタとコレクタ領域を選択的に一部エッチング除去し、
ベース領域を残して突出させ、この突出ベース領域とベ
ース電極とのコンタクトを取ることを特徴とする横型バ
イポーラトランジスタである。
【００２４】図８，図９は本発明の第２の実施例に係わ
る横型バイポーラトランジスタの製造工程を示す断面図
である。まず、図８（ａ）に示すように、ＳＯＩ（シリ
コン・オン・インシュレータ）基板のシリコン層をパタ
ーニングし、不純物（燐等）を添加して、島状のコレク
タ領域２３を形成する。なお、２１はシリコン基板，２
２はシリコン酸化膜である。
【００２５】次いで、硼素を添加しながらシリコンをエ
ピタキシャル成長させ、図８（ｂ）に示すように、５０
ｎｍの膜厚でベース層２４′をコレクタ領域２３の上部
及び側部に形成し、引き続いて同様に砒素を添加しなが
らシリコンをエピタキシャル成長させ、０．５μｍの膜
厚でエミッタ層２５′形成する。
【００２６】次いで、ポリッシング（研磨法）等を用い
て、図８（ｃ）に示すように、エミッタ領域２５，ベー
ス領域２４，コレクタ領域２３が横一列に並ぶまで上部
の余計な膜を除去する。上部の余計な膜の除去はポリッ
シングでなくとも、例えばレジストやスピンオングラス
等の平滑化する膜を推積したのち、エッチバックにより
除去する方法を用いてもよい。
【００２７】次いで、ＫＯＨ等の選択エッチング溶液を
用いて、図９（ａ）に示すようにｎタイプシリコン層で
あるエミッタ領域２５，コレクタ領域２３のみ一部エッ
チングし、ベース領域２４の上部を突出させる。
【００２８】次いで、図９（ｂ）に示すように、シリコ
ン酸化膜等の絶縁膜２７を推積した後、ポリッシング又
は平滑化膜の推積とエッチバックにより、突出したベー
ス領域２４の頭の部分が現れるようにする。
【００２９】次いで、図９（ｃ）に示すように、コンタ
クトホールの開口、アルミニウム電極の推積によりエミ
ッタ電極２６，ベース電極２９，コレクタ電極３０を形
成する。
【００３０】以上は最初にコレクタ領域２３を形成しこ
れを芯にしてベース領域２４及びエミッタ領域２５を形
成するものについて説明したが、この逆に図１１（ａ）
に示すようにエミッタ領域２５を芯とするものに適用し
てもよい。これらを鳥瞰図で描けば図１０（ａ）（ｂ）
に示すように、芯が円筒型のときは筒が立った形とな
る。
【００３１】いままでの説明は全て円筒等のようにベー
ス，エミッタがコレクタの外周を取り巻くか、又はベー
ス，コレクタがエミッタの外周を取り巻く形のものを用
いて説明してきたが、これにこだわることなく、最初の
島状のコレクタ領域を矩形にし、一つの辺のみを残して
他の辺をシリコン酸化膜等で覆ってエピタキシャル成長
をすれば、図１１（ｂ）に示すように一方向にコレク
タ，ベース，エミッタと延びたものができる。
【００３２】このように本実施例によれば、選択エッチ
ング法によりエミッタ領域２５とコレクタ領域２３を選
択的に一部エッチング除去しベース領域２３を残して突
出させ、この突出ベース領域２４とベース電極２９との
コンタクトを直接とることができ、従来方法でベース電
極とのコンタクトが取りにくいという問題点や外部ベー
スの面積が増大しベース容量が増大するという欠点が解
決できた。また、特にエミッタ領域２５を芯とする円筒
型バイポーラ構造とすれば、エミッタ，ベース，コレク
タの順に領域が放射状に広がっており、ベースに注入さ
れた電子のコレクタ方向への拡散をエンハンスした従来
のものと比べ高電流，高速動作を得られるというメリッ
トもある。 （実施例３）第３〜第５の実施例は、第２の実施例と同
様にエミッタを中心にベース，コレクタを放射状に形成
することにより、ベース中での電子の拡散を強化でき、
実効的な電子の移動度を増加させることによって、大電
流，高速動作を行うことができるものである。また、Ｓ
ＯＩ基板上に素子を形成することによって、複数の素子
を同一基板上に集積する場合の素子分離が容易になる、
製造工程の簡略化が可能、寄生容量の徹底した低減によ
る素子の高速化が可能などの効果がある。
【００３３】図１２は本発明の第３の実施例に係わる半
導体装置の素子配置図と断面形状を示した図であり、
（ａ）は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面
図、（ｃ）は（ａ）の矢視Ｂ−Ｂ′断面図である。この
実施例は、ＳＯＩ基板上に、ＳＯＩ基板と平行にエミッ
タ，ベース，コレクタが形成されている実施例である。
【００３４】シリコン基板３１上に絶縁膜３２を介して
半導体層３３を形成したＳＯＩ基板の主面で、エミッタ
３３を中心に、ベース３４，コレクタ３５が同心円状に
配置されている。エミッタ３３の電極取り出しは、素子
中央部から、酸化膜上のＳｉに溝を掘り、その中にエミ
ッタ電極を埋め込むことによって行われる。
【００３５】なお、ベース３４の電極取り出しは、基板
表面に形成した絶縁膜３６にコンタクト穴を開け、コン
タクト穴を含む絶縁膜３６上に電極を形成して行われ
る。コレクタ３５の電極取り出しは、コレクタ３５上に
直接電極を形成して行われる。３７はベース３４を覆う
絶縁膜である。 （実施例４）図１３は、本発明の第４の実施例に関する
素子配置図と断面形状を示した図である。基本構造は、
第３の実施例と同じであるが、エミッタ３３とベース３
４の一部に凹みを設けてある点が異なる。
【００３６】この実施例では、ＳＯＩ基板と平行な面で
電子の実効的な移動度の増加の効果だけでなく、凹みの
効果により、ＳＯＩ基板と垂直な方向にも実効的な移動
度の増加をもたらし、かつエミッタ３３とベース３４間
の接合容量を下げることが可能である。 （実施例５）図１４は、本発明の第５の実施例に関する
素子配置図と断面形状を示した図である。基本構造は、
第４の実施例と同じであるが、エミッタ３３の電極取り
出しを、絶縁膜３２の下を通している点が異なる。即
ち、基板３１を高濃度のｎ型シリコンとし、絶縁膜３２
に開口を開けてエミッタ３３と基板３１を直接コンタク
トさせている。
【００３７】このような構造にすることによって、容易
に素子中央部からエミッタ電極を引き出すことができ
る。 （実施例６）図１５は、本発明の第６の実施例に関する
素子配置図と断面形状を示した図である。本実施例は、
第３〜第５の実施例とは異なり、ＳＯＩ基板上にエミッ
タ３３とベース３４がＳＯＩ基板と垂直に形成され、Ｓ
ＯＩ基板と平行にベース引き出し電極と、コレクタ３５
が形成された場合である。なお、３８，３９は絶縁膜で
ある。 （実施例７）本実施例は、エミッタ，ベース，コレクタ
を環状に形成すると共に、エミッタの一部にシリサイド
膜を形成したものである。図１６〜図２０は本発明の第
７の実施例に係わる半導体装置の製造工程を示すもので
あり、各図において（ａ）は断面図、（ｂ）は平面図で
ある。
【００３８】この実施例では、まず図１６（a1，b1）に
示すように、シリコン基板５１上にシリコン酸化膜５
２，ｎ型単結晶シリコン層５３が形成されたＳＯＩ基板
を形成し、フォトリソグラフィーとＲＩＥ工程を用いて
ｎ型単結晶シリコン層５３をパターニングする。その
後、図１６（a2）に示すように、全面にシリコン酸化膜
５４及び多結晶シリコン５５を推積し、ホウ素をイオン
注入する。
【００３９】次いで、図１７（a3，b3）に示すように、
シリコン酸化膜５６，シリコン窒化膜５７を推積し、フ
ォトリソグラフィーとＲＩＥ工程を用いてシリコン窒化
膜５７，シリコン酸化膜５６，ｐ+ 型多結晶シリコン５
５，シリコン酸化膜５４をパターニングする。その後、
パターニングの際に用いたフォトレジスト層５８をマス
クにリンをイオン注入してｎ+ 型拡散層５９を形成す
る。その後、図１７（a4）に示すように、全面にシリコ
ン酸化膜６０を推積した後に熱処理を行う。
【００４０】次いで、図１８（a5，b5）に示すように、
フォトリソグラフィーとＲＩＥ工程を用いて、ｎ型単結
晶シリコン層５３の中央部に推積されたシリコン酸化膜
６０，シリコン窒化膜５７，シリコン酸化膜５６，ｐ+
型多結晶シリコン５５，シリコン酸化膜５４に開口６１
を形成し、全面に多結晶シリコン６２を推積した後に、
ホウ酸をイオン注入し熱処理を行うことにより、多結晶
シリコン膜６２をｐ+型にすると共にｐ+ 型拡散層６３
を形成する。
【００４１】次いで、図１８（a6，b6）に示すように、
ＲＩＥ工程によりｐ+ 型多結晶シリコン膜６２をエッチ
バックし、開口６１の内側に側壁としてｐ+ 型多結晶シ
リコン膜６２を残す。続いて、全面にシリコン窒化膜６
４を推積し、同様にＲＩＥ工程によりエッチバックする
ことにより、開口６１のｐ+ 型多結晶シリコン側壁６２
を覆うようにシリコン窒化膜６４の側壁を形成する。
【００４２】次いで、図１９（a7）に示すように、ＲＩ
Ｅ工程により開口６１内に露出したｎ型単結晶シリコン
層５３をエッチングして開口を形成し、多結晶シリコン
６５を全面に推積する。そして、ホウ素をイオン注入し
熱処理を行うことにより、ホウ素をｎ型単結晶シリコン
５３に拡散させてｐ型拡散層６６を形成し、砒素をイオ
ン注入し熱処理を行うことにより砒素をｎ型単結晶シリ
コン５３に拡散させてｎ+ 型拡散層６７を形成する。
【００４３】次いで、図１９（a8，b8）に示すように、
フォトリソグラフィー工程によりフォトレジスト膜６８
を形成した後に、ＲＩＥ工程によりｎ+ 型多結晶シリコ
ン６５，シリコン酸化膜６０，シリコン窒化膜５７，シ
リコン酸化膜５６をエッチングしてｐ+ 型多結晶シリコ
ン膜５５，ｎ+ 型拡散層５９を露出させる。
【００４４】次いで、図２０（a9，b9）に示すように、
フォトレジスト６８を除去した後に、ｎ+ 型多結晶シリ
コン膜６５，ｐ+ 型多結晶シリコン膜５５，ｎ+ 型拡散
層５９の露出面にサリサイド（ＳＡＬＩＣＩＤＥ）技術
によりシリサイド膜６９を形成する。
【００４５】最後に、全面にパッシベーション膜として
シリコン酸化膜７０を推積し、フォトリソグラフィー工
程とＲＩＥ工程によりエミッタ，ベース，コレクタのコ
ンタクト開口を形成し、アルミニウム合金を推積パター
ニングしてエミッタ電極７１，ベース電極７２，コレク
タ電極７３を形成することにより、図２０（ａ10，ｂ1
0）に示すような構造のバイポーラトランジスタが得ら
れる。
【００４６】（実施例８）図２１〜図２４は本発明の第
８の実施例に係わる半導体装置の製造工程を示すもので
あり、各図において（ａ）は断面図、（ｂ）は平面図で
ある。
【００４７】本実施例では、まず図２１（a1，b1）に示
すように、第７の実施例と同様に、シリコン基板１０１
上にシリコン酸化膜１０２，ｎ型単結晶シリコン層１０
３が形成されたＳＯＩ基板を形成し、フォトリソグラフ
ィーとＲＩＥ工程を用いてｎ型単結晶シリコン層１０３
をパターニングする。
【００４８】次いで、図２１（a2）に示すように、全面
にシリコン窒化膜１０４及びシリコン酸化膜１０５を推
積する。この際、シリコン窒化膜１０４は、設計ベース
層の厚さと同じかそれ以下の膜厚とする。
【００４９】次いで、図２２（a3，b3）に示すように、
ｎ型単結晶シリコン層１０３の中央部、及びこの上に推
積されたシリコン窒化膜１０４及びシリコン酸化膜１０
５をパターニングして開口１０６を形成した後に、熱リ
ン酸等を用いてシリコン窒化膜１０４を等方性エッチン
グを行い、サイドエッチング部１０７を形成する。
【００５０】次いで、図２２（a4）に示すように、選択
エピタキシャル技術を用いて、露出したｎ型単結晶シリ
コン１０３の表面にベース層となるｐ型単結晶シリコン
膜１０８を成長させる。このとき、サイドエッチ部１０
７の厚さよりｐ型単結晶シリコン膜１０８の方が厚いた
め、前記サイドエッチング部１０７の空洞は完全に埋ま
る。
【００５１】次いで、図２３（a5，b5）に示すように、
砒素をドープしたｎ+ 型多結晶シリコン膜１０９を推積
した後、フォトリソグラフィー工程によって形成された
フォトレジストマスク１１０をマスクとして、ｎ+ 型多
結晶シリコン膜１０９及びシリコン酸化膜１０５をＲＩ
Ｅ工程によりパターニングした後に、ホウ素をイオン注
入することにより、ｐ型単結晶シリコン層１０８の一部
にｐ+ 型拡散層を形成する。
【００５２】次いで、図２３（a6，b6）に示すように、
フォトリソグラフィー工程により、ｎ+ 型多結晶シリコ
ン膜１０９とｐ+ 型拡散層１０８全体、及びシリコン窒
化膜１０４の一部を覆うようなフォトレジストマスク１
１２を形成し、ＲＩＥ工程によりシリコン窒化膜１０４
をパターニングする。その後、リンをイオン注入するこ
とにより、ｎ型単結晶シリコン層１０３の周囲に、ｎ+
型拡散層１１３を形成し、さらに不純物の活性化とｎ+
型多結晶シリコン膜１０９からｐ型単結晶シリコン層１
０８へ砒素を拡散させて、エミッタ拡散層を形成するた
めに熱処理を行う。
【００５３】次いで、図２４（a7）に示すように、フォ
トレジストを除去した後に、ｎ+ 型多結晶シリコン膜１
０９、ｐ+ 型拡散層１１１、ｎ+ 型拡散層１１３の露出
面にサリサイド技術によりシリサイド膜１１４を形成す
る。
【００５４】最後に、全面にパッシベーション膜として
シリコン酸化膜１１５を推積し、フォトリソグラフィー
工程とＲＩＥ工程によりエミッタ，ベース，コレクタの
コンタクト開口を形成し、アルミニウム合金を成績パタ
ーニングしてエミッタ電極１１６，ベース電極１１７，
コレクタ電極１１８を形成することにより、図２４（a
8）のような構造のバイポーラトランジスタが得られ
る。
【００５５】これらの第７，第８の実施例ではエミッタ
電極部の多結晶シリコンを正方形にしているが、任意の
多角形（長方形，六角形，八角形、等）又は円形や楕円
形を用いても同様の効果が得られる。
【００５６】また、エミッタ電極部の多結晶シリコンが
長方形になるように実施例の素子を形成し、図２０（a
9）や図２４（a7）のシリサイド膜形成後に、ｎ+ 型多
結晶シリコン層６５，１０９の一部を含む両側のシリコ
ン酸化膜５２，１０２上に形成されたものをパターニン
グすることにより、１つの素子を２つに分割して用いる
ことも可能である。
【００５７】また、第８の実施例では、エミッタ拡散層
をｎ+ 型多結晶シリコン膜１０９からの拡散により形成
しているが、ｐ型単結晶シリコン膜１０８を選択成長さ
せる際に連続してｎ+ 型単結晶シリコン層をエピタキシ
ャル成長させて形成することも可能である。
【００５８】以上述べたように第７及び第８の実施例に
よれば、バイポーラトランジスタのエミッタ，ベース，
コレクタ領域が基板面に対して水平にかつ１次元的に並
んでいるため、コレクタ引き出し用の高濃度埋め込み層
が不要になり、素子の寄生抵抗，寄生容量を削減できる
だけでなく、エミッタ・ベース領域とコレクタ電極部の
分離のための複雑な絶縁領域製造技術が不要になり、製
造工程を簡略化でき製造コストが低下する。また、エミ
ッタ領域が環状に形成されるため、同一エミッタ長の素
子を形成する際に素子面積が縮少し、高集積化が可能に
なる。 （実施例９）この実施例は、ＳＯＩ基板に横型バイポー
ラトランジスタを形成したものである。図２５，図２６
は本発明の第９の実施例に係わるＳＯI 横型バイポーラ
トランジスタの製造方法を示す断面図である。
【００５９】まず、図２５（ａ）に示すように、支持基
板２０１上にシリコン酸化膜２０２を介してシリコン層
（活性層９２０３を形成したＳＯＩ基板を用意する。こ
のＳＯＩ基板の活性層Ｓｉ２０３には、比較的低濃度層
（〜１×１０16ｃｍ-3）でｎ型のものを用いる。
【００６０】次いで、図２５（ｂ）に示すように、第１
導電型不純物を写真蝕刻法及びイオン注入法を用いて添
加しコレクタ領域２０４を形成する。続いて、基板全面
に第２の絶縁膜としてＣＶＤシリコン酸化膜２０５を３
００ｎｍ程度被着する。その後、酸化膜２０５を写真蝕
刻法及びエッチング法により除去し、コレクタ領域上に
のみ残置する。その後、酸化膜２０５をマスクにＫＯＨ
水溶液のようなアルカリ溶液によりＳｉ層２０３を酸化
膜２０２が露出するまでエッチング除去する。ＫＯＨ水
溶液ではＳｉの（１１１）方向に沿ってのエッチンググ
レートが早く、エッチング後はＳｉの（１１１）面が露
出する 次いで、図２５（ｃ）に示すように、半導体層として基
板全面にボロンが（〜１×１０18ｃｍ-3）程度ドープさ
れたＳｉ層２０６を１００ｎｍ程度エピタキシャル成長
し、真性ベース領域２０７を形成する。このとき、露出
していたＳｉ層２０３上では単結晶シリコンが成長し、
酸化膜２０２，２０５上では多結晶シリコンが成長す
る。
【００６１】次いで、ベース電極引き出し部付近に外部
ベース領域２０８を形成するためにボロンを（〜１×１
０16ｃｍ-2）程度イオン注入する。続いて、必要以外の
領域のエピタキシャル層を写真蝕刻法及びエッチング法
により除去する。ここでＫＯＨ水溶液ではなく、例えば
ＲＩＥにより（１００）面に対して垂直にエッチングを
行った場合は、次の（１００）面に対して垂直な方向に
対するエピタキシャル成長が困難で、多結晶シリコンに
なり易い。その場合はベース抵抗が増大するため、やは
りＫＯＨエッチングが望ましい。
【００６２】次いで、図２６（ａ）に示すように、第１
の導電体として基板全面に砒素が（〜１×１０20ｃ
ｍ-3）程度ドープされた多結晶シリコン２０９を２００
ｎｍ程度被着し、エミッタ領域２１０を形成する。
【００６３】次いで、図２６（ｂ）に示すように、必要
以外の領域の多結晶シリコンを写真蝕刻法及びエッチン
グ法により除去する。その後、コレクタ部にコンタクト
穴を形成した後に基板全面にアルミニウム２１１を被着
し、写真蝕刻法及びエッチング法を用いて電極配線を形
成しバイポーラトランジスタを形成する。
【００６４】本実施例ではＳＯＩ基板上に横型にバイポ
ーラトランジスタを形成することにより、エミッタ，ベ
ース，コレクタ全ての拡散層を基板の再表面層に形成す
ることができる。従って、引き出しのための高濃度層が
不要になり、そのために生じていた寄生抵抗，寄生容量
を低減できる。以上の効果により、高速高性能なバイポ
ーラ集積回路を得ることができる。 （実施例１０）本実施例も第９の実施例と同様に、ＳＯ
Ｉ基板に横型バイポーラトランジスタを形成したもので
ある。図２７，図２８は本発明の第１０の実施例に係わ
るＳＯＩ横型バイポーラトランジスタの製造工程を示す
断面図である。
【００６５】まず、図２７（ａ）に示すように、ＳＯＩ
基板としては第２のシリコン層としての活性層シリコン
３０３は比較的低濃度層（〜１×１０16ｃｍ-3）ｎ型の
ものを用いる。３０１は第１のシリコン層としての支持
基板、３０２は第１の絶縁膜としての酸化膜である。
【００６６】次いで、図２７（ｂ）に示すように、第１
導電型不純物を写真蝕刻法及びイオン注入法を用いて添
加し、コレクタ領域３０４を形成する。続いて、基板全
面に第２の絶縁膜としてＣＶＤシリコン酸化膜３０５を
３００ｎｍ程度形成する。その後、第２のＣＶＤシリコ
ン酸化膜３０５を写真蝕刻法及びエッチング法により除
去し、コレクタ領域上付近にのみ残置する。さらに、基
板に第１の導電体としてボロンが（〜１×１０20ｃ
ｍ-3）程度ドープされた多結晶シリコン３０６を２００
ｎｍ程度被着する。
【００６７】次いで、図２７（ｃ）に示すように、多結
晶シリコン３０６を写真蝕刻法及びエッチング法により
除去し、第２のＣＶＤシリコン酸化膜３０５を覆うよう
に残置する。その後、基板全面に第３の絶縁膜としてＣ
ＶＤシリコン酸化膜３０７を１００ｎｍ程度被着する。
【００６８】次いで、図２８（ａ）に示すように、第３
のＣＶＤシリコン酸化膜３０７と活性層シリコン３０３
を写真蝕刻法及びエッチング法により第１の多結晶シリ
コン３０６を覆うように除去し、コレクタ領域上付近に
のみ残置すると同時に段差部を形成する。続いて、基板
の第２の導電体としてボロンが（〜１×１０18ｃｍ-3）
程度ドープされた多結晶シリコン３０８を１００ｎｍ程
度被着する。その後、反応性イオンエッチングにより第
２の多結晶シリコン３０８を前記段差部のみ残置するこ
とにより、多結晶シリコンのサイドウォールを形成す
る。
【００６９】次いで、図２８（ｂ）に示すように、第３
の導電体として基板全面に砒素が（〜１×１０20ｃ
ｍ-3）程度ドープされた多結晶シリコン３０９を２００
ｎｍ程度被着する。続いて、必要以外の領域の多結晶シ
リコン３０９を写真蝕刻法及びエッチング法により除去
する。
【００７０】次いで、１０００℃，２０秒程度のランプ
アニール等により第２の多結晶シリコン３０８からボロ
ンを、第３の多結晶シリコン３０９から砒素を活性層３
０３に拡散し、図２８（ｃ）に示すように、活性層Ｓｉ
中３０３に真性ベース領域３１０、真性エミッタ領域３
１１を形成する。続いて、コレクタ部にコンタクト穴を
形成した後に基板全面にアルミニウム３１２を被着し、
写真蝕刻法及びエッチング法を用いて電極配線を形成す
ることによりバイポーラトランジスタが完成する。
【００７１】このように本実施例では、ＳＯＩ基板上に
横型にバイポーラトランジスタを形成することにより、
エミッタ，ベース，コレクタ全ての拡散層を基板の最表
面層に形成することができる。従って、引き出しのため
の高濃度層が不要になり、そのために生じていた寄生抵
抗，寄生容量を低減することができる。また、エミッタ
・ベースはそれぞれ多結晶Ｓｉからの拡散により形成す
るため、縦型の時のディメンジョンをそのまま維持でき
る。以上の効果により、高速高性能なバイポーラ集積回
路を得ることができる。 （実施例１１）本実施例は、従来のＳＯＩ基板上に横型
にバイポーラトランジスタを形成し、さらにベースは同
時にドープシリコンの選択成長により形成し、縦型の時
と同じかそれ以下のベース厚を維持したままトランジス
タを形成するものである。
【００７２】図２９，図３０は本発明の第１１の実施例
に係わるＳＯＩ横型バイポーラトランジスタの製造工程
を説明するためのもので、図２９（ａ）〜（ｃ）及び図
３０（ａ）は断面図、図３０（ｂ）は図３０（ａ）に対
応する鳥瞰図である。
【００７３】まず、図２９（ａ）に示すように、ＳＯＩ
基板としては第２のシリコン層としての活性層シリコン
４０３は比較的低濃度層（〜１×１０16ｃｍ-3）ｎ型の
ものを用いる。４０１は第１のシリコン層としての支持
基板、４０２は第１の絶縁膜としての酸化膜である。
【００７４】次いで、図２９（ｂ）に示すように、第１
導電型不純物を写真蝕刻法及びイオン注入法を用いて添
加し、コレクタ領域４０４とエミッタ領域４０５を形成
する。続いて、写真蝕刻法及び反応性イオンエッチング
法を用いトランジスタ形成領域以外の活性層シリコン４
０３を除去する。その後、基板全面に第２の絶縁膜とし
てＣＶＤシリコン酸化膜４０６を２００ｎｍ程度被着す
る。
【００７５】次いで、図２９（ｃ）に示すように、写真
蝕刻法及び反応性イオンエッチング法により第２のＣＶ
Ｄシリコン酸化膜４０６を一部除去し、引き続き活性層
シリコン４０３を僅かに残しながらエッチング除去し開
口部４０８を形成する。ここで、完全に活性層シリコン
４０３をエッチングしてしまうと、次の選択エピ成長が
（１００）に垂直な面へのエピタキシャル成長となり、
これは困難である。そのため、次工程のエピタキシャル
成長の成長核としての（１００）面を残すために、この
段階でのエッチングでは僅かに活性層シリコン４０３を
残しておく。
【００７６】次いで、図３０に示すように、前記開口部
４０８にのみ選択的に半導体層としてボロンが（〜１×
１０18ｃｍ-3）程度ドープされた単結晶シリコン４０９
を成長させる。その後、エミッタ部とコレクタ部にコン
タクト穴を形成した後に、基板全面にアルミニウム４１
０を被着し、写真蝕刻法及びエッチング法を用いて電極
配線を形成しバイポーラトランジスタを形成する。
【００７７】本実施例ではＳＯＩ基板上に横型にバイポ
ーラトランジスタを形成することにより、エミッタ，ベ
ース，コレクタ全ての拡散層を基板の最表面層に形成す
ることができる。従って、引き出しのための高濃度層が
不要になり、そのために生じていた寄生抵抗，寄生容量
を低減できる。また、ベースは同時にドープシリコンの
選択成長により形成するため、縦型の時のディメンジョ
ンと同じかそれ以下にすることができる。以上の効果に
より、高速高性能なバイポーラ集積回路を得ることがで
きる。 （実施例１２）本実施例は、ベース電極を側壁膜のみと
し、コレクタ層上に存在させないことにより、寄生容量
が小さい理想的な横型バイポーラトランジスタ構造を実
現するものである。図３１〜３４は本発明の第１２の実
施例に係わるバイポーラトランジスタの製造工程を示す
断面図である。
【００７８】まず、図３１（ａ）に示すように、リン等
のｎ型の不純物が２×１０16／ｃｍ3 程度添加されたシ
リコン基板５０１に、熱酸化法等により酸化膜５０３を
１μｍ程度成長させたものと、同じくシリコン基板５０
２に酸化膜５０４を成長させたものを用意する。
【００７９】次いで、図３１（ｂ）に示すように、これ
らを張り合わせ、１２００℃窒素雰囲気で３００分ほど
熱処理する。続いて、シリコン層５０１を機械研磨等で
削り、厚さを数百ｎｍにし、ＳＯＩ基板を完成する。
【００８０】次いで、図３１（ｃ）に示すように、素子
領域となるところのシリコン層５０１以外を周知のリソ
グラフィー技術と塩素ガス等を用いた異方性ドライエッ
チング技術により取り除く。
【００８１】次いで、図３２（ａ）に示すように、全面
に酸化膜５０５を化学的気相成長法等により成長させた
後、平坦化を行い、フィールド膜５０５を形成する。
【００８２】次いで、図３２（ｂ）に示すように、酸化
膜５０６を周知の化学的気相成長法、リソグラフィー技
術及び異方性ドライエッチング技術用い、所望の領域に
形成する。このとき、ベース電極と配線金属コンタクト
をとるため、図３５（ａ）に示すようなレイアウトにし
ておく。
【００８３】次いで、図３２（ｃ）に示すように、レジ
スト５０７でマスクし、リン又は砒素等のｎ型の不純物
５０８をイオン注入法で打ち込むことにより、ｎ+ 型拡
散層５０９を形成する。同様に、図３２（ｄ）に示すよ
うに、レジスト５１０でマスクし、ボロン等のｐ型の不
純物５１１をイオン注入法で打ち込むことにより、ベー
ス拡散層５１２を形成する。
【００８４】次いで、図３３（ａ）に示すように、Ｗ，
Ｔｉ等の金属又はＴｉＳｉ2 等の金属シリサイド層５１
３をスパッタリング法で５０ｎｍ程、全面に成長させ
る。次いで、図３３（ｂ）に示すように、異方性ドライ
エッチングにより酸化膜５０６の側面のみに、電極５１
３を残す。このときの平面図を図３５（ｂ）に示す。
【００８５】次いで、図３３（ｃ）に示すように、酸化
膜等からなるマスク材５１４をマスクにｎ+ 型拡散層５
０９上の側壁電極５１３を取り除く。さらに、図３３
（ｄ）に示すように全面に酸化膜等の絶縁膜５１５を成
長させた後、異方性ドライエッチングを施すことによ
り、図３４（ａ）に示すように側壁膜５１５を残す。こ
のときの平面図を図３６（ａ）に示す。
【００８６】次いで、図３４（ｂ）に示すように、レジ
スト５１６をマスクに砒素等の不純物５１７をイオン注
入法により添加し、エミッタ拡散層５１８を形成する。
さらに、周知のサリサイド技術により、図３４（ｃ）に
示すように、ＮｉＳｉ，ＴｉＳｉ2 等のシリサイド膜５
１９、５２０を形成する。このときの平面図を図３６
（ｂ）に示す。ベース電極と配線金属とのコンタクトを
形成する領域に、図３７に示すように、金属膜又は金属
シリサイド膜５２３を選択的形成する。
【００８７】最後に、図３４（ｄ）に示すように、絶縁
膜５２１を形成した後、コンタクトをあけ、配線金属５
２２をパターニングして完成する。
【００８８】なお、図３１（ｂ）に示したＳＯＩ構造を
形成する方法は、これに限られるものではない。例え
ば、図３８に示すようにシリコン基板５３１に酸素５３
２をイオン注入し酸素とシリコンの層５３３を形成し、
１２００℃の高温で熱処理しシリコン酸化膜５３３を形
成し、得ることもできる。また、図３９に示すようにシ
リコン基板５４１上に絶縁膜５４２を形成しその一部を
開口した後、アモルファスシリコン層５４３を成長さ
せ、電子ビームアニールにより固相エピタキシを行ない
単結晶シリコン層５４３′を得ることもできる。
【００８９】本実施例を用いれば、ベース電極とコレク
タ層の寄生容量を大幅に低減でき、高速高集積のバイポ
ーラトランジスタを実現できる。 （実施例１３）図４０は本発明の第１３の実施例に係わ
るバイポーラトランジスタの概略構成を示す断面図であ
る。
【００９０】従来、縦型構造の素子の上部構造をＳＯＩ
基板上に形成すると、エミッタ−コレクタ間に形成され
ているｐ型層により電界がシールドされ、ｐベース層に
電界が掛からず、高速な素子を形成することができな
い。また、このエミッタ−コレクタ間に形成されている
ｐ型層を取り除くと、ｐベース層のコレクタ側のみに電
界が掛かり、パンチスルー耐圧が低くなる。そこでｐ+
層を形成せずにｐベース層には下側から電界が掛かる必
要がある。本実施例ではエピタキシャル成長によりｎオ
フセット層，ｐベース層，ｎエミッタ層を形成すること
によりこの問題を解決している。
【００９１】図４０（ａ）に示すように、シリコン基板
６０１の上に酸化膜６０２が形成され、その上にｎ型シ
リコン層６０３が形成されている。ｎ型シリコン（オフ
セット）層６０３の表面にｎ型層６０４，ｐベース層６
０５，ｎエミッタ層６０６が選択的にエピタキシャル成
長により形成されている。ｎ型シリコン層６０３の表面
からコレクタｎ+ 層６０７が形成され、ｐベース層６０
５とコンタクトするようにＰ+ 層６０８が左上からの斜
めインプラにより形成されている。ｎ型層６０４のうち
残った部分がオフセット層６０９となる。ｎエミッタ層
６０６、Ｐ+ 層６０８，コレクタｎ+ 層６０７に接続す
るようにエミッタ電極６１０，ベース電極６１１，コレ
クタ電極６１２がそれぞれ形成されている。
【００９２】本実施例では、素子部分と基板が酸化膜に
より絶縁されているため、寄生容量を大幅に低減するこ
とができる。また、ｐベース層６０５をエピタキシャル
成長で形成するため、ｐベース層を薄く形成できるため
高速な素子を提供できる。
【００９３】図４０（ｂ）は本実施例の変形例を示す図
である。この例ではｐベース層６６１，ｎエミッタ層６
６２をエピタキシャル成長させる代わりに、拡散で形成
している。また、ＬＯＣＯＳ法による絶縁膜６６３をエ
ミッタ電極，コレクタ電極間に、裏面酸化膜に達しない
ように形成することにより、ｐベースのパンチスルーを
防止している。こうすることにより、エピタキシャル成
長を用いずに拡散により、（ａ）の実施例と同等の効果
が期待できる。
【００９４】図４０（ｃ）はさらに別の変形例を示す図
である。この例では（ｂ）の例に加えて、エミッタ電
極，ベース電極間にＬＯＣＯＳ法による絶縁膜６６４を
形成している。こうすることにより、エミッタ電極とｐ
層６０８との間の寄生容量を低減し、高速な素子を提供
できる。
【００９５】このようにして本実施例によれば、寄生容
量を低減することができ、高速なバイポーラトランジス
タを提供することができる。 （実施例１４）本実施例は、相補性縦型バイポーラトラ
ンジスタに関するものであり、従来のトレンチ素子分離
による横方向の絶縁膜分離に加えＳＯＩ基板によりトラ
ンジスタ素子と基板の間も絶縁膜により分離する。図４
１〜４２は、本発明の第１４の実施例に係わる相補性縦
型バイポーラトランジスタの製造工程を示す断面図であ
る。
【００９６】まず、図４１（ａ）に示すように、ＳＯＩ
基板としては活性層Ｓｉはｎ型のもの７０３を用いる。
７０１は支持基板、７０２は酸化膜である。続いて、図
４１（ｂ）に示すように、ｎｐｎトランジスタ領域にｎ
+ 型埋め込み層７０４を、ｐｎｐトランジスタ領域には
ｐ+ 型埋め込み層７０５を形成する。各々の比抵抗は５
０Ωｃｍ以下にする。
【００９７】次いで、図４１（ｃ）に示すように、ｎ型
の比較的低濃度層（〜１×１０16ｃｍ-3）のエピタキシ
ャル層７０６を気相成長法で１．０μｍ程度形成する。
続いて、ｐｎｐトランジスタ領域にボロン（Ｂ）をイオ
ン注入し、アニールすることにより同領域のｎ型エピタ
キシャル領域をｐ型７０７（〜５×１０16ｃｍ-3）に反
転する。
【００９８】次いで、図４１（ｄ）に示すように、トレ
ンチ技術及び酸化膜選択埋め込み技術を用いて、素子分
離領域としてトレンチ領域７０８を形成し、さらに真性
素子領域とコレクタコンタクト部を分離する電極間分離
領域に絶縁酸化膜７０９を形成する。続いて、基板全面
に第１の導電体として多結晶シリコン７１０を厚さ３０
０ｎｍ程度成長させ、コレクタコンタクト部と真性素子
領域上に残置する。その後、ｎｐｎトランジスタのコレ
クタコンタクト部にリンを、ｐｎｐトランジスタのコレ
クタコンタクト部にボロンをイオン注入し、高濃度コレ
クタコンタクト領域７１１，７１２を形成する。
【００９９】次いで、図４２（ａ）に示すように、多結
晶シリコン膜７１０のｎｐｎトランジスタ部にボロンを
５０ｋｅＶ，１×１０16ｃｍ-2程度の条件で、ｐｎｐト
ランジスタ部に砒素を５０ｋｅＶ，１×１０16ｃｍ-2程
度の条件でイオン注入する。続いて、全面に第２の絶縁
膜としてＣＶＤシリコン酸化膜７１３を３００ｎｍ程度
被着する。その後、ｎｐｎトランジスタとｐｎｐトラン
ジスタそれぞれの真性領域上の第１のＣＶＤ酸化膜と第
１の導体膜を基板が露出するまで写真蝕刻法及びエッチ
ング法により除去し、開口幅１μｍ程度の開口部７１
４，７１５を形成する。
【０１００】次いで、８５０℃程度の水素燃焼酸化によ
り開口部に露出した基板と第１の導電体に第３の絶縁膜
として酸化膜７１６を形成すると共に第１の導電体に添
加させていたボロンと砒素を基板に拡散し、ｎｐｎトラ
ンジスタとｐｎｐトランジスタの外部ベース７１７，７
１８をそれぞれ形成する。
【０１０１】次いで、図４２（ｂ）に示すように、ｎｐ
ｎ領域にはボロンをｐｎｐ領域には砒素をそれぞれ注入
し、３×１０18ｃｍ-3で１００ｎｍ程度の真性ベース層
７１２、７２２を形成する。続いて、第４の絶縁膜とし
て酸化膜を２００ｎｍ程度開口部に残置してサイドウォ
ール７１９，７２０を形成し、開口部にシリコンを露出
させる。その後、第２の導電体としてポリシリコン７２
３を厚さ３００ｎｍ程度全面に被着する。次いで、ｐｎ
ｐトランジスタ領域にはボロンを、ｎｐｎトランジスタ
領域には砒素を高濃度に添加する。その後、所望の熱処
理を施して第２の導電体なるポリシリコンに添加された
砒素及びボロンをエピタキシャル層に拡散してエミッタ
領域７２４，７２５を形成する。
【０１０２】その後、さらに基板全面にアルミニウムを
被着し、写真蝕刻法及びエッチング法を用いて電極配線
を形成することにより、バイポーラトランジスタが完成
することになる。
【０１０３】以上述べたように本実施例では、基板とト
ランジスタ素子の間をＳＯＩ基板を用いることにより絶
縁膜分離しているため、相補性縦型バイポーラトランジ
スタの場合では従来のｐｎ分離の場合には必要であった
コレクタと基板を分離するための拡散層は不要となり、
その分だけ寄生容量を低減できる。また、ｎｐｎ，ｐｎ
ｐそれぞれのコレクタ基板容量も従来の空乏層分離から
酸化膜による絶縁膜分離になるため、酸化膜厚を間隔の
１．０μｍ以上にすると従来の半分以下にすることがで
きる。また、絶縁膜により横方向，縦方向共に分離して
あるので、ｐｎ接合の場合と異なり完全にラッチアップ
フリーな回路を構成できる。以上の効果により、高速高
性能なバイポーラ集積回路を得ることができる。 （実施例１５）本実施例は、バイポーラトランジスタと
ＭＯＳトランジスタを共存させた半導体装置である。
【０１０４】図４３（ａ）は本発明の第１５の実施例に
係わる半導体装置の概略構成を示す断面図である。図４
３（ｂ）は本実施例のトランジスタの概念図を示すもの
で、この図に示されるように２つの濃度の違う第１導電
型領域８２１、８２３で挟まれた他導電型の領域８２２
がバイポーラトランジスタとして動作させるときはベー
ス領域に、ＭＯＳトランジスタとして動作させるときは
チャネル領域として作用するものである。
【０１０５】従って１つの素子でｎｐｎバイポーラトラ
ンジスタとｎＭＯＳ或いはｐｎｐバイポーラトランジス
タとｐＭＯＳの機能を有し、必要なときにバイポーラ動
作或いはＭＯＳ動作を使い分けることができる。なお、
図におけるＥはエミッタ電極、Ｂはベース電極、Ｃはコ
レクタ電極、Ｓはソース電極、Ｇはゲート電極、Ｄはド
レイン電極を表すものである。
【０１０６】次に、本実施例の主要工程について説明す
る。まず、図４４（ａ）に示すように、シリコン基板上
８０１に厚い酸化膜８０２を形成する。次いで、図４４
（ｂ）に示すように、所定のパターンニングを行って酸
化膜に溝を形成し、その中に多結晶シリコン８０３を埋
め込み平坦化する。この埋め込まれた多結晶シリコンは
ベース引き出し電極になるものである。従って、ｎｐｎ
バイポーラトランジスタの場合はｐ型の不純物を、ｐｎ
ｐバイポーラトランジスタの場合はｎ型の不純物を導入
する。
【０１０７】次いで、図４４（ｃ）に示すように、ＳＯ
Ｉ技術により全面に所定の膜厚のシリコン単結晶膜８０
４を形成し、必要なトランジスタ形状にパターニングす
る。このとき、ベース引き出し電極の一部はこのパター
ンニングされたトランジスタの下になくてはならない。
【０１０８】次いで、図４４（ｄ）に示すように、この
場合は素子Ａをｎｐｎバイポーラ、素子Ｂをｐｎｐバイ
ポーラトランジスタとすると、必要に応じてｎ型或いは
ｐ型不純物を導入して図に示されるバイポーラトランジ
スタを形成する。その不純物の導入方法について一例を
記すと、まず全面にｎ型の不純物を１０17／ｃｍ3 程度
イオン注入する。その後、Ａ３領域，Ｂ２領域をマスク
してｐ型の不純物を１０18／ｃｍ3 程度イオン注入す
る。その後、Ａ１領域にのみｎ型の不純物を１０20／ｃ
ｍ3 程度導入する。このようにして２つの素子はｎｐｎ
バイポーラトランジスタとｐｎｐバイポーラトランジス
タにされる。
【０１０９】次いで、図４５（ａ）に示すように、全面
を所定の厚さ酸化して酸化膜８０５を形成する。この酸
化膜８０５は後のゲート酸化膜になるものである。その
後、図４５（ｂ）に示すように全面に多結晶シリコン８
０６を堆積し、例えばリン拡散を行ってｎ型にする。勿
論ｎ型の多結晶シリコンを堆積してもよい。その後、パ
ターンニングを行ってバイポーラトランジスタのベース
領域、即ち素子Ａのｐ領域上と素子Ｂのｎ領域上にのみ
多結晶シリコンを残す。これはゲート電極になる。次い
で、全面に窒化膜８０７を堆積し、異方性のエッチング
を行ってゲート電極の側壁にサイドウォールを形成す
る。
【０１１０】次いで、図４５（ｃ）に示すように、従来
の技術により層間絶縁膜８０８を堆積した後、コンタク
トを開孔して金属電極を形成して、バイポーラトランジ
スタのエミッタ電極８０９、ベース電極８１０、コレク
タ電極８１１、及びゲート電極８１２が形成される。な
お、図より明らかなようにこの素子にＭＯＳ動作をさせ
る場合は、エミッタ電極８０９及びコレクタ電極８１１
はソース電極８１３又はドレイン電極８１４に相当す
る。
【０１１１】また、図４６（ａ）には最終工程における
平面図を記す。さらに、この実施例を用いたインバータ
回路を図４６（ｂ）（ｃ）に示す。
【０１１２】以上の本実施例によって、従来のバイポー
ラトランジスタとＭＯＳトランジスタを共存させたＢｉ
ＣＭＯＳ或いはＣ−ＢｉＣＭＯＳで問題になっていた工
程の複雑さを改善できると同時に、工程の短縮をはかる
ことができる。そのため、コストダウンと信頼性の向上
が可能となる。また、１つの素子でバイポーラ動作とＭ
ＯＳ動作の使い分けが可能となるので回路設計の際の自
由度が増大する。 （実施例１６）本実施例は、ＳＯＩ基板上に形成した横
型バイポーラトランジスタにおいて、ベースからの少数
キャリアのエミッタへの逆注入が大きく高周波動作を阻
害しているという問題点を解決する手段を提示する。
【０１１３】ＳＯＩ基板上に形成した横型バイポーラト
ランジスタにおいて、エミッタ領域のベース領域と接す
る部位に酸素または窒素をドーピングする。酸素又は窒
素をドーピングしたエミッタ部の禁制帯幅はベースの禁
制帯幅よりも大きくなるのでベースからエミッタへの少
数キャリアの逆注入が抑えられエミッタ蓄積時間を短縮
できる。その結果、高周波特性が向上する。
【０１１４】図４７，図４８は本発明の第１６の実施例
の製造工程を示す断面図である。まず、図４７（ａ）に
示すようにＳｉＯ2 ９０１上のｎ型Ｓｉ層９０２をＬＯ
ＣＯＳ法で分離し、その上にＳｉＯ2 膜９０３を介しベ
ース電極となるｐ型ポリシリコン９０４を設け、ベース
電極のパターンニングを行う。
【０１１５】次いで、図４７（ｂ）に示すように、フォ
トレジスト９０６とポリシリコン層９０４をマスクとし
て、電極の一方の側面に接するＳｉＯ2 をエッチング除
去する。次いで、図４７（ｃ）に示すように、ウエハ全
面にｐ型ポリシリコンを堆積した後ＲＩＥにてエッチバ
ック処理し、ｎ型Ｓｉ層９０２に接するｐ型ポリシリコ
ンの側壁９０７を設ける。次いで、図４７（ｄ）に示す
ように、ボロンをイオン注入でＳｉ層に導入しｐ型領域
９０９を形成する。
【０１１６】次いで、図４８（ａ）に示すように、ＣＶ
Ｄ法でＳｉＯ2 をウエハ全面に堆積しＲＩＥ法でエッチ
バックし、ＳｉＯ2 の側壁９１０，９１１を形成する。
このとき、同時に、ベース引き出し用のポリシリコン９
０４と側壁９０８，９１１以外の部分にあったＳｉＯ2
膜９０３もエッチング除去される。
【０１１７】次いで、図４８（ｂ）に示すように、ポリ
シリコン膜９０４，９０７，９０８とＳｉＯ2 ９１０，
９１１をマスクとして砒素をイオン注入で導入し、エミ
ッタとなるｎ型領域９１２とコレクタとなるｎ型領域９
１３を形成する。このとき、ボロンの飛程と拡散定数は
砒素のものより大きいので、ｎ型領域９１２に隣接して
薄いｐ型領域９０９が残る。典型的には、この厚みは６
０ｎｍ程度である。また、ベース電極引き出し用のポリ
シリコン９０４の幅は０．５μｍ程度に設定される。
【０１１８】次いで、図４８（ｃ）に示すように、エミ
ッタ・ベース接合以外をフォトレジスト９３３で被覆
し、窒素をエミッタ・ベース接合のエミッタ側の約０．
１５μｍの領域９３４に１０21ｃｍ-3注入する。そし
て、１０００℃で１０秒間アニール処理する。
【０１１９】図４９は、同様のプロセスを経たウエハの
窒素のドーピング量とシリコンの禁止帯幅，抵抗率の関
係を示したものである。窒素を含まないシリコンは高濃
度に砒素を含んでいるのでバンドギャップ縮少効果でバ
ンドギャップは１．０ｅＶになっている。このようなエ
ミッタのバンドギャツプ縮少効果は従来の技術でエミッ
タへの少数キャリアの逆注入を助長する要因である。
【０１２０】一方、窒素をドーピングするとバンドギャ
ツプは増加して行き、１０21ｃｍ-3では１．２ｅＶに達
する。このとき、抵抗率も上昇していくが窒素濃度１０
21ｃｍ-3で０．０１Ωｃｍとなる。このバンドギャップ
の拡大によって、エミッタへの少数キャリアの逆注入量
は窒素ドーピングがないときに比べ約２０００分の１に
なるので、エミッタ蓄積時間は無視できる程小さくな
る。また、窒素はエミッタ・ベース界面近傍９３４にの
み導入するのでエミッタコンタクト抵抗やエミッタ抵抗
の増加などの悪影響は回避できる。
【０１２１】このようにして図４８（ｄ）のような横型
トランジスタを構成した。本実施例では、エミッタ蓄積
時間を効果的に減じられるので、遮断周波数が６５ＧＨ
ｚに向上しＳＯＩ基板上に形成されるバイポーラトラン
ジスタの性能改善に大きく寄与した。
【０１２２】本実施例によれば、ＳＯＩ基板上の横型バ
イポーラトランジスタの高周波特性を制限していたエミ
ッタ蓄積時間が実質上無視できるほど小さくなり、性能
改善に大きく寄与する。本実施例は１回のイオン注入工
程の付加のみで達成できるので、コスト上昇も最小限度
に止められる。実施例としてＳｉに窒素をドーピングし
てバンドギャツプを拡大する場合を述べたが、酸素など
の同様の作用を有するドーパントを用いても本発明の効
果を享受できる。
【０１２３】
【発明の効果】以上詳述したように本発明によれば、絶
縁基板上にバイポーラトランジスタを形成すると共に、
このバイポーラトランジスタの構造を工夫してエミッ
タ，ベース，コレクタを簡易に引き出すことにより、コ
レクタにおける寄生容量を小さくすることができ、バイ
ポーラトランジスタのスイッチング時間の短縮をはかり
得る半導体装置を実現することが可能となる。
【図面の簡単な説明】
【図１】第１の実施例に係わるバイポーラトランジスタ
の概略構成を示す図。
【図２】図１における各半導体領域の異なる形状を示す
断面図。
【図３】図１の変形例を示す断面図。
【図４】第１の実施例の製造工程の前半を示す斜視図。
【図５】第１の実施例の製造工程の中半を示す斜視図。
【図６】第１の実施例の製造工程の後半を示す斜視図。
【図７】第１の実施例におけるエミッタの改良を示す斜
視図。
【図８】第２の実施例に係わるバイポーラトランジスタ
の製造工程を示す断面図。
【図９】第２の実施例に係わるバイポーラトランジスタ
の製造工程を示す断面図。
【図１０】第２の実施例におけるエミッタ，ベース，コ
レクタの配置を示す斜視図。
【図１１】第２の実施例の変形例を示す断面図。
【図１２】第３の実施例に係わるバイポーラトランジス
タの概略構成を示す図。
【図１３】第４の実施例に係わるバイポーラトランジス
タの概略構成を示す図。
【図１４】第５の実施例に係わるバイポーラトランジス
タの概略構成を示す図。
【図１５】第６の実施例に係わるバイポーラトランジス
タの概略構成を示す図。
【図１６】第７の実施例に係わるバイポーラトランジス
タの製造工程を示す図。
【図１７】第７の実施例に係わるバイポーラトランジス
タの製造工程を示す図。
【図１８】第７の実施例に係わるバイポーラトランジス
タの製造工程を示す図。
【図１９】第７の実施例に係わるバイポーラトランジス
タの製造工程を示す図。
【図２０】第７の実施例に係わるバイポーラトランジス
タの製造工程を示す図。
【図２１】第８の実施例に係わるバイポーラトランジス
タの製造工程を示す図。
【図２２】第８の実施例に係わるバイポーラトランジス
タの製造工程を示す図。
【図２３】第８の実施例に係わるバイポーラトランジス
タの製造工程を示す図。
【図２４】第８の実施例に係わるバイポーラトランジス
タの製造工程を示す図。
【図２５】第９の実施例に係わるバイポーラトランジス
タの製造工程を示す断面図。
【図２６】第９の実施例に係わるバイポーラトランジス
タの製造工程を示す断面図。
【図２７】第１０の実施例に係わるバイポーラトランジ
スタの製造工程を示す断面図。
【図２８】第１０の実施例に係わるバイポーラトランジ
スタの製造工程を示す断面図。
【図２９】第１１の実施例に係わるバイポーラトランジ
スタの製造工程を示す断面図。
【図３０】第１１の実施例に係わるバイポーラトランジ
スタの製造工程を示す図。
【図３１】第１２の実施例に係わるバイポーラトランジ
スタの製造工程を示す断面図。
【図３２】第１２の実施例に係わるバイポーラトランジ
スタの製造工程を示す断面図。
【図３３】第１２の実施例に係わるバイポーラトランジ
スタの製造工程を示す断面図。
【図３４】第１２の実施例に係わるバイポーラトランジ
スタの製造工程を示す断面図。
【図３５】第１２の実施例における製造工程の一部を示
す平面図。
【図３６】第１２の実施例における製造工程の一部を示
す平面図。
【図３７】第１２の実施例における製造工程の一部を示
す平面図。
【図３８】第１２の実施例の変形例を示す断面図。
【図３９】第１２の実施例の変形例を示す断面図。
【図４０】第１３の実施例に係わるバイポーラトランジ
スタの概略構成を示す断面図。
【図４１】第１４の実施例に係わるバイポーラトランジ
スタの製造工程を示す断面図。
【図４２】第１４の実施例に係わるバイポーラトランジ
スタの製造工程を示す断面図。
【図４３】第１５の実施例に係わる半導体装置の概略構
成を示す断面図。
【図４４】第１５の実施例の製造工程を示す断面図。
【図４５】第１５の実施例の製造工程を示す断面図。
【図４６】第１５の実施例の製造工程の最終工程を示す
平面図と回路図。
【図４７】第１６の実施例に係わるバイポーラトランジ
スタの製造工程を示す断面図。
【図４８】第１６の実施例に係わるバイポーラトランジ
スタの製造工程を示す断面図。
【図４９】第１６の実施例の効果を説明するための特性
図。
【符号の説明】
１…シリコン基板 ２…シリコン酸化膜 ３…エミッタ領域（第１の凸型半導体領域） ４…ベース領域（第２の凸型半導体領域） ５…コレクタ領域（第３の凸型半導体領域） ６…金属硅化物 ７…エミッタ電極 ８…ベース電極 ９…コレクタ電極 １３…ｎ型シリコン層 １５，１６…保護膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森塚 宏平 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 大村 一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 中島 博臣 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 勝又 康弘 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 飯沼 俊彦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 井納 和美 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】絶縁基板上の一部に形成され、エミッタ又
    はコレクタとなる第１の凸型半導体領域と、 この第１の凸型半導体領域を覆うように形成され、ベー
    スとなる第２の凸型半導体領域と、 この第２の凸型半導体領域を覆うように形成され、コレ
    クタ又はエミッタとなる第３の凸型半導体領域と、を具
    備してなることを特徴とする半導体装置。
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