JPH0355847A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置及びその製造方法に関し、特に高速
バイボーラトランジスタの構造及びその製造方法に関す
る、 〔従来の技術〕 バイボーラ集積回路において、一般的な縦型トランジス
タの構造にあっては、ベース電極の取り出しのため、ト
ランジスタの特性を直接決定するエミッタ領域下の真性
ベース領域の外側に、大きな外部ベース領域が形戊され
ていた。このため外部ベース領域とコレクタ領域との間
に大きな接合容量が付随し、動作速度が遅れるという欠
点があった。

そこで近年、第３図冫ご示すように、３　Ｓ　Ｔ（スー
パー・セルファライン・フロセス・テクノロジー）と呼
ばわる自己整合技術を用いた高性能トランジスタが提案
されている。このＳＳＴ技術はまずベース引き出し用の
多結晶シリコン電極６を形成し、この多結晶シリコン′
ｗｔ極６からの不純物拡散によって外部ベース領域１０
ａを形成することによって、外部ベース領域１０ａの面
積を減少させて、接合容量を減らすとともに真性ベース
領域１０ｂを別個の工程で最適の濃度に設定して形成す
る。またエミッタ部は自己整合的に真性ベース領域上の
みに絶縁膜の開孔部を設け、エミッタ電極となる多結晶
シリコン１２を形戊した後、その多結晶シリコンから不
純物拡散によりエミッタ領域１３を形成する。

このタイプのトランジスタは、種々のプロセスが提案さ
れており、その違いにより構造も多少異なるが、基本的
にはエミッタまわりの重要な部分を１回のリソグラフィ
ー工程で自己整合的に形成するため、素子寸法を小さく
することが可能であり、また、前述した一般的な縦型ト
ランジスタに比べ余分な外部ベース領域も小さくするこ
とが可能となり、動作速度を向上させることができる。

〔発明が解決しようとする課題〕

以上説明したような、自己整合型のトランジスタは一般
的な縦型バイポーラトランジスタに比べれば大幅に微細
化され、接合容量も小さくなっている。しかし、このよ
うな高性能トランジスタにおいても、外部ベース領域は
木質的なトランジスタ動作にとっては余分な領域であり
、より高性能なトランジスタにとっては高速動作を妨げ
る要因となる。

たとえば、トランジスタの性能を示すパラメータの一つ
にしゃ断周波数ｆ，があるが、高電流領域でのｆ．を大
きくするためには、ベース広がり効果を抑制する必要が
ある。高速ＮＰＮ｝ランジ・スタにおいては、このため
の一方法として、べ・一入領域直下にリン等の高濃度Ｎ
型不純物領域を形成する方法が考えられるが、外部ベー
ス領域が横方向に広がっていると、ベース領域直下のベ
ース広がり効果は抑制できてら、外部ベース領域からベ
ース広がり効果が現われてしまい、結果として高電流動
作時のｆ．は思ったほど大きくならないという問題点が
ある。また、余分な外部ベース領域の存在は、従来例で
も述べたようにベース・コレクタ間接合容量の増加をま
ねくとともに、外部ベース領域に付随するベース抵抗が
増加し、ＥｃＬゲート等の回路を構成した際に、ゲート
遅延をまねく大きな問題点となる。

従って、本発明の目的は、バイポーラトランジスタの高
速化の妨げになる外部ベース領域を極限にまで小さくし
た構造を提供するとともに、この構造のトランジスタを
、従来の自己整合型トランジスタの製造方法と同様、１
回のフォトリソグラフィー工程のみで自己整合的にエミ
ッタまわりの重要部分を形成させる製造方法を提供する
ことにある。

〔課題を解決するための手段〕

本発明の半導体装置は、一導電型の半導体基板上に逆導
電型のコレクタ領域が分離領域に接して形成され、その
コレクタ領域上に選択的に形成された逆導電型のエピタ
キシャル領域が形成され、更にそのエピタキシャル領域
表面に一導電型のベース領域が形成され、またその側面
にはベース領域と接したー導電型の外部ベース領域が形
戊され、またコレクタ領域と分離領域上に絶縁膜を介し
て形威された多結晶シリコン層が外部ベース領域に接し
て形成され、またベース領域表面には逆導電型のエミッ
タ領域が形成された構造を有している。

また本発明の半導体装置の製造方法は、一導電型の半導
体基板上に逆導電型のコレクタ領域を形成し、その上に
第１の絶縁膜と多結晶シリコン層を堆積する工程と、多
結晶シリコン層に不純物を導入する工程と、第２の絶縁
膜を形成する工程と、以上の第１の絶縁膜と多結晶シリ
コン層と第２の絶縁膜を選択的に除去する工程と、逆導
電型のエピタキシャル層を選択的に形成する工程と、熱
処理を施すことで多結晶シリコン層からエピタキシャル
層の一部に不純物を導入し、一導電型領域を形成する工
程とを有する。この場合、エピタキシャル層の選択的形
成には選択エピタキシャル法を使うか、もＬ，　＜は一
般のエピタキシャル法を使うかの２通りがあるが、後者
の場合、エピタキシャル層に多結晶シリコンから不純物
を導入し、一導電型領域を形威する工程の後に、不要部
分に残った多結晶シリコン膜を除去する工程を付加する
必要がある。また後者の場合はこのましくは、多結晶シ
リコン膜の除去にＫＯＨあるいは無水ヒドラジンが用い
られ、更に好ましくは半導体基板に結晶面方位（１　１
　１）の基板を用いる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図（ａ）〜（ｄ）は、本発明の第１の実施例を説明
するために工程順に示した断面図である。

この実施例ではまずＰ型シリコン基板１上にヒ素または
アンチモンを選択的に拡散してＮ＋型埋込層３ａを形成
する。次に、エピタキシャル成長を行ってＮ一層を堆積
した後、シリコン窒化膜等をマスクにして選択的に酸化
を行い、素子分離領域２を形成する。これにより素子活
性領域となるＮ−コレクタ層４が形成される。もちろん
素子分離領域を溝分離によって行っても同様である。こ
の後、シリコン窒化膜をマスクとしてコレクタ拡散を行
い、Ｎ＋コレクタ引き出し層３ｂを形成する。

次に第１図（ａ）に示すようにシリコン酸化膜５と多結
晶シリコン層を堆積し、この多結晶シリコンにイオン注
入法によりポロンを導入して、フォトリソグラフィーを
用いてＮ−コレクタ層の上方のみにＰ＋多結晶シリコン
層６として選択的に形成した後、更にシリコン酸化膜７
を形成する。次に、フォトリソグラフィーを用いてシリ
コン酸化膜５，Ｐ＋多結晶シリコン層６，シリコン酸化
膜７０３層を選択的に除去してエミッタコンタクト部８
を形成する。

次に第１図（ｂ）に示すように、エミッタコンタクト部
８に露出したＮ−コレクタ層４上に選択エピタキシャル
法によりＮ一選択エピタキシャル層９を形成する。この
ときの不純物濃度は、Ｎ−コレクタ層４と同程度でよい
か、あらかじめＮ−コレクタ層４の濃度を、Ｎ一選択エ
ピタキシャル層９の濃度より高くしておけばトランジス
タのベース広がり効果をある程度抑制する事が可能であ
る。

次に第１図（ｃ）に示すように、熱処理を施してＰ＋多
結晶シリコン層６から、Ｎ一選択エピタキシャル層側面
にボロンの拡散を行い、外部ベース領域１０ａを形成し
、更に、イオン注入法によりベース領域１０ｂを形戊す
る。次にシリコン窒化膜堆積，エッチバックを行い、エ
ミッタコンタクト部の側面にシリコン窒化膜ｌ１を形成
する。

次に第１図（ｄ）に示すように、Ｎ＋型多結晶シリコン
１２を選択的に形成して、そこから拡散によりＮ＋型エ
ミッタ領域１３を形成する。この後に、ベースコレクタ
フンタクトを形成してアルミニウム電極１４を形成する
。

本実施例によれば、従来の自己整合型トランジスタにお
いてはエミッタコンタクト部から横方向に形成された外
部ベース領域がないため接合容量を小さくすることがで
きるとともに、前述したようにＮ−コレクタ領域４を比
較的高濃度にすることでベース広がり効果を抑制し、高
いしゃ断周波数特性を得る事ができる。

第２図（ａ）〜（ｂ）は、本発明の第２の実施例を説明
するために工程順に示した断面図である。

この実施例では、まず第１の実施例で述べた第１図（ａ
）のエミッタコンタクト部８を形成するまでは同様であ
る。

次に、第２図（ａ）で示すようにエピタキシャル法によ
りＮ一エピタキシャル層を形成する。このときＮ−コレ
クタ領域４の露出した部分には、Ｎ一エピタキシャル領
域９ａが単結晶或長ずるが、その他の部分はＮ一多結晶
シリコン領域９ｂとして堆積してしまう。この後、Ｐ＋
多結晶シリコン層６からＮ一型エピタキシャル領域９ａ
にボロンヲ拡散させてＰ＋型外部ベース領域１０ａを形
成した後、無水ヒドラジン等を用いて不要なＮ一型多結
晶シリコン領域９ｂを除去する。この場合、用いるＰ型
シリコン基板ｌの結晶面方位を（１　１　１）としてお
く事で、無水ヒドラジンに対してＮ一型エピタキシャル
領域９ａはＮ一型多結晶シリコン領域９ｂと比べてエッ
チングレートにおいて大きな選択比を得ることができる
。またＰ＋外部ベース領域１０ａに関しても同様の効果
があるため、結果として第２図（ｂ）に示すような形状
で形成することができる。

この後は第１の実施例と同様にベース領域１ｏｂをイオ
ン注入法で形成する以下第１の実施例と同様である。こ
の実施例では、第１の実施例のような高度な選択エピタ
キシャル法を使う必要がないという利点があるが、効果
については第ｌの実施例と同様である。

〔発明の効果〕

以上説明したように本発明は、従来の高性能自己整合型
トランジスタにおいてもさけることのできなかった、余
分な外部ベース領域を極限にまで小さくする事でベース
・コレクタ接合容量、ベース抵抗を低下させ、またベー
ス広がり効果を抑制できるという効果がある。

また本発明は、従来の自己整合型トランジスタの製造方
法をあまり変えることなく、上述した高性能トランジス
タを製造できるという効果も合わせ持つ。

４．

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は、本発明の第１の実施例を工程
順に示した断面図、第２図（ａ），　（ｂ）は本発明の
第２の実施例を工程順に示した断面図、第３図は従来例
を説明するための断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・素子
分離領域、３ａ・・・・・・Ｎ＋型埋め込み層、３ｂ・
・・・・・Ｎ＋型コレクタ引き出し層、４・・・・・・
Ｎ一型コレクタ層、５，７・・・・・・シリコン酸化膜
、６・・・・・・Ｐ＋多結晶シリコン層、８・・・・・
・エミッタコンタクト部、９・・・・・・Ｎ−型エピタ
キシャル層、９ａ・・・・・・Ｎ−Ｗエピタキシャル領
域、９ｂ・・・・・・Ｎ一型多結晶シリコン領域、１０
ａ・・・・・・外部ヘース領域、１０ｂ・・・・・・ベ
ース領域、ｌ１・・・・・・シリコン窒化膜、１２・・
・・・・Ｎ＋型多結晶シリコン膜、１３・・・・・・Ｎ
＋型エミッタ領域、１４・・・・・・アルミニウム電極
。

Claims (1)

1. 【特許請求の範囲】 （１）一導電型の半導体基板上に逆導電型のコレクタ領
   域が設けられ、前記コレクタ領域の表面に選択的に形成
   された前記逆導電型のエピタキシャル領域を有し、該エ
   ピタキシャル領域の表面に前記−導電型のベース領域が
   形成され、前記エピタキシャル領域の側面に前記−導電
   型の外部ベース領域が前記ベース領域と接して形成され
   、前記コレクタ領域上に第１の絶縁膜を介して多結晶シ
   リコン層が前記外部ベース領域と接するように形成され
   、前記多結晶シリコン層上に第２の絶縁膜が形成され、
   該第２の絶縁膜と前記エピタキシャル領域との段差部に
   第３の絶縁膜からなる側壁領域が形成され、前記ベース
   領域の表面に前記逆導電型のエミッタ領域が形成されて
   いることを特徴とする半導体装置（２）一導電型の半導
   体基板上に逆導電型のコレクタ領域を形成し、その上に
   第１の絶縁膜と多結晶シリコンを形成する工程と、前記
   多結晶シリコンに不純物を導入する工程と、その後第２
   の絶縁膜を形成する工程と、前記第１の絶縁膜と前記多
   結晶シリコンと前記第２の絶縁膜を選択的に除去するこ
   とにより、底面には前記コレクタ領域を、側面には前記
   多結晶シリコンを露出する開孔を設ける工程と、前記逆
   導電型のエピタキシャル層をその側面が前記多結晶シリ
   コンに接するように前記開孔内に選択的に形成する工程
   と、熱処理を施すことにより、前記多結晶シリコンから
   前記エピタキシャル層の側部に不純物を導入し、前記一
   導電型の外部ベース領域を形成する工程と、前記エピタ
   キシャル層の表面に前記外部ベースと接するベース領域
   を形成する工程と、前記ベース領域にエミッタ領域を形
   成する工程とを有することを特徴とする半導体装置の製
   造方法 （３）前記エピタキシャル層の形成を選択エピタキシャ
   ル法により前記コレクタ領域の露出した部分上にのみ形
   成することを特徴とする請求項２記載の半導体装置の製
   造方法 （４）前記エピタキシャル層を選択的に形成する工程は
   、エピタキシャル法にてシリコン層を全面に形成した後
   に、前記エピタキシャル法を施した時に同時に形成され
   た多結晶シリコン膜を除去する工程を含む工程であるこ
   とを特徴とする請求項２記載の半導体装置の製造方法 （５）前記多結晶シリコン膜を無水ヒドラジンを用いて
   除去することを特徴とする請求項４記載の半導体装置の
   製造方法 （６）前記半導体基板は結晶面方位（１１１）であるこ
   とを特徴とする請求項４記載の半導体装置の製造方法 （７）前記逆導電型の前記コレクタ領域の不純物濃度を
   前記逆導電型の前記エピタキシャル領域よりも高くした
   ことを特徴とする請求項１記載の半導体装置