JPH04322431A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH04322431A JPH04322431A JP9188391A JP9188391A JPH04322431A JP H04322431 A JPH04322431 A JP H04322431A JP 9188391 A JP9188391 A JP 9188391A JP 9188391 A JP9188391 A JP 9188391A JP H04322431 A JPH04322431 A JP H04322431A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor layer
- type
- semiconductor device
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 96
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 238000000034 method Methods 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 20
- 229910000577 Silicon-germanium Inorganic materials 0.000 abstract description 13
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 4
- 229910021419 crystalline silicon Inorganic materials 0.000 abstract 2
- 230000003287 optical effect Effects 0.000 abstract 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 15
- 238000010586 diagram Methods 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 14
- 239000012535 impurity Substances 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 238000002955 isolation Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910014299 N-Si Inorganic materials 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- 229910000070 arsenic hydride Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- QUZPNFFHZPRKJD-UHFFFAOYSA-N germane Chemical compound [GeH4] QUZPNFFHZPRKJD-UHFFFAOYSA-N 0.000 description 1
- 229910052986 germanium hydride Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置，特にバ
イポーラ型半導体装置及びその製造方法に関するもので
ある。
イポーラ型半導体装置及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】図１５は、例えばＧ．Ｌ．ＰＡＴＩＯＮ
ｅｔ ａ１．，ＩＥＥＥ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，Ｖｏｌ．１０，Ｎ
Ｏ．１２，Ｄｅｃ．１９８９ ｐｐ．５３４−５３６
に記載された従来のヘテロバイポーラ型半導体装置の構
成を示す断面図である。同図において、１はＰ型のＳｉ
基板、２はＮ＋ 型のＳｉ埋め込みコレクタ層、８はＮ
型のＳｉエピタキシャル層、９はＰ型のＳｉＧｅ層、５
０及び５１は酸化膜、５２は窒化膜、５３はエミッタ及
びエミッタ電極としてのＮ型の多結晶Ｓｉ膜、１２１は
コレクタ引き出しのためのＮ＋ 型のＳｉ拡散層である
。
ｅｔ ａ１．，ＩＥＥＥ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，Ｖｏｌ．１０，Ｎ
Ｏ．１２，Ｄｅｃ．１９８９ ｐｐ．５３４−５３６
に記載された従来のヘテロバイポーラ型半導体装置の構
成を示す断面図である。同図において、１はＰ型のＳｉ
基板、２はＮ＋ 型のＳｉ埋め込みコレクタ層、８はＮ
型のＳｉエピタキシャル層、９はＰ型のＳｉＧｅ層、５
０及び５１は酸化膜、５２は窒化膜、５３はエミッタ及
びエミッタ電極としてのＮ型の多結晶Ｓｉ膜、１２１は
コレクタ引き出しのためのＮ＋ 型のＳｉ拡散層である
。
【０００３】本半導体装置においては、エミッタ５３及
びコレクタ８の材料にはＳｉ（バンドギャップ１．１ｅ
Ｖ）が、ベース９の材料にはＳｉＧｅ（Ｇｅの含有率が
６０％以内の場合では、バンドギャップは１．１〜０．
８ｅＶの範囲内）が用いられている。従って、ベース９
とエミッタ５３との接合及びベース９とコレクタ８との
接合が双方ともヘテロ接合となっている。
びコレクタ８の材料にはＳｉ（バンドギャップ１．１ｅ
Ｖ）が、ベース９の材料にはＳｉＧｅ（Ｇｅの含有率が
６０％以内の場合では、バンドギャップは１．１〜０．
８ｅＶの範囲内）が用いられている。従って、ベース９
とエミッタ５３との接合及びベース９とコレクタ８との
接合が双方ともヘテロ接合となっている。
【０００４】この様なヘテロバイポーラ型半導体装置は
、ホモ接合の半導体装置と較べて一般的に次のような利
点がある。
、ホモ接合の半導体装置と較べて一般的に次のような利
点がある。
【０００５】先ず第１に、エミッタ５３の禁制帯幅の方
がベース９の禁制帯幅よりも大きいので、順バイアス下
におけるエミッタ５３からベース９への電子の注入量を
、エミッタ５３及びベース９の不純物濃度とは無関係に
ベース９からエミッタ５３へのホールの注入量の約１０
０倍〜１０００倍にすることができる。従って、ベース
９の不純物濃度を上げてベース９の抵抗を下げる様にし
ても、１００倍程度の電流増幅率を得ることが可能であ
る。
がベース９の禁制帯幅よりも大きいので、順バイアス下
におけるエミッタ５３からベース９への電子の注入量を
、エミッタ５３及びベース９の不純物濃度とは無関係に
ベース９からエミッタ５３へのホールの注入量の約１０
０倍〜１０００倍にすることができる。従って、ベース
９の不純物濃度を上げてベース９の抵抗を下げる様にし
ても、１００倍程度の電流増幅率を得ることが可能であ
る。
【０００６】更に、ベース９の不純物濃度を高濃度にす
ることが可能な結果、ベース９の幅を薄くしてもパンチ
スルーを防止することも可能で、ベース９中の電子の走
行時間を減らすことができる。以上の点より、ヘテロバ
イポーラ型半導体装置は、超高速なトランジスタの実現
に適した装置である。
ることが可能な結果、ベース９の幅を薄くしてもパンチ
スルーを防止することも可能で、ベース９中の電子の走
行時間を減らすことができる。以上の点より、ヘテロバ
イポーラ型半導体装置は、超高速なトランジスタの実現
に適した装置である。
【０００７】次に、図１５に示した半導体装置の製造方
法について簡単に説明する。Ｐ型Ｓｉ基板１上にＮ＋
型の埋め込み拡散層２を形成後、埋め込み拡散２上にＮ
型のエピタキシャル膜８を成長させる。その後、エピタ
キシャル膜８の表面を絶縁膜５０で覆い、ベースやエミ
ッタを形成すべき領域に該当する絶縁膜５０の領域を除
去して開孔を形成する。そして開孔内部にＰ型多結晶Ｓ
ｉ膜６を形成し、同図に示す様にパターニングした後、
ＳｉＧｅ膜９及び酸化膜５１を順次堆積した上で、Ｓｉ
Ｇｅ膜９及び酸化膜５１を同図に示す様にパターニング
する。その後、窒化膜５２で表面を覆い、エミッタ部に
該当する窒化膜５２の部分を除去して開孔した後、開孔
部内にＮ＋ 型多結晶膜５３を形成する。最後に、ベー
スコンタクト部及びコレクタコンタクト部を開孔し、本
半導体装置が形成される。
法について簡単に説明する。Ｐ型Ｓｉ基板１上にＮ＋
型の埋め込み拡散層２を形成後、埋め込み拡散２上にＮ
型のエピタキシャル膜８を成長させる。その後、エピタ
キシャル膜８の表面を絶縁膜５０で覆い、ベースやエミ
ッタを形成すべき領域に該当する絶縁膜５０の領域を除
去して開孔を形成する。そして開孔内部にＰ型多結晶Ｓ
ｉ膜６を形成し、同図に示す様にパターニングした後、
ＳｉＧｅ膜９及び酸化膜５１を順次堆積した上で、Ｓｉ
Ｇｅ膜９及び酸化膜５１を同図に示す様にパターニング
する。その後、窒化膜５２で表面を覆い、エミッタ部に
該当する窒化膜５２の部分を除去して開孔した後、開孔
部内にＮ＋ 型多結晶膜５３を形成する。最後に、ベー
スコンタクト部及びコレクタコンタクト部を開孔し、本
半導体装置が形成される。
【０００８】
【発明が解決しようとする課題】従来の半導体装置は以
上の様に構成されているので、次の様な問題点があった
。即ち、ベース電極取出し膜であるＰ＋ 型多結晶Ｓｉ
膜６が直接Ｎ型エピタキシャル膜８に接しているため、
トランジスタの動作には不要な寄生のＰＮ接合容量がベ
ースとコレクタ間に形成されている。このＰＮ接合容量
の存在が、バイポーラトランジスタの高速動作の防げと
なっていた。
上の様に構成されているので、次の様な問題点があった
。即ち、ベース電極取出し膜であるＰ＋ 型多結晶Ｓｉ
膜６が直接Ｎ型エピタキシャル膜８に接しているため、
トランジスタの動作には不要な寄生のＰＮ接合容量がベ
ースとコレクタ間に形成されている。このＰＮ接合容量
の存在が、バイポーラトランジスタの高速動作の防げと
なっていた。
【０００９】又、ＳｉＧｅ膜９形成後に、その表面上に
形成された窒化膜５２及び酸化膜５１のエッチングが行
われるため、これらのエッチング時にＳｉＧｅ膜９はダ
メージを受ける。更にそのダメージを受けた状態にて、
多結晶Ｓｉ膜５３がＳｉＧｅ膜９上に形成されるので、
ＳｉＧｅ膜９と多結晶Ｓｉ膜５３との接合は、界面準位
の多い接合になる。そしてこの界面準位が多くなると、
界面準位に補獲されていたキャリアに起因する再結合電
流によってベース電流が決定されることとなり、トラン
ジスタの電流増幅率の低下をひき起こすという問題点も
生じていた。
形成された窒化膜５２及び酸化膜５１のエッチングが行
われるため、これらのエッチング時にＳｉＧｅ膜９はダ
メージを受ける。更にそのダメージを受けた状態にて、
多結晶Ｓｉ膜５３がＳｉＧｅ膜９上に形成されるので、
ＳｉＧｅ膜９と多結晶Ｓｉ膜５３との接合は、界面準位
の多い接合になる。そしてこの界面準位が多くなると、
界面準位に補獲されていたキャリアに起因する再結合電
流によってベース電流が決定されることとなり、トラン
ジスタの電流増幅率の低下をひき起こすという問題点も
生じていた。
【００１０】この発明は、この様な問題点を解消すべく
なされたものであり、寄生容量が小さく、しかも良好な
エミッタ・ベース接合を有するバイポーラ型半導体装置
及びその製造方法を提供することを目的としている。
なされたものであり、寄生容量が小さく、しかも良好な
エミッタ・ベース接合を有するバイポーラ型半導体装置
及びその製造方法を提供することを目的としている。
【００１１】
【課題を解決するための手段】この発明に係る半導体装
置は、下地と、下地上に形成され、且つ第１のバンドギ
ャップ幅を有する第１導電型の第１の半導体層と、第１
の半導体層上に第１の半導体層の形状，面積と同一形状
，面積で形成され、且つ第２のバンドギャップ幅を有す
る第２導電型の第２の半導体層と、第２の半導体層上に
第１の半導体層の形状，面積と同一形状，面積で形成さ
れ、且つ第１のバンドギャップ幅を有する第１導電型の
第３の半導体層と、第１の半導体層を取り囲む様に下地
上に形成された第１の絶縁層と、第２の半導体層を取り
囲む様に第１の絶縁層上に形成された第２導電型の第４
の半導体層と、第３の半導体層を取り囲む様に第４の半
導体層上に形成された第２の絶縁層とを備えたものであ
る。
置は、下地と、下地上に形成され、且つ第１のバンドギ
ャップ幅を有する第１導電型の第１の半導体層と、第１
の半導体層上に第１の半導体層の形状，面積と同一形状
，面積で形成され、且つ第２のバンドギャップ幅を有す
る第２導電型の第２の半導体層と、第２の半導体層上に
第１の半導体層の形状，面積と同一形状，面積で形成さ
れ、且つ第１のバンドギャップ幅を有する第１導電型の
第３の半導体層と、第１の半導体層を取り囲む様に下地
上に形成された第１の絶縁層と、第２の半導体層を取り
囲む様に第１の絶縁層上に形成された第２導電型の第４
の半導体層と、第３の半導体層を取り囲む様に第４の半
導体層上に形成された第２の絶縁層とを備えたものであ
る。
【００１２】又、この発明に係る半導体装置の製造方法
は、下地上に第１の絶縁層と第４の半導体層とを順次形
成する工程と、第４の半導体層の所望の領域のみを残し
、それ以外の領域に第２の絶縁層を形成する工程と、所
望の領域における第４の半導体層及び第２の絶縁層上に
第３の絶縁層を形成する工程と、第３の絶縁層，所望の
領域内における第４の半導体層及び第１の絶縁層の所定
の部分を除去して、下地上に開孔を形成する工程と、第
１のバンドギャップ幅を有する第１導電型の第１の半導
体層，第２のバンドギャップ幅を有する第２導電型の第
２の半導体層及び第１のバンドギャップ幅を有する第１
導電型の第３の半導体層を、第４の半導体層が第２の半
導体層を取り囲む様に開孔内部に順次形成する工程とを
備えるようにしたものである。
は、下地上に第１の絶縁層と第４の半導体層とを順次形
成する工程と、第４の半導体層の所望の領域のみを残し
、それ以外の領域に第２の絶縁層を形成する工程と、所
望の領域における第４の半導体層及び第２の絶縁層上に
第３の絶縁層を形成する工程と、第３の絶縁層，所望の
領域内における第４の半導体層及び第１の絶縁層の所定
の部分を除去して、下地上に開孔を形成する工程と、第
１のバンドギャップ幅を有する第１導電型の第１の半導
体層，第２のバンドギャップ幅を有する第２導電型の第
２の半導体層及び第１のバンドギャップ幅を有する第１
導電型の第３の半導体層を、第４の半導体層が第２の半
導体層を取り囲む様に開孔内部に順次形成する工程とを
備えるようにしたものである。
【００１３】
【作用】この発明に係る半導体装置では、ベース電極取
出し層に相当する第４の半導体層と下地との間に第１の
絶縁層が形成されているので、ベース・コレクタ間に発
生する寄生容量の値は小さくなる。
出し層に相当する第４の半導体層と下地との間に第１の
絶縁層が形成されているので、ベース・コレクタ間に発
生する寄生容量の値は小さくなる。
【００１４】又、この発明に係る半導体装置の製造方法
では、下地上に形成された開孔内部に順次第１の半導体
層、第２の半導体層、及び第３の半導体層が形成される
ので、第１及び第２の半導体層の接合並びに第２及び第
３の半導体層の接合は、界面準位の少ない良好な接合と
なり得る。
では、下地上に形成された開孔内部に順次第１の半導体
層、第２の半導体層、及び第３の半導体層が形成される
ので、第１及び第２の半導体層の接合並びに第２及び第
３の半導体層の接合は、界面準位の少ない良好な接合と
なり得る。
【００１５】
【実施例】図１は、この発明の一実施例である半導体装
置の構成を示す断面図であり、図２〜図１４は図１に示
した半導体装置の製造工程を示す説明図である。以下、
図２〜図１４に基づいて、本半導体装置の製造方法につ
いて説明することとする。
置の構成を示す断面図であり、図２〜図１４は図１に示
した半導体装置の製造工程を示す説明図である。以下、
図２〜図１４に基づいて、本半導体装置の製造方法につ
いて説明することとする。
【００１６】まず図２においては、Ｐ型の単結晶Ｓｉ基
板１にＮ＋ 型拡散層２を、１〜２μｍの深さに形成す
る。
板１にＮ＋ 型拡散層２を、１〜２μｍの深さに形成す
る。
【００１７】図３においては、素子領域のまわりにＮ＋
型拡散層２を分断する様に、素子分離４を形成する。 即ち、Ｎ＋ 型拡散層２上に酸化膜等を堆積しパターニ
ングした後、このパターニングされた酸化膜等をマスク
として単結晶Ｓｉ基板１及びＮ＋ 型拡散層２をエッチ
ングすることにより、素子分離４用の溝を形成する。更
に素子分離４用の溝の内壁を若干酸化した後、上記マス
クを用いて素子分離４用の溝の底部にＢ＋ 等のＰ型不
純物をイオン注入する。これにより、素子分離４用の溝
の底部にチャネルカット層３が形成される。このチャネ
ルカット層３は、素子分離４と単結晶Ｓｉ基板１との界
面を通じて、分離されたＮ＋ 型拡散層２間を流れるリ
ーク電流を抑えるためのものである。その後、ＣＶＤ酸
化膜等で溝を埋め込むことにより、素子分離４が形成さ
れる。
型拡散層２を分断する様に、素子分離４を形成する。 即ち、Ｎ＋ 型拡散層２上に酸化膜等を堆積しパターニ
ングした後、このパターニングされた酸化膜等をマスク
として単結晶Ｓｉ基板１及びＮ＋ 型拡散層２をエッチ
ングすることにより、素子分離４用の溝を形成する。更
に素子分離４用の溝の内壁を若干酸化した後、上記マス
クを用いて素子分離４用の溝の底部にＢ＋ 等のＰ型不
純物をイオン注入する。これにより、素子分離４用の溝
の底部にチャネルカット層３が形成される。このチャネ
ルカット層３は、素子分離４と単結晶Ｓｉ基板１との界
面を通じて、分離されたＮ＋ 型拡散層２間を流れるリ
ーク電流を抑えるためのものである。その後、ＣＶＤ酸
化膜等で溝を埋め込むことにより、素子分離４が形成さ
れる。
【００１８】図４では、Ｎ＋ 型拡散層２上に酸化膜５
、Ｐ型不純物を含んだ多結晶Ｓｉ膜６及び窒化膜２０を
順次ＣＶＤ法により形成する。そして、ベース及びエミ
ッタ領域となるべき部分のみ残る様に窒化膜２０をパタ
ーニングする。
、Ｐ型不純物を含んだ多結晶Ｓｉ膜６及び窒化膜２０を
順次ＣＶＤ法により形成する。そして、ベース及びエミ
ッタ領域となるべき部分のみ残る様に窒化膜２０をパタ
ーニングする。
【００１９】図５では、窒化膜に覆われていない領域の
多結晶Ｓｉ膜６を酸化して酸化膜（ＳｉＯ２ ）６０を
形成するとともに、その酸化膜６０の表面の位置が多結
晶Ｓｉ膜６の表面の位置と同一になる様に、酸化膜６０
をエッチングする。
多結晶Ｓｉ膜６を酸化して酸化膜（ＳｉＯ２ ）６０を
形成するとともに、その酸化膜６０の表面の位置が多結
晶Ｓｉ膜６の表面の位置と同一になる様に、酸化膜６０
をエッチングする。
【００２０】図６では、多結晶Ｓｉ膜６上の窒化膜２０
を除去した後、多結晶Ｓｉ膜６及び酸化膜６０の表面上
に新たな酸化膜７をＣＶＤ法等により堆積する。
を除去した後、多結晶Ｓｉ膜６及び酸化膜６０の表面上
に新たな酸化膜７をＣＶＤ法等により堆積する。
【００２１】図７では、第１の開孔３０を形成する。即
ち、エミッタ及びベース領域に該当する部分の酸化膜７
、多結晶Ｓｉ膜６及び酸化膜５を、酸化膜６上に塗布さ
れ、パターニングされたレジスト（図示せず）をマスク
に用いてエッチングし、第１の開孔３０を形成する。 その後、マクスとしてのレジストは除去される。尚、図
７では、酸化膜５，６０，７をまとめて、酸化膜１００
と記載している。
ち、エミッタ及びベース領域に該当する部分の酸化膜７
、多結晶Ｓｉ膜６及び酸化膜５を、酸化膜６上に塗布さ
れ、パターニングされたレジスト（図示せず）をマスク
に用いてエッチングし、第１の開孔３０を形成する。 その後、マクスとしてのレジストは除去される。尚、図
７では、酸化膜５，６０，７をまとめて、酸化膜１００
と記載している。
【００２２】図８では、選択エピタキシャル成長を用い
て、第１の開孔３０の内部に露出したＮ＋ 型拡散層２
のみに、Ｎ− 型の単結晶Ｓｉ膜８を所望の膜厚だけ成
長させる。ここで選択エピタキシャル成長としては、例
えば光ＣＶＤ法が用いられる。即ち、同図に示す様に垂
直方向から紫外光を第１の開孔３０内部に照射すること
によって、第１の開孔３０の側面の多結晶Ｓｉ膜６の部
分には多結晶Ｓｉ膜を成長させることなく、第１の開孔
３０の底面の垂直方向にのみ単結晶Ｓｉ膜８を成長させ
ることができる。尚、ドーパントガスとしては、Ｎ型不
純物を含むガス、例えばＡｓＨ３ 等を用いる。
て、第１の開孔３０の内部に露出したＮ＋ 型拡散層２
のみに、Ｎ− 型の単結晶Ｓｉ膜８を所望の膜厚だけ成
長させる。ここで選択エピタキシャル成長としては、例
えば光ＣＶＤ法が用いられる。即ち、同図に示す様に垂
直方向から紫外光を第１の開孔３０内部に照射すること
によって、第１の開孔３０の側面の多結晶Ｓｉ膜６の部
分には多結晶Ｓｉ膜を成長させることなく、第１の開孔
３０の底面の垂直方向にのみ単結晶Ｓｉ膜８を成長させ
ることができる。尚、ドーパントガスとしては、Ｎ型不
純物を含むガス、例えばＡｓＨ３ 等を用いる。
【００２３】次に図９に示す様に、Ｎ− 型の単結晶Ｓ
ｉ膜８上に、同じく光ＣＶＤ法等を用いてＰ＋ 型のＳ
ｉＧｅの単結晶膜９を所望の膜厚のみ成長させる。ここ
では、ドーパントガスとして、Ｐ型不純物を含むガス、
例えばＢ２ Ｈ６ 等を用い、又、ＧｅＨ４ 等のＧｅ
を含むガスを用いる。
ｉ膜８上に、同じく光ＣＶＤ法等を用いてＰ＋ 型のＳ
ｉＧｅの単結晶膜９を所望の膜厚のみ成長させる。ここ
では、ドーパントガスとして、Ｐ型不純物を含むガス、
例えばＢ２ Ｈ６ 等を用い、又、ＧｅＨ４ 等のＧｅ
を含むガスを用いる。
【００２４】続いて図１０に示す様に、再びＮ型の単結
晶Ｓｉ膜１０を光ＣＶＤ法等によりＰ＋ 型のＳｉＧｅ
膜上に成長させる。その結果、第１の開孔３０の底面に
垂直な方向に、Ｎ−Ｓｉ／Ｐ＋ −ＳｉＧｅ／Ｎ− −
Ｓｉの単結晶膜が形成されたこととなる。又、ＳｉＧｅ
膜１０を取り囲む様に形成され、しかも酸化膜１００で
取り囲まれた多結晶Ｓｉ膜６は、ベース電極取出し膜と
して用いられる。
晶Ｓｉ膜１０を光ＣＶＤ法等によりＰ＋ 型のＳｉＧｅ
膜上に成長させる。その結果、第１の開孔３０の底面に
垂直な方向に、Ｎ−Ｓｉ／Ｐ＋ −ＳｉＧｅ／Ｎ− −
Ｓｉの単結晶膜が形成されたこととなる。又、ＳｉＧｅ
膜１０を取り囲む様に形成され、しかも酸化膜１００で
取り囲まれた多結晶Ｓｉ膜６は、ベース電極取出し膜と
して用いられる。
【００２５】図１１においては、酸化膜１００及びＮ型
の単結晶Ｓｉ膜１０の表面上に、酸化膜等の絶縁膜４０
をＣＶＤ法等により形成する。そして、この絶縁膜４０
の形成時の熱処理によって、Ｐ＋ 型の多結晶Ｓｉ膜６
からＮ− 型の単結晶Ｓｉ膜８へＰ型不純物が拡散され
、Ｎ− 型の単結晶Ｓｉ膜８の表面近傍に拡散層１１が
形成される。
の単結晶Ｓｉ膜１０の表面上に、酸化膜等の絶縁膜４０
をＣＶＤ法等により形成する。そして、この絶縁膜４０
の形成時の熱処理によって、Ｐ＋ 型の多結晶Ｓｉ膜６
からＮ− 型の単結晶Ｓｉ膜８へＰ型不純物が拡散され
、Ｎ− 型の単結晶Ｓｉ膜８の表面近傍に拡散層１１が
形成される。
【００２６】その後、図１２に示す通り、酸化膜１００
を選択的にエッチングすることにより、コレクタのコン
タクト用としての第２の開孔３１が形成され、この第２
の開孔３１の内部にＷ膜１２をＣＶＤ法等により選択的
に堆積させる（図１３）。更に酸化膜４０を除去してエ
ミッタ部としてのＮ型の単結晶Ｓｉ膜１０を露出させた
後、ベースのコンタクト部分を形成すべき酸化膜１００
の該当部分を選択的にエッチングして、第３の開孔３２
を形成する（図１４）。
を選択的にエッチングすることにより、コレクタのコン
タクト用としての第２の開孔３１が形成され、この第２
の開孔３１の内部にＷ膜１２をＣＶＤ法等により選択的
に堆積させる（図１３）。更に酸化膜４０を除去してエ
ミッタ部としてのＮ型の単結晶Ｓｉ膜１０を露出させた
後、ベースのコンタクト部分を形成すべき酸化膜１００
の該当部分を選択的にエッチングして、第３の開孔３２
を形成する（図１４）。
【００２７】最後に、ＡｌやＡｌ合金等の金属配線をＷ
膜１２上、Ｎ型単結晶Ｓｉ膜１０上及び第３の開孔３２
内部に形成することにより、それぞれコレクタ電極１５
、エミッタ電極１４及びベース電極１３が形成され、図
１に示したヘテロバイポーラ型の半導体装置が製造され
たこととなる。
膜１２上、Ｎ型単結晶Ｓｉ膜１０上及び第３の開孔３２
内部に形成することにより、それぞれコレクタ電極１５
、エミッタ電極１４及びベース電極１３が形成され、図
１に示したヘテロバイポーラ型の半導体装置が製造され
たこととなる。
【００２８】以上の様に本半導体装置においては、ベー
ス電極取出し膜としてのＰ＋ 型の多結晶Ｓｉ膜６が酸
化膜１００の存在によってＮ＋型拡散層２より引き離さ
れており、Ｐ＋ 型多結晶Ｓｉ膜６がコレクタ領域とＰ
Ｎ接合を形成する部分は、拡散層１１の部分だけである
。従って、ベース−コレクタ間に生じる寄生容量の値を
、従来の半導体装置の場合と較べても十分に小さな値に
することが可能となる。又、コレクタ層であるＮ−型の
Ｓｉ膜８、ベース層であるＳｉＧｅ膜９及びＮ型Ｓｉ膜
１０を、ドーパントガスを変更するのみで同一方法でも
って形成することができ、界面準位の少ない良好なコレ
クタ−ベース接合及びベース−エミッタ接合が得られる
。従って、本半導体装置は、ヘテロバイポーラトランジ
スタとしての機能を十分に発揮することができる構成を
有している。
ス電極取出し膜としてのＰ＋ 型の多結晶Ｓｉ膜６が酸
化膜１００の存在によってＮ＋型拡散層２より引き離さ
れており、Ｐ＋ 型多結晶Ｓｉ膜６がコレクタ領域とＰ
Ｎ接合を形成する部分は、拡散層１１の部分だけである
。従って、ベース−コレクタ間に生じる寄生容量の値を
、従来の半導体装置の場合と較べても十分に小さな値に
することが可能となる。又、コレクタ層であるＮ−型の
Ｓｉ膜８、ベース層であるＳｉＧｅ膜９及びＮ型Ｓｉ膜
１０を、ドーパントガスを変更するのみで同一方法でも
って形成することができ、界面準位の少ない良好なコレ
クタ−ベース接合及びベース−エミッタ接合が得られる
。従って、本半導体装置は、ヘテロバイポーラトランジ
スタとしての機能を十分に発揮することができる構成を
有している。
【００２９】尚、図５においては多結晶Ｓｉ膜６のパタ
ーニング方法として選択酸化法を用いたが、エッチング
によって多結晶Ｓｉ膜６をパターニングすることも可能
である。
ーニング方法として選択酸化法を用いたが、エッチング
によって多結晶Ｓｉ膜６をパターニングすることも可能
である。
【００３０】更に図１３において、コレクタコンタクト
部としてＷ膜１２を第２の開孔３１内部に形成すること
としたが、これに限るものではなく、高濃度のＮ型Ｓｉ
膜やＷＳｉ膜等のシリサイド膜等を用いることも可能で
ある。
部としてＷ膜１２を第２の開孔３１内部に形成すること
としたが、これに限るものではなく、高濃度のＮ型Ｓｉ
膜やＷＳｉ膜等のシリサイド膜等を用いることも可能で
ある。
【００３１】
【発明の効果】以上説明した様に請求項１及び請求項２
記載の発明によれば、寄生容量の少ないバイポーラ型半
導体装置を構成することができ、高速動作特性の優れた
半導体装置を提供できる効果がある。
記載の発明によれば、寄生容量の少ないバイポーラ型半
導体装置を構成することができ、高速動作特性の優れた
半導体装置を提供できる効果がある。
【００３２】又、第１〜第３の半導体層を連続的に形成
することができるので、良好なエミッタ・ベース接合が
得られ、増幅特性に優れた信頼度の高い半導体装置を提
供できる効果もある。
することができるので、良好なエミッタ・ベース接合が
得られ、増幅特性に優れた信頼度の高い半導体装置を提
供できる効果もある。
【図１】この発明の一実施例である半導体装置の構成を
示す断面図である。
示す断面図である。
【図２】この発明の一実施例である半導体装置の製造工
程を示す説明図である。
程を示す説明図である。
【図３】この発明の一実施例である半導体装置の製造工
程を示す説明図である。
程を示す説明図である。
【図４】この発明の一実施例である半導体装置の製造工
程を示す説明図である。
程を示す説明図である。
【図５】この発明の一実施例である半導体装置の製造工
程を示す説明図である。
程を示す説明図である。
【図６】この発明の一実施例である半導体装置の製造工
程を示す説明図である。
程を示す説明図である。
【図７】この発明の一実施例である半導体装置の製造工
程を示す説明図である。
程を示す説明図である。
【図８】この発明の一実施例である半導体装置の製造工
程を示す説明図である。
程を示す説明図である。
【図９】この発明の一実施例である半導体装置の製造工
程を示す説明図である。
程を示す説明図である。
【図１０】この発明の一実施例である半導体装置の製造
工程を示す説明図である。
工程を示す説明図である。
【図１１】この発明の一実施例である半導体装置の製造
工程を示す説明図である。
工程を示す説明図である。
【図１２】この発明の一実施例である半導体装置の製造
工程を示す説明図である。
工程を示す説明図である。
【図１３】この発明の一実施例である半導体装置の製造
工程を示す説明図である。
工程を示す説明図である。
【図１４】この発明の一実施例である半導体装置の製造
工程を示す説明図である。
工程を示す説明図である。
【図１５】従来の半導体装置の構成を示す断面図である
。
。
１ 単結晶Ｓｉ基板
２ Ｎ＋ 型拡散層
６ Ｐ＋ 型多結晶Ｓｉ膜
８ Ｎ− 型単結晶Ｓｉ膜
９ Ｐ＋ 型ＳｉＧｅ膜
１０ Ｎ型単結晶Ｓｉ膜
３０ 第１の開孔
３１ 第２の開孔
３２ 第３の開孔
１００ 酸化膜
Claims (2)
- 【請求項１】 下地と、前記下地上に形成され、且つ
第１のバンドギャップ幅を有する第１導電型の第１の半
導体層と、前記第１の半導体層上に前記第１の半導体層
の形状，面積と同一形状，面積で形成され、且つ第２の
バンドギャップ幅を有する第２導電型の第２の半導体層
と、前記第２の半導体層上に前記第１の半導体層の形状
，面積と同一形状，面積で形成され、且つ第１のバンド
ギャップ幅を有する第１導電型の第３の半導体層と、前
記第１の半導体層を取り囲む様に前記下地上に形成され
た第１の絶縁層と、前記第２の半導体層を取り囲む様に
前記第１の絶縁層上に形成された第２導電型の第４の半
導体層と、前記第３の半導体層を取り囲む様に前記第４
の半導体層上に形成された第２の絶縁層とを備えた半導
体装置。 - 【請求項２】 下地上に第１の絶縁層と第４の半導体
層とを順次形成する工程と、前記第４の半導体層の所望
の領域のみを残し、それ以外の領域に第２の絶縁層を形
成する工程と、前記所望の領域における前記第４の半導
体層及び前記第２の絶縁層上に第３の絶縁層を形成する
工程と、前記第３の絶縁層，前記所望の領域内における
前記第４の半導体層及び前記第１の絶縁層の所定の部分
を除去して、前記下地上に開孔を形成する工程と、第１
のバンドギャップ幅を有する第１導電型の第１の半導体
層，第２のバンドギャップ幅を有する第２導電型の第２
の半導体層及び第１のバンドギャップ幅を有する第１導
電型の第３の半導体層を、前記第４の半導体層が前記第
２の半導体層を取り囲む様に前記開孔内部に順次形成す
る工程とを備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9188391A JPH04322431A (ja) | 1991-04-23 | 1991-04-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9188391A JPH04322431A (ja) | 1991-04-23 | 1991-04-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04322431A true JPH04322431A (ja) | 1992-11-12 |
Family
ID=14038962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9188391A Pending JPH04322431A (ja) | 1991-04-23 | 1991-04-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04322431A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011211037A (ja) * | 2010-03-30 | 2011-10-20 | Oki Electric Industry Co Ltd | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459855A (en) * | 1987-08-31 | 1989-03-07 | Nec Corp | Manufacture of semiconductor device |
| JPH02106937A (ja) * | 1988-10-17 | 1990-04-19 | Fujitsu Ltd | 半導体装置 |
| JPH02310927A (ja) * | 1989-05-25 | 1990-12-26 | Kawasaki Steel Corp | 半導体装置の多層配線における層間絶縁膜の形成方法 |
-
1991
- 1991-04-23 JP JP9188391A patent/JPH04322431A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459855A (en) * | 1987-08-31 | 1989-03-07 | Nec Corp | Manufacture of semiconductor device |
| JPH02106937A (ja) * | 1988-10-17 | 1990-04-19 | Fujitsu Ltd | 半導体装置 |
| JPH02310927A (ja) * | 1989-05-25 | 1990-12-26 | Kawasaki Steel Corp | 半導体装置の多層配線における層間絶縁膜の形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011211037A (ja) * | 2010-03-30 | 2011-10-20 | Oki Electric Industry Co Ltd | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5296391A (en) | Method of manufacturing a bipolar transistor having thin base region | |
| KR100294129B1 (ko) | 고속이며 기생용량이 낮은 반도체 장치 및 그 제조방법 | |
| KR100205017B1 (ko) | 이종접합 바이폴러 트랜지스터의 제조방법 | |
| JPH08306700A (ja) | 半導体装置及びその製造方法 | |
| US5962879A (en) | Super self-aligned bipolar transistor | |
| JPH05129319A (ja) | エピタキシヤル・ベース領域を持つたトランジスタ構造とその作製方法 | |
| JPH05182980A (ja) | ヘテロ接合バイポーラトランジスタ | |
| US6913981B2 (en) | Method of fabricating a bipolar transistor using selective epitaxially grown SiGe base layer | |
| JPH04330730A (ja) | 半導体装置及びその製造方法 | |
| JPH05235017A (ja) | 半導体装置 | |
| JPH08274108A (ja) | 半導体装置及びその製造方法 | |
| JP2001196382A (ja) | 半導体装置及びその製造方法 | |
| JPH06163563A (ja) | 半導体装置 | |
| JPH04322431A (ja) | 半導体装置及びその製造方法 | |
| JP3332079B2 (ja) | 半導体装置及びその製造方法 | |
| JP2697631B2 (ja) | 半導体装置の製造方法 | |
| KR100275537B1 (ko) | 컬렉터 단결정 박막의 과성장을 이용한 쌍극자 트랜지스터 제조방법 | |
| JP2001338931A (ja) | バイポーラトランジスタおよびその製造方法 | |
| KR100275539B1 (ko) | 자기정렬 쌍극자 트랜지스터 장치 및 그 제조방법 | |
| JPS5984469A (ja) | 半導体装置の製造方法 | |
| JP2646856B2 (ja) | バイポーラトランジスタの製造方法 | |
| KR960006750B1 (ko) | 쌍극자 트랜지스터 장치 및 그 제조방법 | |
| JP3120441B2 (ja) | 半導体装置およびその製造方法 | |
| JP3131986B2 (ja) | バイポーラトランジスタ | |
| JP2002368004A (ja) | 半導体装置およびその製造方法 |