JPH08274108A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08274108A JPH08274108A JP7074882A JP7488295A JPH08274108A JP H08274108 A JPH08274108 A JP H08274108A JP 7074882 A JP7074882 A JP 7074882A JP 7488295 A JP7488295 A JP 7488295A JP H08274108 A JPH08274108 A JP H08274108A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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- Y10S148/00—Metal treatment
- Y10S148/163—Thick-thin oxides
Abstract
(57)【要約】
【目的】この発明は、トランジスタのベース・コレクタ
容量を小さくする場合でも、製造プロセスの簡素化を可
能とする。 【構成】Ｐ型シリコン基板31上にフィールド酸化膜34を
形成し、酸化膜34上にＭｏＳｉ2 膜35を形成し、酸化膜
34及びＭｏＳｉ2 膜35に第１の開口部36を形成し、開口
部36内にのみＮ型層38を選択的にエピタキシャル成長さ
せ、Ｎ型層38上にベース層40をエピタキシャル成長さ
せ、開口部36の側壁上及びＭｏＳｉ2 膜35上にベース層
40を多結晶状態で成長させ、多結晶状態のベース層40上
の被覆率に比べて前記エピ成長されたベース層40上のそ
れを低くする条件で、ベース層40の上に第１のシリコン
酸化膜42を形成し、酸化膜42を異方性エッチングし、前
記エピ成長されたベース層40の表面のみを露出させ、こ
の露出されたベース層40上にのみ選択的にＮ型シリコン
膜44を成長させる。従って、製造プロセスの簡素化でき
る。
容量を小さくする場合でも、製造プロセスの簡素化を可
能とする。 【構成】Ｐ型シリコン基板31上にフィールド酸化膜34を
形成し、酸化膜34上にＭｏＳｉ2 膜35を形成し、酸化膜
34及びＭｏＳｉ2 膜35に第１の開口部36を形成し、開口
部36内にのみＮ型層38を選択的にエピタキシャル成長さ
せ、Ｎ型層38上にベース層40をエピタキシャル成長さ
せ、開口部36の側壁上及びＭｏＳｉ2 膜35上にベース層
40を多結晶状態で成長させ、多結晶状態のベース層40上
の被覆率に比べて前記エピ成長されたベース層40上のそ
れを低くする条件で、ベース層40の上に第１のシリコン
酸化膜42を形成し、酸化膜42を異方性エッチングし、前
記エピ成長されたベース層40の表面のみを露出させ、こ
の露出されたベース層40上にのみ選択的にＮ型シリコン
膜44を成長させる。従って、製造プロセスの簡素化でき
る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関するもので、特にベース層がエピタキシャル成長
により形成される高速バイポ−ラトランジスタの製造方
法に使用されるものである。
法に関するもので、特にベース層がエピタキシャル成長
により形成される高速バイポ−ラトランジスタの製造方
法に使用されるものである。
【０００２】
【従来の技術】ベースをエピタキシャル成長で形成する
場合において、セルファライン技術を利用したベース、
エミッタの形成方法としては、ＳＥＥＷ(Selective Epi
taxy Emitter Window)法が知られている。図１３は、第
１の従来の半導体装置の製造方法を説明する断面図であ
り、このＳＥＥＷ法を使用したものである。
場合において、セルファライン技術を利用したベース、
エミッタの形成方法としては、ＳＥＥＷ(Selective Epi
taxy Emitter Window)法が知られている。図１３は、第
１の従来の半導体装置の製造方法を説明する断面図であ
り、このＳＥＥＷ法を使用したものである。
【０００３】先ず、Ｎ- 型シリコン基板（コレクタ領
域）１には埋設酸化膜２が設けられる。次に、このＮ-
型シリコン基板１の表面上にはエピタキシャル層（Ｐ++
型のベース領域）３が成長され、埋設酸化膜２の上には
第１のポリシリコン層（Ｐ++型のベース領域）４が成長
される。この後、このエピタキシャル層３及び第１のポ
リシリコン層４の上にはシリコン酸化膜５が設けられ、
このシリコン酸化膜５の上にはシリコン窒化膜６が設け
られる。次に、このシリコン窒化膜６及びシリコン酸化
膜５は前記埋設酸化膜２の相互間に位置するようにエッ
チングされる。
域）１には埋設酸化膜２が設けられる。次に、このＮ-
型シリコン基板１の表面上にはエピタキシャル層（Ｐ++
型のベース領域）３が成長され、埋設酸化膜２の上には
第１のポリシリコン層（Ｐ++型のベース領域）４が成長
される。この後、このエピタキシャル層３及び第１のポ
リシリコン層４の上にはシリコン酸化膜５が設けられ、
このシリコン酸化膜５の上にはシリコン窒化膜６が設け
られる。次に、このシリコン窒化膜６及びシリコン酸化
膜５は前記埋設酸化膜２の相互間に位置するようにエッ
チングされる。
【０００４】この後、このシリコン窒化膜６、エピタキ
シャル層３及び第１のポリシリコン層４の上には第２の
ポリシリコン層７が堆積される。次に、この第２のポリ
シリコン層７には、前記シリコン窒化膜６の上に位置す
る第１の開口部７ａが設けられる。この後、このポリシ
リコン層７の表面には熱酸化膜１０が設けられる。次
に、シリコン窒化膜６及びシリコン酸化膜５には、第１
の開口部７ａの下に位置する第２の開口部６ａが設けら
れる。これによって、エピタキシャル層３の表面の一部
が露出される。
シャル層３及び第１のポリシリコン層４の上には第２の
ポリシリコン層７が堆積される。次に、この第２のポリ
シリコン層７には、前記シリコン窒化膜６の上に位置す
る第１の開口部７ａが設けられる。この後、このポリシ
リコン層７の表面には熱酸化膜１０が設けられる。次
に、シリコン窒化膜６及びシリコン酸化膜５には、第１
の開口部７ａの下に位置する第２の開口部６ａが設けら
れる。これによって、エピタキシャル層３の表面の一部
が露出される。
【０００５】次に、エピタキシャル層３には、第２の開
口部６ａの下に位置するＰ+ 型の本質的ベース領域８が
形成される。この後、ポリシリコン層７をマスクとして
不純物がイオン注入されることにより、エピタキシャル
層３の本質的ベース領域８内には第２の開口部６ａの下
に位置するＮ+ 型のエミッタ領域９が形成される。次
に、このエミッタ領域９および熱酸化膜１０の上には導
電性の第３のポリシリコン層１１が設けられる。
口部６ａの下に位置するＰ+ 型の本質的ベース領域８が
形成される。この後、ポリシリコン層７をマスクとして
不純物がイオン注入されることにより、エピタキシャル
層３の本質的ベース領域８内には第２の開口部６ａの下
に位置するＮ+ 型のエミッタ領域９が形成される。次
に、このエミッタ領域９および熱酸化膜１０の上には導
電性の第３のポリシリコン層１１が設けられる。
【０００６】上記第１の従来の半導体装置の製造方法で
は、本質的ベース領域８とエミッタ領域９とをセルファ
ラインにより形成しているが、ベース領域３を決める絶
縁膜である埋設酸化膜２に対して、ベース領域３をセル
ファラインで形成していない。このため、ベース・コレ
クタ容量が大きくなってしまう。また、横方向の選択成
長を利用してエミッタ幅を制御しているが、一般的には
このときのプロセス再現性が乏しい。
は、本質的ベース領域８とエミッタ領域９とをセルファ
ラインにより形成しているが、ベース領域３を決める絶
縁膜である埋設酸化膜２に対して、ベース領域３をセル
ファラインで形成していない。このため、ベース・コレ
クタ容量が大きくなってしまう。また、横方向の選択成
長を利用してエミッタ幅を制御しているが、一般的には
このときのプロセス再現性が乏しい。
【０００７】図１４は、第２の従来の半導体装置の製造
方法を説明する断面図である。先ず、シリコン基板１３
において、Ｎ+ 型領域１４の上にはコレクタ用のＮ- 型
拡散層１５が形成される。次に、このＮ- 型拡散層１５
の表面にはＮ型領域１６が形成される。この後、前記シ
リコン基盤１３の表面上にはシリコン酸化膜１７が設け
られ、このシリコン酸化膜１７の上にはシリコン窒化膜
１８が設けられる。次に、このシリコン窒化膜１８の上
にはベース引き出し用の第１のポリシリコン膜１９が堆
積され、この第１のポリシリコン膜１９の上には第１の
酸化膜２０が設けられる。この後、この第１の酸化膜２
０の上には第１の窒化膜２１が設けられる。次に、第１
の窒化膜２１、第１の酸化膜２０、第１のポリシリコン
膜１９、シリコン窒化膜１８及びシリコン酸化膜１７に
は、前記Ｎ型領域１６の上に位置する開口部２１ａが設
けられる。
方法を説明する断面図である。先ず、シリコン基板１３
において、Ｎ+ 型領域１４の上にはコレクタ用のＮ- 型
拡散層１５が形成される。次に、このＮ- 型拡散層１５
の表面にはＮ型領域１６が形成される。この後、前記シ
リコン基盤１３の表面上にはシリコン酸化膜１７が設け
られ、このシリコン酸化膜１７の上にはシリコン窒化膜
１８が設けられる。次に、このシリコン窒化膜１８の上
にはベース引き出し用の第１のポリシリコン膜１９が堆
積され、この第１のポリシリコン膜１９の上には第１の
酸化膜２０が設けられる。この後、この第１の酸化膜２
０の上には第１の窒化膜２１が設けられる。次に、第１
の窒化膜２１、第１の酸化膜２０、第１のポリシリコン
膜１９、シリコン窒化膜１８及びシリコン酸化膜１７に
は、前記Ｎ型領域１６の上に位置する開口部２１ａが設
けられる。
【０００８】この後、この開口部２１ａの側壁に露出す
る第１のポリシリコン膜１９上、シリコン窒化膜１８上
及びシリコン酸化膜１７上には多結晶状態でＰ型シリコ
ン層２２が形成され、開口部２１ａの底部に露出するＮ
型領域１６の表面上にはエピタキシャル成長によるベー
ス用のＰ型エピタキシャル層２３が形成される。次に、
このＰ型エピタキシャル層２３及びＰ型シリコン層２２
の上には第２の酸化膜２０ａが設けられ、この第２の酸
化膜２０ａの上には第２の窒化膜２１ｂが設けられる。
この後、この第２の窒化膜２１ｂ上における開口部２１
ａの側壁に対応する部分上に第２のポリシリコン膜２４
が設けられる。次に、この第２のポリシリコン膜２４を
マスクとして第２の窒化膜２１ｂ及び第２の酸化膜２０
ａをエッチングすることによりＰ型エピタキシャル層２
３の一部が露出される。この後、この露出されたＰ型エ
ピタキシャル層２３上、第２のポリシリコン膜２４上お
よび第１の窒化膜２１上にはエミッタ用のＮ+ 型ポリシ
リコン膜２５が形成される。
る第１のポリシリコン膜１９上、シリコン窒化膜１８上
及びシリコン酸化膜１７上には多結晶状態でＰ型シリコ
ン層２２が形成され、開口部２１ａの底部に露出するＮ
型領域１６の表面上にはエピタキシャル成長によるベー
ス用のＰ型エピタキシャル層２３が形成される。次に、
このＰ型エピタキシャル層２３及びＰ型シリコン層２２
の上には第２の酸化膜２０ａが設けられ、この第２の酸
化膜２０ａの上には第２の窒化膜２１ｂが設けられる。
この後、この第２の窒化膜２１ｂ上における開口部２１
ａの側壁に対応する部分上に第２のポリシリコン膜２４
が設けられる。次に、この第２のポリシリコン膜２４を
マスクとして第２の窒化膜２１ｂ及び第２の酸化膜２０
ａをエッチングすることによりＰ型エピタキシャル層２
３の一部が露出される。この後、この露出されたＰ型エ
ピタキシャル層２３上、第２のポリシリコン膜２４上お
よび第１の窒化膜２１上にはエミッタ用のＮ+ 型ポリシ
リコン膜２５が形成される。
【０００９】ところで、上記第２の従来の半導体装置の
製造方法では、第１の窒化膜２１、第１の酸化膜２０、
第１のポリシリコン膜１９、シリコン窒化膜１８及びシ
リコン酸化膜１７に開口部２１ａを設け、この開口部２
１ａに対してセルファラインでベース領域２３とエミッ
タ領域２５とを形成している。このため、ベース・コレ
クタ容量を理想的に非常に小さくできる。しかし、上述
したように製造方法が非常に複雑であるため、製造プロ
セスの制御が困難となるとともに製造コストが高くな
る。
製造方法では、第１の窒化膜２１、第１の酸化膜２０、
第１のポリシリコン膜１９、シリコン窒化膜１８及びシ
リコン酸化膜１７に開口部２１ａを設け、この開口部２
１ａに対してセルファラインでベース領域２３とエミッ
タ領域２５とを形成している。このため、ベース・コレ
クタ容量を理想的に非常に小さくできる。しかし、上述
したように製造方法が非常に複雑であるため、製造プロ
セスの制御が困難となるとともに製造コストが高くな
る。
【００１０】また、上記製造方法により製造された半導
体装置においては、トランジスタの性能を向上させるた
めにベース層の厚さを薄くする必要がある。この場合、
ベース領域２３の厚さを薄くしていくと、Ｐ型シリコン
層２２の厚さも薄くなるので、このＰ型シリコン層２２
の抵抗が大きくなり、ベース領域２３とベース引き出し
用のポリシリコン膜１９とのコンタクトを安定して得る
ことが非常に難しくなる。
体装置においては、トランジスタの性能を向上させるた
めにベース層の厚さを薄くする必要がある。この場合、
ベース領域２３の厚さを薄くしていくと、Ｐ型シリコン
層２２の厚さも薄くなるので、このＰ型シリコン層２２
の抵抗が大きくなり、ベース領域２３とベース引き出し
用のポリシリコン膜１９とのコンタクトを安定して得る
ことが非常に難しくなる。
【００１１】
【発明が解決しようとする課題】上記第１の従来の半導
体装置の製造方法では、絶縁膜に対してベース領域をセ
ルファラインで形成していないため、ベース・コレクタ
容量が大きくなるという問題がある。
体装置の製造方法では、絶縁膜に対してベース領域をセ
ルファラインで形成していないため、ベース・コレクタ
容量が大きくなるという問題がある。
【００１２】上記第２の従来の半導体装置の製造方法で
は、ベース・コレクタ容量を小さくできるが、製造方法
が複雑になるという問題がある。また、この方法で製造
された半導体装置において、トランジスタの性能を向上
させるためにベース層の厚さを薄くすると、外部ベース
と内部ベースとの間の抵抗が大きくなるという問題があ
る。
は、ベース・コレクタ容量を小さくできるが、製造方法
が複雑になるという問題がある。また、この方法で製造
された半導体装置において、トランジスタの性能を向上
させるためにベース層の厚さを薄くすると、外部ベース
と内部ベースとの間の抵抗が大きくなるという問題があ
る。
【００１３】この発明は上記のような事情を考慮してな
されたものであり、その目的は、ベース・コレクタ接合
面積を決定する絶縁膜の開口部に対してセルファライン
でベース領域及びエミッタ領域を形成することによりベ
ース・コレクタ容量を小さくしても、外部ベースと内部
ベースとの間の抵抗を低減でき、トランジスタの高速動
作を可能とした半導体装置を提供することにある。ま
た、トランジスタのベース・コレクタ容量を小さくする
場合でも、製造プロセスの簡素化が可能となる半導体装
置の製造方法を提供することにある。
されたものであり、その目的は、ベース・コレクタ接合
面積を決定する絶縁膜の開口部に対してセルファライン
でベース領域及びエミッタ領域を形成することによりベ
ース・コレクタ容量を小さくしても、外部ベースと内部
ベースとの間の抵抗を低減でき、トランジスタの高速動
作を可能とした半導体装置を提供することにある。ま
た、トランジスタのベース・コレクタ容量を小さくする
場合でも、製造プロセスの簡素化が可能となる半導体装
置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】この発明は、上記課題を
解決するため、第１導電型の半導体基板上に第１の絶縁
膜を形成する工程と、前記第１の絶縁膜に前記半導体基
板の表面に達する開口部を形成する工程と、前記開口部
の底部上に第２導電型の第１の半導体層をエピタキシャ
ル成長させるとともに、前記開口部の側壁上および前記
第１の絶縁膜上に第２導電型の第１の半導体層を多結晶
状態で成長させる工程と、前記多結晶状態で成長された
前記第１の半導体層上の被覆率に比べて前記エピタキシ
ャル成長された前記第１の半導体層上のそれを低くする
条件で、前記第１の半導体層の上に第２の絶縁膜を形成
する工程と、前記第２の絶縁膜を異方性エッチングする
ことにより、前記エピタキシャル成長された前記第１の
半導体層の表面のみを露出させる工程と、前記露出され
た第１の半導体層上にのみ選択的に第１の導電型の第２
の半導体層を成長させる工程と、を具備することを特徴
としている。
解決するため、第１導電型の半導体基板上に第１の絶縁
膜を形成する工程と、前記第１の絶縁膜に前記半導体基
板の表面に達する開口部を形成する工程と、前記開口部
の底部上に第２導電型の第１の半導体層をエピタキシャ
ル成長させるとともに、前記開口部の側壁上および前記
第１の絶縁膜上に第２導電型の第１の半導体層を多結晶
状態で成長させる工程と、前記多結晶状態で成長された
前記第１の半導体層上の被覆率に比べて前記エピタキシ
ャル成長された前記第１の半導体層上のそれを低くする
条件で、前記第１の半導体層の上に第２の絶縁膜を形成
する工程と、前記第２の絶縁膜を異方性エッチングする
ことにより、前記エピタキシャル成長された前記第１の
半導体層の表面のみを露出させる工程と、前記露出され
た第１の半導体層上にのみ選択的に第１の導電型の第２
の半導体層を成長させる工程と、を具備することを特徴
としている。
【００１５】また、第１導電型の半導体基板上に第１の
絶縁膜を形成する工程と、前記第１の絶縁膜上に第２導
電型の第１の半導体層を形成する工程と、前記第１の絶
縁膜及び前記第１の半導体層に前記半導体基板の表面に
達する開口部を形成する工程と、前記開口部内にのみ第
１導電型の第２の半導体層を選択的にエピタキシャル成
長させる工程と、前記第２の半導体層上に第２導電型の
第３の半導体層をエピタキシャル成長させるとともに、
前記開口部の側壁上および前記第１の半導体層上に第２
導電型の第３の半導体層を多結晶状態で成長させる工程
と、前記多結晶状態で成長された前記第３の半導体層上
の被覆率に比べて前記エピタキシャル成長された前記第
３の半導体層上のそれを低くする条件で、前記第３の半
導体層の上に第２の絶縁膜を形成する工程と、前記第２
の絶縁膜を異方性エッチングすることにより、前記エピ
タキシャル成長された前記第３の半導体層の表面のみを
露出させる工程と、前記露出された第３の半導体層上に
のみ選択的に第１の導電型の第４の半導体層を成長させ
る工程と、を具備することを特徴としている。
絶縁膜を形成する工程と、前記第１の絶縁膜上に第２導
電型の第１の半導体層を形成する工程と、前記第１の絶
縁膜及び前記第１の半導体層に前記半導体基板の表面に
達する開口部を形成する工程と、前記開口部内にのみ第
１導電型の第２の半導体層を選択的にエピタキシャル成
長させる工程と、前記第２の半導体層上に第２導電型の
第３の半導体層をエピタキシャル成長させるとともに、
前記開口部の側壁上および前記第１の半導体層上に第２
導電型の第３の半導体層を多結晶状態で成長させる工程
と、前記多結晶状態で成長された前記第３の半導体層上
の被覆率に比べて前記エピタキシャル成長された前記第
３の半導体層上のそれを低くする条件で、前記第３の半
導体層の上に第２の絶縁膜を形成する工程と、前記第２
の絶縁膜を異方性エッチングすることにより、前記エピ
タキシャル成長された前記第３の半導体層の表面のみを
露出させる工程と、前記露出された第３の半導体層上に
のみ選択的に第１の導電型の第４の半導体層を成長させ
る工程と、を具備することを特徴としている。
【００１６】また、第１導電型の半導体基板と、前記半
導体基板の上に形成された第１の絶縁膜と、前記第１の
絶縁膜に形成された前記半導体基板の表面に達する開口
部と、前記開口部内にのみ選択的にエピタキシャル成長
させた第１導電型の第１の半導体層と、前記第１の半導
体層上にはエピタキシャル成長で、前記開口部の側壁上
および前記第１の絶縁膜上には多結晶状態で成長させた
第２導電型の第２の半導体層と、前記第２の半導体層の
上に形成され、前記エピタキシャル成長された第２の半
導体層の少なくとも一部が露出した状態で形成された第
２の絶縁膜と、前記露出した第２の半導体層上にのみ選
択的に成長させた第１の導電型の第３の半導体層と、を
具備することを特徴としている。
導体基板の上に形成された第１の絶縁膜と、前記第１の
絶縁膜に形成された前記半導体基板の表面に達する開口
部と、前記開口部内にのみ選択的にエピタキシャル成長
させた第１導電型の第１の半導体層と、前記第１の半導
体層上にはエピタキシャル成長で、前記開口部の側壁上
および前記第１の絶縁膜上には多結晶状態で成長させた
第２導電型の第２の半導体層と、前記第２の半導体層の
上に形成され、前記エピタキシャル成長された第２の半
導体層の少なくとも一部が露出した状態で形成された第
２の絶縁膜と、前記露出した第２の半導体層上にのみ選
択的に成長させた第１の導電型の第３の半導体層と、を
具備することを特徴としている。
【００１７】
【作用】この発明の半導体装置の製造方法では、開口部
の底部上に第２導電型の第１の半導体層をエピタキシャ
ル成長させている。即ち、第１の半導体層と半導体基板
との接合部分を開口部に対してセルファラインで形成し
ている。このため、第１の半導体層と半導体基板との接
合容量を従来品に比べて小さくすることができる。さら
に、多結晶状態で成長された第１の半導体層上の被覆率
に比べ、エピタキシャル成長された第１の半導体層上の
それを低くする条件で、第１の半導体層の上に第２の絶
縁膜を形成し、エピタキシャル成長された第１の半導体
層の表面のみを露出させ、この露出された第１の半導体
層上にのみ選択的に第１の導電型の第２の半導体層を成
長させている。つまり、開口部に対して第２の半導体層
をセルファラインで形成している。このため、第１の半
導体層と第２の半導体層との接合容量を小さくできる。
の底部上に第２導電型の第１の半導体層をエピタキシャ
ル成長させている。即ち、第１の半導体層と半導体基板
との接合部分を開口部に対してセルファラインで形成し
ている。このため、第１の半導体層と半導体基板との接
合容量を従来品に比べて小さくすることができる。さら
に、多結晶状態で成長された第１の半導体層上の被覆率
に比べ、エピタキシャル成長された第１の半導体層上の
それを低くする条件で、第１の半導体層の上に第２の絶
縁膜を形成し、エピタキシャル成長された第１の半導体
層の表面のみを露出させ、この露出された第１の半導体
層上にのみ選択的に第１の導電型の第２の半導体層を成
長させている。つまり、開口部に対して第２の半導体層
をセルファラインで形成している。このため、第１の半
導体層と第２の半導体層との接合容量を小さくできる。
【００１８】また、開口部内にのみ第１導電型の第２の
半導体層を選択的にエピタキシャル成長させ、この第２
の半導体層上に第２導電型の第３の半導体層をエピタキ
シャル成長させている。つまり、第３の半導体層と第２
の半導体層との接合部分を開口部に対してセルファライ
ンで形成している。このため、第２の半導体層と第３の
半導体層との接合容量を従来品に比べて小さくすること
ができる。
半導体層を選択的にエピタキシャル成長させ、この第２
の半導体層上に第２導電型の第３の半導体層をエピタキ
シャル成長させている。つまり、第３の半導体層と第２
の半導体層との接合部分を開口部に対してセルファライ
ンで形成している。このため、第２の半導体層と第３の
半導体層との接合容量を従来品に比べて小さくすること
ができる。
【００１９】この発明の半導体装置では、開口部内のみ
に第１導電型の第１の半導体層を選択的にエピタキシャ
ル成長させているため、開口部の側壁上に位置する第２
の半導体層の長さを従来品に比べて短くすることができ
る。従って、装置の性能を向上させるためにエピタキシ
ャル成長させた第２の半導体層の厚さを薄くすることに
より開口部の側壁上に位置する第２の半導体層の厚さが
薄くなったとしても、第２の半導体層の抵抗の上昇を従
来品に比べて小さく抑えることができる。
に第１導電型の第１の半導体層を選択的にエピタキシャ
ル成長させているため、開口部の側壁上に位置する第２
の半導体層の長さを従来品に比べて短くすることができ
る。従って、装置の性能を向上させるためにエピタキシ
ャル成長させた第２の半導体層の厚さを薄くすることに
より開口部の側壁上に位置する第２の半導体層の厚さが
薄くなったとしても、第２の半導体層の抵抗の上昇を従
来品に比べて小さく抑えることができる。
【００２０】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。図１乃至図１２は、この発明の実施例
による半導体装置の製造方法を示す断面図である。先
ず、図２に示すように、Ｐ型シリコン基板３１の表面に
は不純物濃度が１×１０18ｃｍ-3の埋込みコレクタ用の
Ｎ+ 拡散層３２が形成される。次に、このＰ型シリコン
基板３１には素子分離用の酸化膜を埋込んだトレンチ３
３が設けられる。この後、このトレンチ３３及びＰ型シ
リコン基板３１の上にはＳｉＯ2 からなる厚さが７００
ｎｍ程度のフィールド酸化膜３４が設けられる。次に、
このフィールド酸化膜３４の上にはスパッタ法により厚
さが２５０ｎｍのＭｏＳｉ2 膜３５が形成される。
ついて説明する。図１乃至図１２は、この発明の実施例
による半導体装置の製造方法を示す断面図である。先
ず、図２に示すように、Ｐ型シリコン基板３１の表面に
は不純物濃度が１×１０18ｃｍ-3の埋込みコレクタ用の
Ｎ+ 拡散層３２が形成される。次に、このＰ型シリコン
基板３１には素子分離用の酸化膜を埋込んだトレンチ３
３が設けられる。この後、このトレンチ３３及びＰ型シ
リコン基板３１の上にはＳｉＯ2 からなる厚さが７００
ｎｍ程度のフィールド酸化膜３４が設けられる。次に、
このフィールド酸化膜３４の上にはスパッタ法により厚
さが２５０ｎｍのＭｏＳｉ2 膜３５が形成される。
【００２１】この後、図３に示すように、前記ＭｏＳｉ
2 膜３５及びフィールド酸化膜３４にはリソグラフィー
とＲＩＥ（異方性エッチング）法によりＰ型シリコン基
板３１表面に達する第１及び第２の開口部３６、３７が
形成される。この第１の開口部３６の開口幅は１μｍで
あり、第２の開口部３７の開口幅は２μｍである。
2 膜３５及びフィールド酸化膜３４にはリソグラフィー
とＲＩＥ（異方性エッチング）法によりＰ型シリコン基
板３１表面に達する第１及び第２の開口部３６、３７が
形成される。この第１の開口部３６の開口幅は１μｍで
あり、第２の開口部３７の開口幅は２μｍである。
【００２２】次に、図４に示すように、前記第１及び第
２の開口部３６、３７内のみに、選択エピタキシャル成
長法により不純物濃度が１×１０16ｃｍ-3で、厚さが５
００ｎｍ程度のＮ型層３８が形成される。尚、このＮ型
層３８の厚さは、フィールド酸化膜３４と同じ厚さであ
ることが望ましいが、フィールド酸化膜３４の厚さより
少し薄い程度であってもよい。また、前記Ｎ型層３８
は、Ｓｉからなるものである。
２の開口部３６、３７内のみに、選択エピタキシャル成
長法により不純物濃度が１×１０16ｃｍ-3で、厚さが５
００ｎｍ程度のＮ型層３８が形成される。尚、このＮ型
層３８の厚さは、フィールド酸化膜３４と同じ厚さであ
ることが望ましいが、フィールド酸化膜３４の厚さより
少し薄い程度であってもよい。また、前記Ｎ型層３８
は、Ｓｉからなるものである。
【００２３】この後、図５に示すように、前記ＭｏＳｉ
2 膜３５及び第１の開口部３６の上には第２の開口部３
７を含む領域が開口された第１のレジストパターン３９
が形成される。次に、この第１のレジストパターン３９
をマスクとして、第２の開口部３７内のＮ型層３８には
リンがイオン注入される。これにより、第２の開口部３
７内のエピタキシャル層３８の不純物濃度は第１の開口
部３６内のそれより高くなる。
2 膜３５及び第１の開口部３６の上には第２の開口部３
７を含む領域が開口された第１のレジストパターン３９
が形成される。次に、この第１のレジストパターン３９
をマスクとして、第２の開口部３７内のＮ型層３８には
リンがイオン注入される。これにより、第２の開口部３
７内のエピタキシャル層３８の不純物濃度は第１の開口
部３６内のそれより高くなる。
【００２４】次に、図６に示すように、前記第１のレジ
ストパターン３９が剥離された後、このＰ型シリコン基
板３１はアニールされる。これにより、第２の開口部３
７内にはコレクタ取り出し用のＮ+ 型のウェル３８ａが
形成される。この後、ＭｏＳｉ2 膜３５及び第１、第２
の開口部３６、３７の上（ウェ−ハ全面）にはボロン濃
度が１×１０18ｃｍ-3で、厚さが５０ｎｍのＳｉ0.1 Ｇ
ｅ0.9 層（ベース層）４０が形成される。この際、第１
の開口部３６内のＮ型層３８上および第２の開口部３７
内のＮ+ 型のウェル３８ａ上にはエピタキシャル成長層
４０ａが形成され、その他の部分（ＭｏＳｉ2 膜５の
上）には多結晶状態のＳｉ0.1 Ｇｅ0.9 層４０ｂが形成
される。このＳｉ0.1 Ｇｅ0.9 は、Ｓｉ（Ｎ型層３８）
よりも禁制帯幅が狭い材料である。
ストパターン３９が剥離された後、このＰ型シリコン基
板３１はアニールされる。これにより、第２の開口部３
７内にはコレクタ取り出し用のＮ+ 型のウェル３８ａが
形成される。この後、ＭｏＳｉ2 膜３５及び第１、第２
の開口部３６、３７の上（ウェ−ハ全面）にはボロン濃
度が１×１０18ｃｍ-3で、厚さが５０ｎｍのＳｉ0.1 Ｇ
ｅ0.9 層（ベース層）４０が形成される。この際、第１
の開口部３６内のＮ型層３８上および第２の開口部３７
内のＮ+ 型のウェル３８ａ上にはエピタキシャル成長層
４０ａが形成され、その他の部分（ＭｏＳｉ2 膜５の
上）には多結晶状態のＳｉ0.1 Ｇｅ0.9 層４０ｂが形成
される。このＳｉ0.1 Ｇｅ0.9 は、Ｓｉ（Ｎ型層３８）
よりも禁制帯幅が狭い材料である。
【００２５】この後、図７に示すように、第１の開口部
３６を含む領域であるベース電極引き出し部上には第２
のレジストパターン４１が形成される。次に、このレジ
ストパターン４１をマスクとして、ベース層４０及びＭ
ｏＳｉ2 膜３５はエッチング除去される。
３６を含む領域であるベース電極引き出し部上には第２
のレジストパターン４１が形成される。次に、このレジ
ストパターン４１をマスクとして、ベース層４０及びＭ
ｏＳｉ2 膜３５はエッチング除去される。
【００２６】次に、図８に示すように、前記第２のレジ
ストパターン４１が剥離された後、ベース層４０、フィ
ールド酸化膜３４及びＮ+ 型のウェル３８ａの上（ウェ
−ハ全面）には厚さが３００ｎｍのＢ（ボロン）を含む
第１のシリコン酸化膜４２が堆積される。この際の堆積
方法は、常圧ＣＶＤ法又はプラズマＣＶＤ法でなければ
ならない。この際、第１の開口部３６内の底部側に位置
するエピタキシャル成長層４０ａにおいては、堆積され
た第１のシリコン酸化膜４２の被覆率が低くなるような
条件が選ばれる。これにより、第１の開口部３６内のエ
ピタキシャル成長層４０ａ上に位置する第１のシリコン
酸化膜４２の厚さは、他の部分のシリコン酸化膜４２の
厚さより薄くなり、具体的には１００ｎｍ程度となる。
ストパターン４１が剥離された後、ベース層４０、フィ
ールド酸化膜３４及びＮ+ 型のウェル３８ａの上（ウェ
−ハ全面）には厚さが３００ｎｍのＢ（ボロン）を含む
第１のシリコン酸化膜４２が堆積される。この際の堆積
方法は、常圧ＣＶＤ法又はプラズマＣＶＤ法でなければ
ならない。この際、第１の開口部３６内の底部側に位置
するエピタキシャル成長層４０ａにおいては、堆積され
た第１のシリコン酸化膜４２の被覆率が低くなるような
条件が選ばれる。これにより、第１の開口部３６内のエ
ピタキシャル成長層４０ａ上に位置する第１のシリコン
酸化膜４２の厚さは、他の部分のシリコン酸化膜４２の
厚さより薄くなり、具体的には１００ｎｍ程度となる。
【００２７】この後、図９に示すように、前記第１のシ
リコン酸化膜４２の全面はＲＩＥ法を用いてエッチング
される。この際、第１の開口部３６内のエピタキシャル
成長層４０ａの一部のみを露出させ、それ以外の領域に
は第１のシリコン酸化膜４２を残存させた状態になった
ところでエッチングは止められる。これにより、第１の
開口部３６内以外の領域には厚さが約１５０ｎｍ程度の
第１のシリコン酸化膜４２が残される。次に、この第１
のシリコン酸化膜４２には熱処理が施される。これによ
り、前記ベース層４０にはＢが拡散される。このときの
ベース層４０中のＢ濃度は一定でなく、Ｓｉ0.1 Ｇｅ
0.9 層４０ｂのＢ濃度がエピタキシャル成長層４０ａの
それより高くなる。この理由は、多結晶であるＳｉ0.1
Ｇｅ0.9 層４０ｂの不純物の拡散係数が単結晶であるエ
ピタキシャル成長層４０ａのそれより大きいためであ
る。
リコン酸化膜４２の全面はＲＩＥ法を用いてエッチング
される。この際、第１の開口部３６内のエピタキシャル
成長層４０ａの一部のみを露出させ、それ以外の領域に
は第１のシリコン酸化膜４２を残存させた状態になった
ところでエッチングは止められる。これにより、第１の
開口部３６内以外の領域には厚さが約１５０ｎｍ程度の
第１のシリコン酸化膜４２が残される。次に、この第１
のシリコン酸化膜４２には熱処理が施される。これによ
り、前記ベース層４０にはＢが拡散される。このときの
ベース層４０中のＢ濃度は一定でなく、Ｓｉ0.1 Ｇｅ
0.9 層４０ｂのＢ濃度がエピタキシャル成長層４０ａの
それより高くなる。この理由は、多結晶であるＳｉ0.1
Ｇｅ0.9 層４０ｂの不純物の拡散係数が単結晶であるエ
ピタキシャル成長層４０ａのそれより大きいためであ
る。
【００２８】次に、図１０に示すように、前記エピタキ
シャル成長層４０ａが露出した部分上のみに、選択的に
Ａｓ濃度が１×１０20ｃｍ-3のＮ型シリコン膜４４を成
長させる。尚、このＮ型シリコン膜４４はエピタキシャ
ル成長膜でも、多結晶膜の状態でもよく、デバイスの目
的によって種々変更可能である。
シャル成長層４０ａが露出した部分上のみに、選択的に
Ａｓ濃度が１×１０20ｃｍ-3のＮ型シリコン膜４４を成
長させる。尚、このＮ型シリコン膜４４はエピタキシャ
ル成長膜でも、多結晶膜の状態でもよく、デバイスの目
的によって種々変更可能である。
【００２９】この後、図１１に示すように、前記Ｎ型シ
リコン膜４４及び第１のシリコン酸化膜４２の上にはス
パッタ法により厚さが８３０ｎｍのＴｉ膜が形成され、
既知の方法によりＮ型シリコン膜４４上にのみ選択的に
ＴｉＳｉ2 膜４５が形成される。
リコン膜４４及び第１のシリコン酸化膜４２の上にはス
パッタ法により厚さが８３０ｎｍのＴｉ膜が形成され、
既知の方法によりＮ型シリコン膜４４上にのみ選択的に
ＴｉＳｉ2 膜４５が形成される。
【００３０】次に、図１２に示すように、前記ＴｉＳｉ
2 膜４５及び第１のシリコン酸化膜４２の上にはＣＶＤ
法により厚さが４００ｎｍ程度の第２のシリコン酸化膜
４６が堆積される。
2 膜４５及び第１のシリコン酸化膜４２の上にはＣＶＤ
法により厚さが４００ｎｍ程度の第２のシリコン酸化膜
４６が堆積される。
【００３１】この後、図１に示すように、第１及び第２
の酸化膜４２、４６には第１乃至第３のコンタクトホ−
ル４６ａ〜４６ｃが設けられる。第１のコンタクトホ−
ル４６ａはベース層４０の上に位置しており、第２のコ
ンタクトホ−ル４６ｂはＴｉＳｉ2 膜４５の上に位置し
ており、第３のコンタクトホ−ル４６ｃはＮ+ 型のウェ
ル３８ａの上に位置している。次に、第２のコンタクト
ホ−ル４６ｂ内にはＡｌ配線技術によりエミッタ電極４
７が形成され、このエミッタ電極４７はＴｉＳｉ2 膜４
５を介してＮ型シリコン膜４４と電気的に接続される。
これと共に、第１のコンタクトホ−ル４６ａ内にはＡｌ
配線技術によりベース電極４８が形成され、このベース
電極４８はベース層４０と電気的に接続される。これと
共に、第３のコンタクトホ−ル４６ｃ内にはＡｌ配線技
術によりコレクタ電極４９が形成され、このコレクタ電
極４９はＮ+ 型のウェル３８ａと電気的に接続される。
この結果、バイポ−ラトランジスタが完成される。
の酸化膜４２、４６には第１乃至第３のコンタクトホ−
ル４６ａ〜４６ｃが設けられる。第１のコンタクトホ−
ル４６ａはベース層４０の上に位置しており、第２のコ
ンタクトホ−ル４６ｂはＴｉＳｉ2 膜４５の上に位置し
ており、第３のコンタクトホ−ル４６ｃはＮ+ 型のウェ
ル３８ａの上に位置している。次に、第２のコンタクト
ホ−ル４６ｂ内にはＡｌ配線技術によりエミッタ電極４
７が形成され、このエミッタ電極４７はＴｉＳｉ2 膜４
５を介してＮ型シリコン膜４４と電気的に接続される。
これと共に、第１のコンタクトホ−ル４６ａ内にはＡｌ
配線技術によりベース電極４８が形成され、このベース
電極４８はベース層４０と電気的に接続される。これと
共に、第３のコンタクトホ−ル４６ｃ内にはＡｌ配線技
術によりコレクタ電極４９が形成され、このコレクタ電
極４９はＮ+ 型のウェル３８ａと電気的に接続される。
この結果、バイポ−ラトランジスタが完成される。
【００３２】上記実施例によれば、ベース層４０とコレ
クタ領域であるＮ型層３８との接合部分をフィールド酸
化膜３４における第１の開口部３６に対してセルファラ
インで形成している。このため、コレクタ・ベース容量
を極端に小さくすることができる。これと共に、前記第
１の開口部３６に対してエミッタとなるＮ型シリコン膜
４４もセルファラインで形成しているため、ベース・エ
ミッタ容量も小さくできる。
クタ領域であるＮ型層３８との接合部分をフィールド酸
化膜３４における第１の開口部３６に対してセルファラ
インで形成している。このため、コレクタ・ベース容量
を極端に小さくすることができる。これと共に、前記第
１の開口部３６に対してエミッタとなるＮ型シリコン膜
４４もセルファラインで形成しているため、ベース・エ
ミッタ容量も小さくできる。
【００３３】また、上記実施例による半導体装置におい
ては、トランジスタの性能を向上させるためにベースと
なるエピタキシャル成長層４０ａの厚さを薄くすること
により第１の開口部３６の側壁上に位置するベース層４
０も薄くなったとしても、従来技術のような問題が生ず
ることはない。つまり、第１の開口部３６内にＮ型層３
８を形成しているため、第１の開口部３６の側壁上に位
置するベース層４０の長さを従来品に比べて短くするこ
とができる。従って、開口部３６の側壁上に位置するベ
ース層４０の厚さが薄くなることによるベース抵抗の上
昇を従来品に比べて小さく抑えることができる。この結
果、ベース・コレクタ容量を小さくしても、外部ベース
と内部ベースとの間の抵抗を低減でき、トランジスタの
高速動作を可能とする。
ては、トランジスタの性能を向上させるためにベースと
なるエピタキシャル成長層４０ａの厚さを薄くすること
により第１の開口部３６の側壁上に位置するベース層４
０も薄くなったとしても、従来技術のような問題が生ず
ることはない。つまり、第１の開口部３６内にＮ型層３
８を形成しているため、第１の開口部３６の側壁上に位
置するベース層４０の長さを従来品に比べて短くするこ
とができる。従って、開口部３６の側壁上に位置するベ
ース層４０の厚さが薄くなることによるベース抵抗の上
昇を従来品に比べて小さく抑えることができる。この結
果、ベース・コレクタ容量を小さくしても、外部ベース
と内部ベースとの間の抵抗を低減でき、トランジスタの
高速動作を可能とする。
【００３４】また、第１のシリコン酸化膜４２をエッチ
ングした後、熱処理を施すことにより、第１の開口部３
６側壁上のＳｉ0.1 Ｇｅ0.9 層４０ｂに第１のシリコン
酸化膜４２中に含まれるＢを拡散させている。この結
果、開口部３６側壁上のＳｉ0.1 Ｇｅ0.9 層４０ｂの抵
抗を低くすることができる。従って、このＳｉ0.1 Ｇｅ
0.9 層４０ｂの不純物（Ｂ）の濃度を高くすることによ
り、第１の開口部３６の側壁上に位置するＳｉ0.1 Ｇｅ
0.9 層４０ｂの厚さが薄くなることによるベース抵抗の
上昇を抑えることができる。
ングした後、熱処理を施すことにより、第１の開口部３
６側壁上のＳｉ0.1 Ｇｅ0.9 層４０ｂに第１のシリコン
酸化膜４２中に含まれるＢを拡散させている。この結
果、開口部３６側壁上のＳｉ0.1 Ｇｅ0.9 層４０ｂの抵
抗を低くすることができる。従って、このＳｉ0.1 Ｇｅ
0.9 層４０ｂの不純物（Ｂ）の濃度を高くすることによ
り、第１の開口部３６の側壁上に位置するＳｉ0.1 Ｇｅ
0.9 層４０ｂの厚さが薄くなることによるベース抵抗の
上昇を抑えることができる。
【００３５】また、ベース層４０、フィールド酸化膜３
４及びＮ+ 型のウェル３８ａの上に第１のシリコン酸化
膜４２を堆積する際、この堆積方法として常圧ＣＶＤ法
又はプラズマＣＶＤ法を用いている。このため、第１の
開口部３６内の底部側のエピタキシャル成長層４０ａ上
に堆積される第１のシリコン酸化膜４２の被覆率を、こ
の酸化膜４２の他の部分に比べて低くすることができ
る。この結果、第１のシリコン酸化膜４２の全面をエッ
チングすることによって、第１の開口部３６内のエピタ
キシャル成長層４０ａの一部のみを露出させ、この露出
部分の両側にベース・エミッタの分離用スペーサとして
の酸化膜４２を残すことができる。このため、前記露出
部分上のみにＮ型シリコン膜４４を成長させることがで
きる。従って、このような製造方法を用いることによ
り、従来の製造方法に比べて製造プロセスを簡素化する
ことができ、製造プロセスを容易に制御できるとともに
製造コストを低くすることができる。
４及びＮ+ 型のウェル３８ａの上に第１のシリコン酸化
膜４２を堆積する際、この堆積方法として常圧ＣＶＤ法
又はプラズマＣＶＤ法を用いている。このため、第１の
開口部３６内の底部側のエピタキシャル成長層４０ａ上
に堆積される第１のシリコン酸化膜４２の被覆率を、こ
の酸化膜４２の他の部分に比べて低くすることができ
る。この結果、第１のシリコン酸化膜４２の全面をエッ
チングすることによって、第１の開口部３６内のエピタ
キシャル成長層４０ａの一部のみを露出させ、この露出
部分の両側にベース・エミッタの分離用スペーサとして
の酸化膜４２を残すことができる。このため、前記露出
部分上のみにＮ型シリコン膜４４を成長させることがで
きる。従って、このような製造方法を用いることによ
り、従来の製造方法に比べて製造プロセスを簡素化する
ことができ、製造プロセスを容易に制御できるとともに
製造コストを低くすることができる。
【００３６】尚、上記実施例では、エピタキシャル成長
層４０ａが露出した部分上のみにＮ型シリコン膜４４を
成長させているが、エピタキシャル成長層４０ａが露出
した部分上のみに、Ｓｉ（Ｎ型層３８）よりも禁制帯幅
が広いＳｉＣ膜を形成することも可能である。
層４０ａが露出した部分上のみにＮ型シリコン膜４４を
成長させているが、エピタキシャル成長層４０ａが露出
した部分上のみに、Ｓｉ（Ｎ型層３８）よりも禁制帯幅
が広いＳｉＣ膜を形成することも可能である。
【００３７】
【発明の効果】以上説明したようにこの発明の半導体装
置の製造方法によれば、開口部の底部上に第２導電型の
第１の半導体層をエピタキシャル成長させ、多結晶状態
で成長された第１の半導体層上の被覆率に比べ、エピタ
キシャル成長された第１の半導体層上のそれを低くする
条件で、第１の半導体層の上に第２の絶縁膜を形成して
いる。したがって、第１の半導体層と半導体基板との接
合容量を従来品に比べて小さくすることができ、製造プ
ロセスの簡素化が可能となる。また、この発明の半導体
装置によれば、開口部内のみに第１導電型の第１の半導
体層を選択的にエピタキシャル成長させている。したが
って、第２の半導体層と第３の半導体層との接合容量を
従来品に比べて小さくすることができ、第３の半導体層
の抵抗を低減でき、トランジスタの高速動作を可能とす
る。
置の製造方法によれば、開口部の底部上に第２導電型の
第１の半導体層をエピタキシャル成長させ、多結晶状態
で成長された第１の半導体層上の被覆率に比べ、エピタ
キシャル成長された第１の半導体層上のそれを低くする
条件で、第１の半導体層の上に第２の絶縁膜を形成して
いる。したがって、第１の半導体層と半導体基板との接
合容量を従来品に比べて小さくすることができ、製造プ
ロセスの簡素化が可能となる。また、この発明の半導体
装置によれば、開口部内のみに第１導電型の第１の半導
体層を選択的にエピタキシャル成長させている。したが
って、第２の半導体層と第３の半導体層との接合容量を
従来品に比べて小さくすることができ、第３の半導体層
の抵抗を低減でき、トランジスタの高速動作を可能とす
る。
【図１】この発明の実施例による半導体装置の製造方法
を示すものであり、図１２の次の工程を示す断面図。
を示すものであり、図１２の次の工程を示す断面図。
【図２】この発明の実施例による半導体装置の製造方法
を示す断面図。
を示す断面図。
【図３】この発明の実施例による半導体装置の製造方法
を示すものであり、図２の次の工程を示す断面図。
を示すものであり、図２の次の工程を示す断面図。
【図４】この発明の実施例による半導体装置の製造方法
を示すものであり、図３の次の工程を示す断面図。
を示すものであり、図３の次の工程を示す断面図。
【図５】この発明の実施例による半導体装置の製造方法
を示すものであり、図４の次の工程を示す断面図。
を示すものであり、図４の次の工程を示す断面図。
【図６】この発明の実施例による半導体装置の製造方法
を示すものであり、図５の次の工程を示す断面図。
を示すものであり、図５の次の工程を示す断面図。
【図７】この発明の実施例による半導体装置の製造方法
を示すものであり、図６の次の工程を示す断面図。
を示すものであり、図６の次の工程を示す断面図。
【図８】この発明の実施例による半導体装置の製造方法
を示すものであり、図７の次の工程を示す断面図。
を示すものであり、図７の次の工程を示す断面図。
【図９】この発明の実施例による半導体装置の製造方法
を示すものであり、図８の次の工程を示す断面図。
を示すものであり、図８の次の工程を示す断面図。
【図１０】この発明の実施例による半導体装置の製造方
法を示すものであり、図９の次の工程を示す断面図。
法を示すものであり、図９の次の工程を示す断面図。
【図１１】この発明の実施例による半導体装置の製造方
法を示すものであり、図１０の次の工程を示す断面図。
法を示すものであり、図１０の次の工程を示す断面図。
【図１２】この発明の実施例による半導体装置の製造方
法を示すものであり、図１１の次の工程を示す断面図。
法を示すものであり、図１１の次の工程を示す断面図。
【図１３】第１の従来の半導体装置の製造方法を説明す
る断面図。
る断面図。
【図１４】第２の従来の半導体装置の製造方法を説明す
る断面図。
る断面図。
31…Ｐ型シリコン基板、32…埋込みコレクタ用のＮ+ 拡
散層、33…素子分離用の酸化膜を埋込んだトレンチ、34
…フィールド酸化膜、35…ＭｏＳｉ2 膜、36…第１の開
口部、37…第２の開口部、38…Ｎ型層、38a …コレクタ
取り出し用のＮ+ 型のウェル、39…第１のレジストパタ
ーン、40…Ｓｉ0.1 Ｇｅ0.9 層（ベース層）、40a …エ
ピタキシャル成長層、40b …多結晶状態のＳｉ0.1 Ｇｅ
0.9 層、41…第２のレジストパターン、42…第１のシリ
コン酸化膜、44…Ｎ型シリコン膜、45…ＴｉＳｉ2 膜、
46…第２のシリコン酸化膜、46a …第１のコンタクトホ
−ル、46b …第２のコンタクトホ−ル、46c …第３のコ
ンタクトホ−ル、47…エミッタ電極、48…ベース電極、
49…コレクタ電極。
散層、33…素子分離用の酸化膜を埋込んだトレンチ、34
…フィールド酸化膜、35…ＭｏＳｉ2 膜、36…第１の開
口部、37…第２の開口部、38…Ｎ型層、38a …コレクタ
取り出し用のＮ+ 型のウェル、39…第１のレジストパタ
ーン、40…Ｓｉ0.1 Ｇｅ0.9 層（ベース層）、40a …エ
ピタキシャル成長層、40b …多結晶状態のＳｉ0.1 Ｇｅ
0.9 層、41…第２のレジストパターン、42…第１のシリ
コン酸化膜、44…Ｎ型シリコン膜、45…ＴｉＳｉ2 膜、
46…第２のシリコン酸化膜、46a …第１のコンタクトホ
−ル、46b …第２のコンタクトホ−ル、46c …第３のコ
ンタクトホ−ル、47…エミッタ電極、48…ベース電極、
49…コレクタ電極。
Claims (17)
- 【請求項１】 第１導電型の半導体基板上に第１の絶縁
膜を形成する工程と、 前記第１の絶縁膜に前記半導体基板の表面に達する開口
部を形成する工程と、 前記開口部の底部上に第２導電型の第１の半導体層をエ
ピタキシャル成長させるとともに、前記開口部の側壁上
および前記第１の絶縁膜上に第２導電型の第１の半導体
層を多結晶状態で成長させる工程と、 前記多結晶状態で成長された前記第１の半導体層上の被
覆率に比べて前記エピタキシャル成長された前記第１の
半導体層上のそれを低くする条件で、前記第１の半導体
層の上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜を異方性エッチングすることにより、
前記エピタキシャル成長された前記第１の半導体層の表
面のみを露出させる工程と、 前記露出された第１の半導体層上にのみ選択的に第１の
導電型の第２の半導体層を成長させる工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１の半導体層は、前記半導体基板
よりも禁制帯幅が狭い半導体で形成されていることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記半導体基板がＳｉからなり、前記第
１の半導体層がＳｉＧｅからなることを特徴とする請求
項２記載の半導体装置の製造方法。 - 【請求項４】 前記第２の半導体層は、前記半導体基板
よりも禁制帯幅が広い半導体で形成されていることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記半導体基板がＳｉからなり、前記第
２の半導体層がＳｉＣからなることを特徴とする請求項
４記載の半導体装置の製造方法。 - 【請求項６】 第１導電型の半導体基板上に第１の絶縁
膜を形成する工程と、 前記第１の絶縁膜上に第２導電型の第１の半導体層を形
成する工程と、 前記第１の絶縁膜及び前記第１の半導体層に前記半導体
基板の表面に達する開口部を形成する工程と、 前記開口部の底部上に第２導電型の第２の半導体層をエ
ピタキシャル成長させるとともに、前記開口部の側壁上
および前記第１の半導体層上に第２導電型の第２の半導
体層を多結晶状態で成長させる工程と、 前記多結晶状態で成長された前記第２の半導体層上の被
覆率に比べて前記エピタキシャル成長された前記第２の
半導体層上のそれを低くする条件で、前記第２の半導体
層の上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜を異方性エッチングすることにより、
前記エピタキシャル成長された前記第２の半導体層の表
面のみを露出させる工程と、 前記露出された第２の半導体層上にのみ選択的に第１の
導電型の第３の半導体層を成長させる工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項７】 前記第２の半導体層は、前記半導体基板
よりも禁制帯幅が狭い半導体で形成されていることを特
徴とする請求項６記載の半導体装置の製造方法。 - 【請求項８】 前記半導体基板がＳｉからなり、前記第
２の半導体層がＳｉＧｅからなることを特徴とする請求
項７記載の半導体装置の製造方法。 - 【請求項９】 前記第３の半導体層は、前記半導体基板
よりも禁制帯幅が広い半導体で形成されていることを特
徴とする請求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記半導体基板がＳｉからなり、前記
第３の半導体層がＳｉＣからなることを特徴とする請求
項９記載の半導体装置の製造方法。 - 【請求項１１】 第１導電型の半導体基板上に第１の絶
縁膜を形成する工程と、 前記第１の絶縁膜上に第２導電型の第１の半導体層を形
成する工程と、 前記第１の絶縁膜及び前記第１の半導体層に前記半導体
基板の表面に達する開口部を形成する工程と、 前記開口部内にのみ第１導電型の第２の半導体層を選択
的にエピタキシャル成長させる工程と、 前記第２の半導体層上に第２導電型の第３の半導体層を
エピタキシャル成長させるとともに、前記開口部の側壁
上および前記第１の半導体層上に第２導電型の第３の半
導体層を多結晶状態で成長させる工程と、 前記多結晶状態で成長された前記第３の半導体層上の被
覆率に比べて前記エピタキシャル成長された前記第３の
半導体層上のそれを低くする条件で、前記第３の半導体
層の上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜を異方性エッチングすることにより、
前記エピタキシャル成長された前記第３の半導体層の表
面のみを露出させる工程と、 前記露出された第３の半導体層上にのみ選択的に第１の
導電型の第４の半導体層を成長させる工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１２】 前記第３の半導体層は、前記第２の半
導体層よりも禁制帯幅が狭い半導体で形成されているこ
とを特徴とする請求項１１記載の半導体装置の製造方
法。 - 【請求項１３】 前記第２の半導体層がＳｉからなり、
前記第３の半導体層がＳｉＧｅからなることを特徴とす
る請求項１２記載の半導体装置の製造方法。 - 【請求項１４】 前記第４の半導体層は、前記第２の半
導体層よりも禁制帯幅が広い半導体で形成されているこ
とを特徴とする請求項１１記載の半導体装置の製造方
法。 - 【請求項１５】 前記第２の半導体層がＳｉからなり、
前記第４の半導体層がＳｉＣからなることを特徴とする
請求項１４記載の半導体装置の製造方法。 - 【請求項１６】 前記第２の絶縁膜が第２導電型の不純
物を含むシリコン酸化膜であり、前記第２の絶縁膜を異
方性エッチングする工程の後に熱処理を施す工程をさら
に含むことを特徴とする請求項１、６又は１１記載の半
導体装置の製造方法。 - 【請求項１７】 第１導電型の半導体基板と、 前記半導体基板の上に形成された第１の絶縁膜と、 前記第１の絶縁膜に形成された前記半導体基板の表面に
達する開口部と、 前記開口部内にのみ選択的にエピタキシャル成長させた
第１導電型の第１の半導体層と、 前記第１の半導体層上にはエピタキシャル成長で、前記
開口部の側壁上および前記第１の絶縁膜上には多結晶状
態で成長させた第２導電型の第２の半導体層と、 前記第２の半導体層の上に形成され、前記エピタキシャ
ル成長された第２の半導体層の少なくとも一部が露出し
た状態で形成された第２の絶縁膜と、 前記露出した第２の半導体層上にのみ選択的に成長させ
た第１の導電型の第３の半導体層と、 を具備することを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7074882A JPH08274108A (ja) | 1995-03-31 | 1995-03-31 | 半導体装置及びその製造方法 |
| US08/622,270 US5614425A (en) | 1995-03-31 | 1996-03-27 | Method of fabricating a bipolar transistor operable at high speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7074882A JPH08274108A (ja) | 1995-03-31 | 1995-03-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274108A true JPH08274108A (ja) | 1996-10-18 |
Family
ID=13560181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7074882A Pending JPH08274108A (ja) | 1995-03-31 | 1995-03-31 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5614425A (ja) |
| JP (1) | JPH08274108A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100218668B1 (ko) * | 1996-12-14 | 1999-09-01 | 권혁준 | 바이폴라 소자의 컬랙터 장치 및 그 제조방법 |
| US5773350A (en) * | 1997-01-28 | 1998-06-30 | National Semiconductor Corporation | Method for forming a self-aligned bipolar junction transistor with silicide extrinsic base contacts and selective epitaxial grown intrinsic base |
| KR100246602B1 (ko) * | 1997-07-31 | 2000-03-15 | 정선종 | 모스트랜지스터및그제조방법 |
| US6228733B1 (en) | 1999-09-23 | 2001-05-08 | Industrial Technology Research Institute | Non-selective epitaxial depostion technology |
| US6548364B2 (en) * | 2001-03-29 | 2003-04-15 | Sharp Laboratories Of America, Inc. | Self-aligned SiGe HBT BiCMOS on SOI substrate and method of fabricating the same |
| CN100521114C (zh) * | 2004-01-23 | 2009-07-29 | Nxp股份有限公司 | 制造单晶发射区的方法 |
| US7528065B2 (en) * | 2006-01-17 | 2009-05-05 | International Business Machines Corporation | Structure and method for MOSFET gate electrode landing pad |
| SG10201600407SA (en) | 2009-02-20 | 2016-02-26 | Semiconductor Energy Lab | Semiconductor device and manufacturing method of the same |
| TWI662597B (zh) * | 2016-09-09 | 2019-06-11 | 晶元光電股份有限公司 | 製造半導體元件的方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63304657A (ja) * | 1987-06-04 | 1988-12-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5234844A (en) * | 1988-03-10 | 1993-08-10 | Oki Electric Industry Co., Inc. | Process for forming bipolar transistor structure |
| DE4102888A1 (de) * | 1990-01-31 | 1991-08-01 | Toshiba Kawasaki Kk | Verfahren zur herstellung eines miniaturisierten heterouebergang-bipolartransistors |
| JPH0411738A (ja) * | 1990-04-28 | 1992-01-16 | Nec Corp | バイポーラトランジスタ |
| US5118634A (en) * | 1990-09-26 | 1992-06-02 | Purdue Research Foundation | Self-aligned integrated circuit bipolar transistor having monocrystalline contacts |
| US5106767A (en) * | 1990-12-07 | 1992-04-21 | International Business Machines Corporation | Process for fabricating low capacitance bipolar junction transistor |
| US5272096A (en) * | 1992-09-29 | 1993-12-21 | Motorola, Inc. | Method for making a bipolar transistor having a silicon carbide layer |
| US5436180A (en) * | 1994-02-28 | 1995-07-25 | Motorola, Inc. | Method for reducing base resistance in epitaxial-based bipolar transistor |
-
1995
- 1995-03-31 JP JP7074882A patent/JPH08274108A/ja active Pending
-
1996
- 1996-03-27 US US08/622,270 patent/US5614425A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5614425A (en) | 1997-03-25 |
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