JPH05175209A

JPH05175209A - 半導体装置及びその製造方法

Info

Publication number: JPH05175209A
Application number: JP34541391A
Authority: JP
Inventors: Hiroshi Iwai; 洋岩井; Yasuhiro Katsumata; 康弘勝又; Kazumi Inou; 和美井納; Chihiro Yoshino; 千博吉野; Koji Usuda; 宏治臼田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-12-26
Filing date: 1991-12-26
Publication date: 1993-07-13

Abstract

(57)【要約】【目的】ベースとベース引き出し電極とのコンタクト
を良好にすると共に、ベース抵抗を低減化することを目
的とする。【構成】半導体基板１に形成された第１導電型埋め込
み層２上に第１導電型コレクタ層３１が形成され、第１
導電型コレクタ層３１上に第２導電型ベース層５が形成
され、第２導電型ベース層５上に第２導電型半導体層９
が形成され、第２導電型半導体層９に開口部１２が形成
され、開口部１２に臨む第２導電型ベース層５の表面部
に第１導電型エミッタ層１６が形成された。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、より詳しくはバイポーラトランジスタ及び
その製造方法に関する。

【０００２】

【従来の技術】従来、高速ＬＳＩを実現するために高速
シリコンバイポーラ技術の開発が進められ、選択エピタ
キシャル技術を用いた高性能バイポーラトランジスタを
形成する技術が提案されている。

【０００３】以下、かかるバイポーラトランジスタの製
造方法を図２３を参照して述べる。先ず、高濃度のｎ型
埋め込み層（図示略す）を含むシリコン基板２０上にｎ
型コレクタエピタキシャル層２１を成長させ、このｎ型
コレクタエピタキシャル層２１を酸化膜絶縁分離層２２
により絶縁分離する。そして、酸化膜絶縁分離層２２及
びｎ型コレクタエピタキシャル層２１上にベース引き出
し電極となる多結晶シリコン層２３を形成し、これにｐ
型不純物をイオン注入する。その後、多結晶シリコン層
２３上に酸化膜２４，窒化膜２５をＣＶＤ法により順次
堆積し、ｎ型コレクタエピタキシャル層２１上の多結晶
シリコン層２３、酸化膜２４及び窒化膜２５に開口部３
３を形成する。更に、開口部３３の下部にｐ型不純物が
ドープされたベースとなるシリコン結晶層２６を選択的
にエピタキシャル成長させる。その後、全面に酸化膜を
ＣＶＤ法により堆積し、この酸化膜を異方性イオンエッ
チングし、開口部３３の上部側面に酸化膜のサイドウォ
ールスペーサ２７を形成する。そして、全面に多結晶シ
リコン層２８を堆積し、これにｎ型不純物をイオン注入
した後、熱処理を加えることによりｎ型不純物を拡散し
てシリコン結晶層２６の表面部にエミッタ２９を形成す
る。その後、前記多結晶シリコン層２８を所定の形状に
パターニングした後、この多結晶シリコン層２８上に金
属電極３０が形成されていた。このように、ベースとな
るシリコン結晶層２６を選択エピタキシャル成長により
薄膜に形成し、イオン注入と拡散技術とで形成されるベ
ース層を有するトランジスタに比べ高い高速性を有する
バイポーラトランジスタを製造していた。

【０００４】更に、シリコン又はＳｉＧｅのエピタキシ
ャル成長による真性ベース領域を有するバイポーラトラ
ンジスタの他の製造方法について図２４を参照して述べ
る。先ず、ｎ型シリコン基板８０上に高濃度のｎ+ 型埋
め込み層８１を形成した後、このｎ+ 型埋め込み層８１
上にｎ型コレクタエピタキシャル層８３を成長させ、こ
のｎ型コレクタエピタキシャル層８３を酸化膜絶縁分離
層８２により絶縁分離する。そして、酸化膜絶縁分離層
８２及びｎ型コレクタエピタキシャル層８３上に薄膜の
ｐ型エピタキシャルベース層８４を成長する。その後、
このｐ型エピタキシャルベース層８４の所定部上に絶縁
膜８８を形成する。そして、全面にｐ+型ポリシリコン
層８５を堆積し、これをパターニングした後、絶縁膜８
８及びｐ+ 型ポリシリコン層８５にエミッタの窓８９を
開口する。その後、ｐ+ 型ポリシリコン層８５を酸化膜
８６で覆った後、エミッタの窓８９上にエミッタとなる
ｎ+ 型ポリシリコン層８７を形成していた。

【０００５】

【発明が解決しようとする課題】然し乍ら、上述した従
来のバイポーラトランジスタにおいては、多結晶シリコ
ン層２３の開口部３３に選択的なエピタキシャル技術に
よりベースとなるシリコン結晶層２６を形成するため、
シリコン結晶層２６のベース引き出し電極となる多結晶
シリコン層２３との境界部２６ａの結晶性が悪くなり、
シリコン結晶層２６と多結晶シリコン層２３との十分な
コンタクトが取り難くなる。そこで、十分なコンタクト
を取るために多結晶シリコン層２３からのｐ型不純物の
拡散を大きくし、外部ベース２６ｂを拡大させなければ
ならない。ところが、外部ベース２６ｂを大きくする
と、ベース／コレクタ間の容量が増大し、トランジスタ
の高速化ができなくなるという問題点があった。その
上、多結晶シリコン核の発生で境界部２６ａにおけるシ
リコン結晶層２６の形状が変形し、その表面が平坦でな
くなるため、サイドウォールスペーサ２７の形成が困難
になり、エミッタ２９の制御性が低下する他、サイドウ
ォールスペーサ２７を形成する際、シリコン結晶層２６
もエッチングしてしまいベース幅の制御性が低下すると
共に、欠陥の発生を招くという問題点があった。

【０００６】また、ｐ型エピタキシャルベース層８４の
真性ベース領域８４ａとベース引き出し電極となるｐ+
型ポリシリコン層８５とを接続するｐ型エピタキシャル
ベース層８４の外部ベース領域８４ｂの膜厚が２５０〜
１０００オングストローム程度と極めて薄いため、抵抗
が、例えばシート抵抗５ｋΩと高くなり、トランジスタ
の高速化ができないという問題点があった。

【０００７】本発明の目的は、上述した問題点に鑑み、
ベースとベース引き出し電極とのコンタクトを良好にす
ると共に、ベース抵抗の低減化ができる半導体装置及び
その製造方法を提供するものである。

【０００８】

【課題を解決するための手段】本発明は上述した目的を
達成するため、半導体基板に形成された第１導電型埋め
込み層上に第１導電型コレクタ層が形成され、前記第１
導電型コレクタ層上に第２導電型ベース層が形成され、
前記第２導電型ベース層上に第２導電型半導体層が形成
され、前記第２導電型半導体層に開口部が形成され、前
記開口部に臨む前記第２導電型ベース層の表面部に第１
導電型エミッタ層が形成されたものであり、その製造方
法は半導体基板に形成された第１導電型埋め込み層上に
第１導電型コレクタ層を形成する工程と、前記第１導電
型コレクタ層を絶縁分離した後、所定の厚さだけエッチ
ングして溝を形成する工程と、前記第１導電型コレクタ
層上に第２導電型ベース層を選択的にエピタキシャル成
長させる工程と、前記第２導電型ベース層の所定部上に
絶縁膜を形成する工程と、前記第２導電型ベース層及び
前記絶縁膜上に第２導電型半導体層を形成する工程と、
前記絶縁膜及び前記第２導電型半導体層に開口部を形成
する工程と、前記開口部に第１導電型誘電体を埋設する
工程と、前記第１導電型誘電体より第１導電型不純物を
拡散して前記第２導電型ベース層の表面部に第１導電型
エミッタ層を形成する工程とを含むものである。

【０００９】また、半導体基板に形成された第１導電型
埋め込み層上に少なくとも上部に第２導電型高濃度不純
物を含む分離絶縁膜により素子分離された第１の第１導
電型半導体層を形成する工程と、前記第１の第１導電型
半導体層及び前記分離絶縁膜上に第１導電型半導体被膜
を形成する工程と、前記分離絶縁膜上の前記第１導電型
半導体被膜に選択的に前記分離絶縁膜から第２導電型不
純物を拡散させ、第２導電型不純物領域を形成する工程
と、前記第１導電型半導体被膜及び前記第２導電型不純
物領域上に第２導電型半導体被膜をエピタキシャル成長
させる工程と、前記第１導電型半導体被膜上に前記第２
導電型半導体被膜を介して第２の第１導電型半導体層を
選択的に形成する工程とを含むものである。

【００１０】

【作用】本発明においては、ベース層上にベース引き出
し電極となる半導体層が形成されたので、ベースとベー
ス引き出し電極とのコンタクトが良好になる。また、分
離絶縁膜上の第１導電型半導体被膜に分離絶縁膜から第
２導電型不純物を拡散させ、選択的に第２導電型不純物
領域を形成するので、外部ベース領域としての第２導電
型不純物領域が厚く形成され、ベース抵抗が低減する。

【００１１】

【実施例】以下、本発明に係わる半導体装置及びその製
造方法を図１乃至図２２に基づいて説明する。

【００１２】最初に、ｎｐｎ型バイポーラトランジスタ
の構成について図１を参照して述べる。

【００１３】即ち、ｐ型シリコン基板１にｎ型埋め込み
層２が形成され、このｎ型埋め込み層２上に酸化膜絶縁
物４により素子分離されたｎ型コレクタエピタキシャル
層３１が形成され、ｎ型コレクタエピタキシャル層３１
上にはｐ型シリコン結晶層５が形成されている。更に、
ｐ型シリコン結晶層５の所定部上には酸化膜６１，窒化
膜７１が順次形成され、全面に多結晶シリコン層９，酸
化膜１０，窒化膜１１が順次積層されている。そして、
酸化膜６１及び窒化膜７１にエミッタ開口部１４が形成
され、多結晶シリコン層９、酸化膜１０及び窒化膜１１
には側面にサイドウォールスペーサ１３を有する開口部
１２が形成されている。また、エミッタ開口部１４に臨
むｐ型シリコン結晶層５の表面部にはエミッタ１６が形
成され、エミッタ開口部１４及び開口部１２に多結晶シ
リコン層１５が埋設され、この多結晶シリコン層１５上
には金属電極１７が形成されている。

【００１４】次に、かかる構成を有するｎｐｎ型バイポ
ーラトランジスタの製造方法を図２乃至図１２を参照し
て述べる。

【００１５】先ず、ｐ型シリコン基板１に通常の拡散技
術を用いて高濃度のｎ型埋め込み層２を形成した後、こ
のｎ型埋め込み層２上にｎ型コレクタエピタキシャル層
３１を成長させる。その後、前記ｎ型コレクタエピタキ
シャル層３１を２つ以上の酸化膜絶縁物４によりバイポ
ーラトランジスタのエミッタ及びベースとなる領域に絶
縁分離する（図２）。

【００１６】次に、反応性イオンエッチングを用いて絶
縁分離されたｎ型コレクタエピタキシャル層３１を所定
の厚さだけエッチングして溝３２を形成する。この際、
反応性イオンエッチングによりｎ型コレクタエピタキシ
ャル層３１の表面に欠陥が入る可能性があるので、欠陥
を発生させない等方性のエッチングによってその欠陥層
を除去するか、熱処理によって欠陥を回復させる（図
３）。

【００１７】その後、選択的なエピタキシャル技術によ
ってｎ型コレクタエピタキシャル層３１上にベースとな
るｐ型シリコン結晶層５を成長させる。このとき、所定
の圧力、温度及びガス流量で、例えばジボラン（Ｂ₂Ｈ
₆）を混入させれば、エピタキシャル層を成長させなが
らｐ型にドープできる。更に、例えばモノゲルマン（Ｇ
ｅＨ₄）を所定の圧力、温度及びガス流量で加えればＳ
ｉＧｅ層を形成することも可能である（図４）。

【００１８】次に、ｐ型シリコン結晶層５の表面を薄く
酸化し酸化膜６を形成し、全面に所定の膜厚の窒化膜７
を堆積する（図５）。

【００１９】その後、窒化膜７上にＣＶＤ法により酸化
膜８を堆積した後、この酸化膜８をフォトリソグラフィ
ー技術によりパターニングし、少なくともエミッタ及び
べース形成予定領域上に残す。尚、このときの酸化膜８
の幅は後工程における窒化膜７のエッチング時間及びエ
ッチング後に残存する窒化膜７の位置を決定することに
なるので、最適に選ばなくてはならない（図６）。

【００２０】次いで、パターニングされた酸化膜８をマ
スクとして、窒化膜７を熱燐酸でエッチングして所定の
幅を有する窒化膜７１を残した後、酸化膜８を除去す
る。ところで、前記窒化膜７１はその後のエミッタ開口
する際の保護膜として作用するものであり、また、窒化
膜７１は自己整合的にその幅が決定されるので、エミッ
タ及びベース形成予定領域に対してフォトリソグラフィ
ーで形成するときのような合わせ余裕を見込む必要がな
く、その分エミッタ及びベース形成予定領域を小さくで
きるので、ベース／コレクタ間容量が低減でき、高速化
に有効であると共に、低消費電力化及び高集積化に効果
がある（図７）。

【００２１】その後、窒化膜７１をマスクとして、例え
ばフッ化アンモニウム（ＮＨ₄Ｆ）のような溶液エッチ
ングにより酸化膜６をエッチングして窒化膜７１の下に
のみ残し、これを酸化膜６１とする。この場合、溶液エ
ッチングを行うので、ｐ型シリコン結晶層５のエッチン
グ及び欠陥の発生が防止される。次いで、全面にベース
引き出し電極となる所定膜厚の多結晶シリコン層９をＣ
ＶＤ法により堆積した後、この多結晶シリコン層９にｐ
型の不純物、例えばボロンをイオン注入する。尚、この
とき、ボロンイオン注入の代わりにボロンがすでにドー
プされた多結晶シリコンを堆積しても良い。その後、前
記多結晶シリコン層９上に所定の膜厚の酸化膜１０，窒
化膜１１を順次ＣＶＤ法によって堆積する。そして、若
干の熱工程を加えることによってｐ型の不純物を含んだ
多結晶シリコン層９とｐ型シリコン結晶層５とのコンタ
クトを取る。この場合、多結晶シリコン層９の直下にｐ
型シリコン結晶層５が存在するので、多結晶シリコン層
９とｐ型シリコン結晶層５とのコンタクトが取り易くな
る。このため、多結晶シリコン層９からのｐ型不純物の
拡散を大きくする必要がないので、外部ベース５１が小
さくでき、ベース／コレクタ間の容量が低減でき、高速
化に有効である（図８）。

【００２２】次に、所定のフォトリソグラフィーを以て
窒化膜７１上の多結晶シリコン層９、酸化膜１０及び窒
化膜１１にエミッタ形成のための開口部１２を形成す
る。このとき、窒化膜７１によりｐ型シリコン結晶層５
に対するエッチング及び欠陥の発生が抑えられる。つま
り、窒化膜７１は反応性イオンエッチングからｐ型シリ
コン結晶層５を保護する（図９）。

【００２３】その後、酸化膜を所定の厚さで堆積し、反
応性イオンエッチングにより開口部１２の内面にサイド
ウォールスペーサ１３を形成する（図１０）。

【００２４】次いで、熱燐酸を用いて窒化膜７１の開口
部１２に面した部分をエッチング除去し、更にその下の
酸化膜６１をエッチング除去して、エミッタ開口部１４
を形成する（図１１）。

【００２５】その後、前記エミッタ開口部１４上に多結
晶シリコン層１５を埋め込み、これに砒素をイオン注入
後、熱工程を加えてｐ型シリコン結晶層５の表面部に砒
素を拡散させ、エミッタ１６を形成する。尚、ここで、
砒素をイオン注入する代わりに多結晶シリコン層１５を
予め砒素がドープされた多結晶シリコンにすることも可
能である。また、多結晶シリコン層１５の代わりに砒素
がドープされたシリコン結晶をエピタキシャル成長させ
ても良い。しかる後、多結晶シリコン層１５上に所定の
金属電極１７を形成する。また、コレクタ電極（図示略
す）は酸化膜絶縁物４に対してｎ型コレクタエピタキシ
ャル層３１とは反対側に形成され、ｎ型埋め込み層２を
介してｎ型コレクタエピタキシャル層３１に接続され
る。かくして、バイポーラトランジスタが完成する（図
１２）。

【００２６】更に、バイポーラトランジスタの他の製造
方法について図１３乃至図１９を参照して説明する。

【００２７】先ず、ｎ型Ｓｉ基板９０上にｎ+ 層９１を
形成し、この上にエピタキシャル成長法によりｎ型Ｓｉ
領域９２を成長させる。その後、前記ｎ型Ｓｉ領域９２
を部分的にエッチング除去する（図１３）。

【００２８】その後、全面に高濃度のボロンを含んだＢ
ＳＧ膜９３をデポジションした後、これをｎ型Ｓｉ領域
９２の表面が出るまでエッチバックして平坦化し、素子
分離を行う（図１４）。

【００２９】次に、全面に厚さが、例えば３０００オン
グストロームのｎ型シリコン層９４をデポジションす
る。このとき、フィールドＢＳＧ膜９３上には多結晶シ
リコン層９５が成長する。尚、この場合、フィールドＢ
ＳＧ膜９３のエッヂに近い部分には基板露出部から延長
して成長した単結晶シリコンが成長する場合もある。そ
して、フィールドＢＳＧ膜９３上の多結晶シリコン層９
５はデポ時の熱工程によりＢＳＧ膜９３からボロンが拡
散してｐ+ 領域が成長する。デポ時の温度が低くボロン
が充分に拡散されないときはデポ終了後に熱工程を施し
てＢＳＧ膜９３よりボロンが拡散するようにしても良い
（図１５）。

【００３０】次に、全面に真性ベースを形成するため
に、例えば膜厚４００オングストロームのｐ型Ｓｉ膜
（又はｐ型ＳｉＧｅ膜）９６をエピタキシャル成長させ
る。このとき、フィールドＢＳＧ膜９３上のｐ型Ｓｉ膜
９６はＢＳＧ膜９３からのボロンの拡散によりｐ+ 領域
となる（図１６）。

【００３１】その後、前記ｐ型Ｓｉ膜９６上に酸化膜９
７，窒化膜９８を順次積層した後、全面にｐ+ 型多結晶
シリコン層９９を堆積する（図１７）。

【００３２】続いて、酸化膜９７、窒化膜９８及びｐ+
型多結晶シリコン層９９にエミッタの窓１０４を開口す
る（図１８）。

【００３３】しかる後、ＳｉＯ₂膜１００により酸化膜
９７、窒化膜９８及びｐ+ 型多結晶シリコン層９９を覆
った後、エミッタの窓１０４上にエミッタとなるｎ+ 型
ポリシリコン層１０１を形成して、バイポーラトランジ
スタを完成する（図１９）。

【００３４】尚、本実施例ではフィールド全面をＢＳＧ
膜９３としたが、図２０に示すように、フィールドの上
部のみをＢＳＧ膜９３としても良い。ここで、１０２は
ＳｉＯ₂膜を示す。また、図２１に示すように、ＢＳＧ
膜９３に限定されず、ｐ+ 型ポリシリコン層（又は金属
ボロン）１０３をフィールド上部に形成しても良い。更
に、図１４に示す構造を形成する方法としては、図２２
に示すように、ｎ+ 層９１上のＢＳＧ膜９３を開口した
後、この開口部にｎ型Ｓｉを選択成長等により形成して
も良い。

【００３５】

【発明の効果】以上説明したように本発明によれば、ベ
ース層上にベース引き出し電極となる半導体層が形成さ
れたので、ベースとベース引き出し電極とのコンタクト
が良好になる。従って、外部ベースを拡大する必要がな
いので、寄生容量が減少し、トランジスタの高速化がで
きると共に、信頼性が向上できる。また、分離絶縁膜上
の第１導電型半導体被膜に分離絶縁膜から第２導電型不
純物を拡散させ、選択的に第２導電型不純物領域を形成
するので、外部ベース領域としての第２導電型不純物領
域が厚く形成され、ベース抵抗が低減する。従って、ト
ランジスタの高速動作ができる。

【図面の簡単な説明】

【図１】本発明バイポーラトランジスタの断面図であ
る。

【図２】本発明バイポーラトランジスタの製造工程図で
ある。

【図３】本発明バイポーラトランジスタの製造工程図で
ある。

【図４】本発明バイポーラトランジスタの製造工程図で
ある。

【図５】本発明バイポーラトランジスタの製造工程図で
ある。

【図６】本発明バイポーラトランジスタの製造工程図で
ある。

【図７】本発明バイポーラトランジスタの製造工程図で
ある。

【図８】本発明バイポーラトランジスタの製造工程図で
ある。

【図９】本発明バイポーラトランジスタの製造工程図で
ある。

【図１０】本発明バイポーラトランジスタの製造工程図
である。

【図１１】本発明バイポーラトランジスタの製造工程図
である。

【図１２】本発明バイポーラトランジスタの製造工程図
である。

【図１３】本発明バイポーラトランジスタの他の製造工
程図である。

【図１４】本発明バイポーラトランジスタの他の製造工
程図である。

【図１５】本発明バイポーラトランジスタの他の製造工
程図である。

【図１６】本発明バイポーラトランジスタの他の製造工
程図である。

【図１７】本発明バイポーラトランジスタの他の製造工
程図である。

【図１８】本発明バイポーラトランジスタの他の製造工
程図である。

【図１９】本発明バイポーラトランジスタの他の製造工
程図である。

【図２０】本発明バイポーラトランジスタの他の製造方
法を説明する図である。

【図２１】本発明バイポーラトランジスタの他の製造方
法を説明する図である。

【図２２】本発明バイポーラトランジスタの他の製造方
法を説明する図である。

【図２３】従来のバイポーラトランジスタの断面図であ
る。

【図２４】従来の他のバイポーラトランジスタの断面図
である。

【符号の説明】

１ｐ型シリコン基板２ｎ型埋め込み層４酸化膜絶縁物５ｐ型シリコン結晶層６，８，１０，６１酸化膜９，１５，９５多結晶シリコン層１１，９８窒化膜１２開口部１３サイドウォールスペーサ１４エミッタ開口部１６エミッタ３１ｎ型コレクタエピタキシャル層９０ｎ型Ｓｉ基板９１ｎ+ 層９２ｎ型Ｓｉ領域９３フィールドＢＳＧ膜９４ｎ型シリコン層９６ｐ型Ｓｉ膜９７酸化膜９９ｐ+ 型多結晶シリコン層１０１ｎ+ 型ポリシリコン層１０４エミッタの窓

───────────────────────────────────────────────────── フロントページの続き (72)発明者吉野千博神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (72)発明者臼田宏治神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成された第１導電型埋め
込み層上に第１導電型コレクタ層が形成され、前記第１
導電型コレクタ層上に第２導電型ベース層が形成され、
前記第２導電型ベース層上に第２導電型半導体層が形成
され、前記第２導電型半導体層に開口部が形成され、前
記開口部に臨む前記第２導電型ベース層の表面部に第１
導電型エミッタ層が形成されたことを特徴とする半導体
装置。
【請求項２】半導体基板に形成された第１導電型埋め
込み層上に第１導電型コレクタ層を形成する工程と、前
記第１導電型コレクタ層を絶縁分離した後、所定の厚さ
だけエッチングして溝を形成する工程と、前記第１導電
型コレクタ層上に第２導電型ベース層を選択的にエピタ
キシャル成長させる工程と、前記第２導電型ベース層の
所定部上に絶縁膜を形成する工程と、前記第２導電型ベ
ース層及び前記絶縁膜上に第２導電型半導体層を形成す
る工程と、前記絶縁膜及び前記第２導電型半導体層に開
口部を形成する工程と、前記開口部に第１導電型誘電体
を埋設する工程と、前記第１導電型誘電体より第１導電
型不純物を拡散して前記第２導電型ベース層の表面部に
第１導電型エミッタ層を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
【請求項３】半導体基板に形成された第１導電型埋め
込み層上に少なくとも上部に第２導電型高濃度不純物を
含む分離絶縁膜により素子分離された第１の第１導電型
半導体層を形成する工程と、前記第１の第１導電型半導
体層及び前記分離絶縁膜上に第１導電型半導体被膜を形
成する工程と、前記分離絶縁膜上の前記第１導電型半導
体被膜に選択的に前記分離絶縁膜から第２導電型不純物
を拡散させ、第２導電型不純物領域を形成する工程と、
前記第１導電型半導体被膜及び前記第２導電型不純物領
域上に第２導電型半導体被膜をエピタキシャル成長させ
る工程と、前記第１導電型半導体被膜上に前記第２導電
型半導体被膜を介して第２の第１導電型半導体層を選択
的に形成する工程とを含むことを特徴とする半導体装置
の製造方法。