JPH06168951A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06168951A JPH06168951A JP32154292A JP32154292A JPH06168951A JP H06168951 A JPH06168951 A JP H06168951A JP 32154292 A JP32154292 A JP 32154292A JP 32154292 A JP32154292 A JP 32154292A JP H06168951 A JPH06168951 A JP H06168951A
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Abstract
(57)【要約】
【目的】 バイポーラトランジスタの製造方法に関し、
ベース幅が小さく膜質が良好な内部ベース領域を形成
し、ベース・コレクタ接合容量を小さくするとゝもにベ
ース抵抗を小さく抑えて、動作速度が速く、遮断周波数
が高いバイポーラトランジスタを製造する方法を提供す
ることを目的とする。 【構成】 コレクタ層をなす一導電型の半導体層３上に
第１の絶縁膜７と反対導電型の第１の導電膜８と第２の
絶縁膜９とを順次積層形成し、第２の絶縁膜９と反対導
電型の第１の導電膜８とを選択的に除去して開口10を形
成し、開口10に露出する第１の絶縁膜７をウェット処理
により除去するとゝもに、反対導電型の第１の導電膜８
の縁部下部の第１の絶縁膜７をサイドエッチングし、開
口10に露出する一導電型の半導体層３と反対導電型の第
１の導電膜８とに接して反対導電型の半導体層を成長し
て内部ベース領域11を形成するようにする。
ベース幅が小さく膜質が良好な内部ベース領域を形成
し、ベース・コレクタ接合容量を小さくするとゝもにベ
ース抵抗を小さく抑えて、動作速度が速く、遮断周波数
が高いバイポーラトランジスタを製造する方法を提供す
ることを目的とする。 【構成】 コレクタ層をなす一導電型の半導体層３上に
第１の絶縁膜７と反対導電型の第１の導電膜８と第２の
絶縁膜９とを順次積層形成し、第２の絶縁膜９と反対導
電型の第１の導電膜８とを選択的に除去して開口10を形
成し、開口10に露出する第１の絶縁膜７をウェット処理
により除去するとゝもに、反対導電型の第１の導電膜８
の縁部下部の第１の絶縁膜７をサイドエッチングし、開
口10に露出する一導電型の半導体層３と反対導電型の第
１の導電膜８とに接して反対導電型の半導体層を成長し
て内部ベース領域11を形成するようにする。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タの製造方法に関する。
タの製造方法に関する。
【０００２】
【従来の技術】バイポーラトランジスタの本発明の要旨
に係るエミッタ・ベース領域の従来の構造を図６に示
す。ｎ型のシリコン層21上に不純物ボロンのドープされ
たｐ型の多結晶シリコン膜22と二酸化シリコン膜23とを
順次積層形成し、この二酸化シリコン膜23と多結晶シリ
コン膜22とを選択的にエッチング除去して開口24を形成
する。次いで、ボロンのドープされたシリコンを選択エ
ピタキシャル成長して開口24内のｎ型のシリコン層21と
ｐ型の多結晶シリコン膜22とに接してｐ型のシリコン膜
25を形成する。開口24の内面を含む主面上に二酸化シリ
コン膜を形成してエッチバックし、開口24の側壁に二酸
化シリコン膜26を形成した後、開口24内に多結晶シリコ
ン層27を形成してこれにヒ素をイオン注入し、熱処理を
なして多結晶シリコン層27に含まれるｎ型不純物ヒ素を
ｐ型のシリコン膜25よりなる内部ベース領域の表層に拡
散してｎ型のエミッタ領域28を形成するとゝもに、ｐ型
の多結晶シリコン膜22に含まれるｐ型不純物ボロンをｎ
型のシリコン層21に熱拡散してｐ型の外部ベース領域29
を形成する。
に係るエミッタ・ベース領域の従来の構造を図６に示
す。ｎ型のシリコン層21上に不純物ボロンのドープされ
たｐ型の多結晶シリコン膜22と二酸化シリコン膜23とを
順次積層形成し、この二酸化シリコン膜23と多結晶シリ
コン膜22とを選択的にエッチング除去して開口24を形成
する。次いで、ボロンのドープされたシリコンを選択エ
ピタキシャル成長して開口24内のｎ型のシリコン層21と
ｐ型の多結晶シリコン膜22とに接してｐ型のシリコン膜
25を形成する。開口24の内面を含む主面上に二酸化シリ
コン膜を形成してエッチバックし、開口24の側壁に二酸
化シリコン膜26を形成した後、開口24内に多結晶シリコ
ン層27を形成してこれにヒ素をイオン注入し、熱処理を
なして多結晶シリコン層27に含まれるｎ型不純物ヒ素を
ｐ型のシリコン膜25よりなる内部ベース領域の表層に拡
散してｎ型のエミッタ領域28を形成するとゝもに、ｐ型
の多結晶シリコン膜22に含まれるｐ型不純物ボロンをｎ
型のシリコン層21に熱拡散してｐ型の外部ベース領域29
を形成する。
【０００３】
【発明が解決しようとする課題】従来のバイポーラトラ
ンジスタには下記の欠点がある。 （１）開口24を形成するときに、ｎ型のシリコン層21の
表層がエッチングによりダメージを受けるため、選択エ
ピタキシャル成長により形成されるベース幅の小さい内
部ベース領域25の膜質が悪くなる。 （２）ｐ型の外部ベース領域29とコレクタ層をなすｎ型
のシリコン層21との間のベース・コレクタ接合容量が大
きいため、高速化の妨げとなる。
ンジスタには下記の欠点がある。 （１）開口24を形成するときに、ｎ型のシリコン層21の
表層がエッチングによりダメージを受けるため、選択エ
ピタキシャル成長により形成されるベース幅の小さい内
部ベース領域25の膜質が悪くなる。 （２）ｐ型の外部ベース領域29とコレクタ層をなすｎ型
のシリコン層21との間のベース・コレクタ接合容量が大
きいため、高速化の妨げとなる。
【０００４】本発明の目的は、これらの欠点を解消する
ことにあり、ベース幅が小さく膜質が良好な内部ベース
領域を形成し、ベース・コレクタ接合容量を小さくする
とゝもにベース抵抗を小さく抑えて、動作速度が速く、
遮断周波数が高いバイポーラトランジスタを製造する方
法を提供することにある。
ことにあり、ベース幅が小さく膜質が良好な内部ベース
領域を形成し、ベース・コレクタ接合容量を小さくする
とゝもにベース抵抗を小さく抑えて、動作速度が速く、
遮断周波数が高いバイポーラトランジスタを製造する方
法を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的は、コレクタ
層をなす一導電型の半導体層（３）上に第１の絶縁膜
（７）と反対導電型の第１の導電膜（８）と第２の絶縁
膜（９）とを順次積層形成する工程と、前記の第２の絶
縁膜（９）と前記の反対導電型の第１の導電膜（８）と
を選択的に除去して開口（10）を形成し、この開口（1
0）に露出する前記の第１の絶縁膜（７）をウェット処
理により除去するとゝもに、前記の反対導電型の第１の
導電膜（８）の縁部下部の前記の第１の絶縁膜（７）を
サイドエッチングする工程と、前記の開口（10）に露出
する前記の一導電型の半導体層（３）と前記の反対導電
型の第１の導電膜（８）とに接して反対導電型の半導体
層を成長して内部ベース領域（11）を形成する工程と、
前記の開口（10）の側壁に第３の絶縁膜（13）を形成す
る工程と、前記の開口（10）内に一導電型の第２の導電
層（14）を形成し、この一導電型の第２の導電層（14）
に含まれる一導電型の不純物を前記の反対導電型の半導
体層よりなる内部ベース領域（11）の表層に拡散して一
導電型のエミッタ領域（15）を形成する工程とを有する
半導体装置の製造方法によって達成される。なお、前記
の第１の絶縁膜（７）は窒化シリコン膜または酸化シリ
コン膜であることが好ましい。
層をなす一導電型の半導体層（３）上に第１の絶縁膜
（７）と反対導電型の第１の導電膜（８）と第２の絶縁
膜（９）とを順次積層形成する工程と、前記の第２の絶
縁膜（９）と前記の反対導電型の第１の導電膜（８）と
を選択的に除去して開口（10）を形成し、この開口（1
0）に露出する前記の第１の絶縁膜（７）をウェット処
理により除去するとゝもに、前記の反対導電型の第１の
導電膜（８）の縁部下部の前記の第１の絶縁膜（７）を
サイドエッチングする工程と、前記の開口（10）に露出
する前記の一導電型の半導体層（３）と前記の反対導電
型の第１の導電膜（８）とに接して反対導電型の半導体
層を成長して内部ベース領域（11）を形成する工程と、
前記の開口（10）の側壁に第３の絶縁膜（13）を形成す
る工程と、前記の開口（10）内に一導電型の第２の導電
層（14）を形成し、この一導電型の第２の導電層（14）
に含まれる一導電型の不純物を前記の反対導電型の半導
体層よりなる内部ベース領域（11）の表層に拡散して一
導電型のエミッタ領域（15）を形成する工程とを有する
半導体装置の製造方法によって達成される。なお、前記
の第１の絶縁膜（７）は窒化シリコン膜または酸化シリ
コン膜であることが好ましい。
【０００６】
【作用】ｎ型の半導体層３と反対導電型の第１の導電膜
８との間に窒化シリコン膜または酸化シリコン膜からな
る第１の絶縁膜７を介在させて、反応性イオンエッチン
グによって第２の絶縁膜９と第１の導電膜８とを選択的
に除去して開口10を形成するときにこの第１の絶縁膜７
をエッチングストッパとして使用した後、ウェット処理
によって除去しているので、ｎ型の半導体層３の表面は
ダメージを受けることがなくなり、その上に選択エピタ
キシャル成長で形成される内部ベース領域11の膜質は良
好になる。
８との間に窒化シリコン膜または酸化シリコン膜からな
る第１の絶縁膜７を介在させて、反応性イオンエッチン
グによって第２の絶縁膜９と第１の導電膜８とを選択的
に除去して開口10を形成するときにこの第１の絶縁膜７
をエッチングストッパとして使用した後、ウェット処理
によって除去しているので、ｎ型の半導体層３の表面は
ダメージを受けることがなくなり、その上に選択エピタ
キシャル成長で形成される内部ベース領域11の膜質は良
好になる。
【０００７】また、ベース引き出し層となるｐ型の第１
の導電膜８とｎ型の半導体層３との間に第１の絶縁膜７
が介在しているので、ベース・コレクタ接合容量が低減
し、高速化が可能になる。
の導電膜８とｎ型の半導体層３との間に第１の絶縁膜７
が介在しているので、ベース・コレクタ接合容量が低減
し、高速化が可能になる。
【０００８】なお、ｐ型の第１の導電膜８とｎ型の半導
体層３との間に第１の絶縁膜７を介在させることによる
ベース抵抗の増加は、第１の絶縁膜７をサイドエッチン
グしてこゝに半導体層を埋め込み、内部ベース領域11と
第１の導電膜８との接触面積を増大させることによって
防止される。
体層３との間に第１の絶縁膜７を介在させることによる
ベース抵抗の増加は、第１の絶縁膜７をサイドエッチン
グしてこゝに半導体層を埋め込み、内部ベース領域11と
第１の導電膜８との接触面積を増大させることによって
防止される。
【０００９】
【実施例】以下、図面を参照して、本発明の一実施例に
係るバイポーラトランジスタの形成方法について説明す
る。
係るバイポーラトランジスタの形成方法について説明す
る。
【００１０】図２参照 周知の方法を使用して、ｐ型シリコン基板１にｎ型埋め
込み層２を形成し、次いで、ｎ型シリコン層３をエピタ
キシャル成長した後、エミッタ・ベース形成領域とコレ
クタ電極コンタクト領域形成領域とを除いてフィールド
酸化膜４を形成する。コレクタ電極コンタクト領域形成
領域にｎ型不純物を拡散させてコレクタ電極コンタクト
領域５を形成し、次いで、アイソレーション形成領域に
異方性エッチングをなして縦溝を形成し、内部に絶縁物
を埋め込んで溝型アイソレーション領域６を形成する。
込み層２を形成し、次いで、ｎ型シリコン層３をエピタ
キシャル成長した後、エミッタ・ベース形成領域とコレ
クタ電極コンタクト領域形成領域とを除いてフィールド
酸化膜４を形成する。コレクタ電極コンタクト領域形成
領域にｎ型不純物を拡散させてコレクタ電極コンタクト
領域５を形成し、次いで、アイソレーション形成領域に
異方性エッチングをなして縦溝を形成し、内部に絶縁物
を埋め込んで溝型アイソレーション領域６を形成する。
【００１１】以下、エミッタ・ベース形成領域Ａを拡大
した断面図を参照して本発明の要旨に係るエミッタ・ベ
ースの形成方法について説明する。
した断面図を参照して本発明の要旨に係るエミッタ・ベ
ースの形成方法について説明する。
【００１２】図３参照 ＣＶＤ法を使用してｎ型シリコン層３上に窒化シリコン
膜７を５００Å厚に形成する。次に、不純物ホウ素がド
ープされたｐ型の第１の多結晶シリコン膜８を１０００
Å厚に形成し、さらに第２の二酸化シリコン膜９を２０
００Å厚に形成し、反応性イオンエッチングをなしてｐ
型の第１の多結晶シリコン膜８と第２の二酸化シリコン
膜９とを選択的に除去して開口10を形成する。
膜７を５００Å厚に形成する。次に、不純物ホウ素がド
ープされたｐ型の第１の多結晶シリコン膜８を１０００
Å厚に形成し、さらに第２の二酸化シリコン膜９を２０
００Å厚に形成し、反応性イオンエッチングをなしてｐ
型の第１の多結晶シリコン膜８と第２の二酸化シリコン
膜９とを選択的に除去して開口10を形成する。
【００１３】図４参照 熱リン酸を使用して開口10に露出する窒化シリコン膜７
を除去するとゝもに、第１の多結晶シリコン膜８の縁部
下部の窒化シリコン膜７をサイドエッチングする。
を除去するとゝもに、第１の多結晶シリコン膜８の縁部
下部の窒化シリコン膜７をサイドエッチングする。
【００１４】図５参照 不純物ホウ素が１×１０15ｃｍ-2の濃度にドープされた
シリコンを選択エピタキシャル成長し、ｎ型シリコン層
３に接する領域にエピタキシャルシリコン膜11を形成
し、第１の多結晶シリコン膜８に接する領域に多結晶シ
リコン膜12を形成する。このとき、窒化シリコン膜７が
サイドエッチングされている凹部にもシリコン膜が堆積
する。
シリコンを選択エピタキシャル成長し、ｎ型シリコン層
３に接する領域にエピタキシャルシリコン膜11を形成
し、第１の多結晶シリコン膜８に接する領域に多結晶シ
リコン膜12を形成する。このとき、窒化シリコン膜７が
サイドエッチングされている凹部にもシリコン膜が堆積
する。
【００１５】図１参照 開口10の内壁を含む主面上に第３の二酸化シリコン膜を
形成し、反応性イオンエッチング法を使用してエッチバ
ックして開口10の側壁に第３の二酸化シリコン膜13を形
成する。次いで、開口10の内面を含む主面上に第２の多
結晶シリコン層を形成し、ヒ素をイオン注入した後パタ
ーニングしてエミッタ電極14を形成し、熱処理をなして
エミッタ電極14に含まれるｎ型不純物ヒ素をエピタキシ
ャルシリコン膜11よりなる内部ベース領域の上層に拡散
させてエミッタ領域15を形成する。同時に、開口10内の
多結晶シリコン膜12に多結晶シリコン膜８に含まれるｐ
型不純物ホウ素を熱拡散させる。
形成し、反応性イオンエッチング法を使用してエッチバ
ックして開口10の側壁に第３の二酸化シリコン膜13を形
成する。次いで、開口10の内面を含む主面上に第２の多
結晶シリコン層を形成し、ヒ素をイオン注入した後パタ
ーニングしてエミッタ電極14を形成し、熱処理をなして
エミッタ電極14に含まれるｎ型不純物ヒ素をエピタキシ
ャルシリコン膜11よりなる内部ベース領域の上層に拡散
させてエミッタ領域15を形成する。同時に、開口10内の
多結晶シリコン膜12に多結晶シリコン膜８に含まれるｐ
型不純物ホウ素を熱拡散させる。
【００１６】以後、図示しないが、周知の方法を使用し
て、多結晶シリコン膜８に接するベース電極とコレクタ
電極コンタクト領域５に接するコレクタ電極とを形成し
てバイポーラトランジスタを完成する。
て、多結晶シリコン膜８に接するベース電極とコレクタ
電極コンタクト領域５に接するコレクタ電極とを形成し
てバイポーラトランジスタを完成する。
【００１７】なお、窒化シリコン膜７に代えて二酸化シ
リコン膜を形成してもよい。
リコン膜を形成してもよい。
【００１８】
【発明の効果】以上説明したとおり、本発明に係る半導
体装置の製造方法においては、エミッタ・ベース形成領
域の第１の導電膜と第２の絶縁膜とを選択的に除去して
開口を形成するときに、窒化シリコン膜または酸化シリ
コン膜よりなる第１の絶縁膜がエッチングストッパとし
て作用するため、下層の１導電型の半導体層にダメージ
が発生するのが防止されるので、開口内に選択成長によ
り形成され、ベース幅の小さい内部ベース領域となる半
導体層の膜質が良くなる。また、一導電型の半導体層と
ベース引き出し層となる反対導電型の第１の導電膜との
間に第１の絶縁膜が介在しているのでベース・コレクタ
接合容量が小さくなる。また、第１の絶縁膜をサイドエ
ッチングして、このサイドエッチングされた領域に半導
体層を埋め込むことによって内部ベース領域と第１の導
電膜との接触面積を増大させているので、ベース抵抗は
低く抑えられる。
体装置の製造方法においては、エミッタ・ベース形成領
域の第１の導電膜と第２の絶縁膜とを選択的に除去して
開口を形成するときに、窒化シリコン膜または酸化シリ
コン膜よりなる第１の絶縁膜がエッチングストッパとし
て作用するため、下層の１導電型の半導体層にダメージ
が発生するのが防止されるので、開口内に選択成長によ
り形成され、ベース幅の小さい内部ベース領域となる半
導体層の膜質が良くなる。また、一導電型の半導体層と
ベース引き出し層となる反対導電型の第１の導電膜との
間に第１の絶縁膜が介在しているのでベース・コレクタ
接合容量が小さくなる。また、第１の絶縁膜をサイドエ
ッチングして、このサイドエッチングされた領域に半導
体層を埋め込むことによって内部ベース領域と第１の導
電膜との接触面積を増大させているので、ベース抵抗は
低く抑えられる。
【００１９】これらの改善により、動作速度が速く、遮
断周波数の高い高性能のバイポーラトランジスタを製造
することが可能になった。
断周波数の高い高性能のバイポーラトランジスタを製造
することが可能になった。
【図１】本発明に係るバイポーラトランジスタの製造工
程説明図である。
程説明図である。
【図２】本発明に係るバイポーラトランジスタの製造工
程説明図である。
程説明図である。
【図３】本発明に係るバイポーラトランジスタの製造工
程説明図である。
程説明図である。
【図４】本発明に係るバイポーラトランジスタの製造工
程説明図である。
程説明図である。
【図５】本発明に係るバイポーラトランジスタの製造工
程説明図である。
程説明図である。
【図６】従来技術に係るバイポーラトランジスタのエミ
ッタ・ベース領域の断面図である。
ッタ・ベース領域の断面図である。
１ ｐ型シリコン基板 ２ ｎ型埋め込み層 ３ ｎ型シリコン層 ４ フィールド酸化膜 ５ コレクタ電極コンタクト領域 ６ 溝型アイソレーション ７ 第１の絶縁膜（窒化シリコン膜） ８ 第１の導電膜（第１の多結晶シリコン膜） ９ 第２の絶縁膜（第２の二酸化シリコン膜） 10 開口 11 内部ベース領域（エピタキシャルシリコン膜） 12 多結晶シリコン膜 13 第３の絶縁膜（第３の二酸化シリコン膜） 14 第２の導電膜（第２の多結晶シリコン膜） 15 エミッタ領域
Claims (2)
- 【請求項１】 コレクタ層をなす一導電型の半導体層
（３）上に第１の絶縁膜（７）と反対導電型の第１の導
電膜（８）と第２の絶縁膜（９）とを順次積層形成する
工程と、 前記第２の絶縁膜（９）と前記反対導電型の第１の導電
膜（８）とを選択的に除去して開口（10）を形成し、該
開口（10）に露出する前記第１の絶縁膜（７）をウェッ
ト処理により除去するとゝもに、前記反対導電型の第１
の導電膜（８）の縁部下部の前記第１の絶縁膜（７）を
サイドエッチングする工程と、 前記開口（10）に露出する前記一導電型の半導体層
（３）と前記反対導電型の第１の導電膜（８）とに接し
て反対導電型の半導体層を成長して内部ベース領域（1
1）を形成する工程と、 前記開口（10）の側壁に第３の絶縁膜（13）を形成する
工程と、 前記開口（10）内に一導電型の第２の導電層（14）を形
成し、該一導電型の第２の導電層（14）に含まれる一導
電型の不純物を前記反対導電型の半導体層よりなる内部
ベース領域（11）の表層に拡散して一導電型のエミッタ
領域（15）を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記第１の絶縁膜（７）は窒化シリコン
膜または酸化シリコン膜であることを特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32154292A JPH06168951A (ja) | 1992-12-01 | 1992-12-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32154292A JPH06168951A (ja) | 1992-12-01 | 1992-12-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06168951A true JPH06168951A (ja) | 1994-06-14 |
Family
ID=18133725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32154292A Withdrawn JPH06168951A (ja) | 1992-12-01 | 1992-12-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06168951A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6124181A (en) * | 1998-03-30 | 2000-09-26 | Nec Corporation | Method for manufacturing bipolar transistor capable of suppressing deterioration of transistor characteristics |
| US6680522B1 (en) | 1999-01-11 | 2004-01-20 | Nec Electronics Corporation | Semiconductor device with reduced electrical variation |
-
1992
- 1992-12-01 JP JP32154292A patent/JPH06168951A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6124181A (en) * | 1998-03-30 | 2000-09-26 | Nec Corporation | Method for manufacturing bipolar transistor capable of suppressing deterioration of transistor characteristics |
| US6680522B1 (en) | 1999-01-11 | 2004-01-20 | Nec Electronics Corporation | Semiconductor device with reduced electrical variation |
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| A300 | Withdrawal of application because of no request for examination |
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