JP3083542B2 - バイポーラ型半導体集積回路装置の製造方法 - Google Patents
バイポーラ型半導体集積回路装置の製造方法Info
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- JP3083542B2 JP3083542B2 JP02237203A JP23720390A JP3083542B2 JP 3083542 B2 JP3083542 B2 JP 3083542B2 JP 02237203 A JP02237203 A JP 02237203A JP 23720390 A JP23720390 A JP 23720390A JP 3083542 B2 JP3083542 B2 JP 3083542B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、超高速のバイポーラ型半導体集積回路装置
の製造方法に関するものである。
の製造方法に関するものである。
（従来の技術） 半導体集積回路装置の用途として、特に高速動作を必
要とする分野では、一般にECL/CML系のバイポーラ型半
導体集積回路装置が用いられている。ECL/CML系回路に
おいて論理振幅を一定とした場合には回路を構成する素
子・配線の寄生容量およびトランジスタのベース抵抗、
電流利得帯域幅積によって動作速度が決定される。
要とする分野では、一般にECL/CML系のバイポーラ型半
導体集積回路装置が用いられている。ECL/CML系回路に
おいて論理振幅を一定とした場合には回路を構成する素
子・配線の寄生容量およびトランジスタのベース抵抗、
電流利得帯域幅積によって動作速度が決定される。
この内、寄生容量の低減には特に動作速度への寄与の
大きいトランジスタのベース・コレクタ間接合容量を低
減するために多結晶シリコンを用いてベース電極を素子
領域の外部に引出し、ベース面積を縮小すると共に、多
結晶シリコン抵抗および金属配線を厚い分離酸化膜上に
形成する方法が一般に採用されている。
大きいトランジスタのベース・コレクタ間接合容量を低
減するために多結晶シリコンを用いてベース電極を素子
領域の外部に引出し、ベース面積を縮小すると共に、多
結晶シリコン抵抗および金属配線を厚い分離酸化膜上に
形成する方法が一般に採用されている。
また、ベース抵抗の低減には、不活性ベース層を低抵
抗化し、可能な限りエミッタに近接させると共に、エミ
ッタ幅を細くしてエミッタ直下の活性ベース層の抵抗を
減少させることが必要である。
抗化し、可能な限りエミッタに近接させると共に、エミ
ッタ幅を細くしてエミッタ直下の活性ベース層の抵抗を
減少させることが必要である。
一方、電流利得帯域幅積の向上には、エミッタおよび
ベース接合を浅接合化すると共にコレクタのエピタキシ
ャル層を薄くすることが有効である。
ベース接合を浅接合化すると共にコレクタのエピタキシ
ャル層を薄くすることが有効である。
特に電流利得帯域幅積の向上は、全動作電流域で、EC
L/CML系回路の動作速度の改善に大きく寄与するため、
浅接合化、即ち、デバイスの縦方向の縮小には多くの努
力が行なわれている。
L/CML系回路の動作速度の改善に大きく寄与するため、
浅接合化、即ち、デバイスの縦方向の縮小には多くの努
力が行なわれている。
一般に電流利得帯域幅積Ｔは次式で示される。
1/Ｔ２π×1.4×｛reCTE＋WB 2（nDn） ＋WBC/vS＋rCSCTC｝ ここでre:エミッタ抵抗、CTE:エミッタ・ベース間接
合容量、WB:ベース幅、n:2〜10の係数、Dn:ベースの拡
散定数、WBC:ベース・コレクタ空乏層幅、vS:飽和速
度、rCS:コレクタ飽和抵抗、CTC:ベースコレクタ間接合
容量を各々示している。
合容量、WB:ベース幅、n:2〜10の係数、Dn:ベースの拡
散定数、WBC:ベース・コレクタ空乏層幅、vS:飽和速
度、rCS:コレクタ飽和抵抗、CTC:ベースコレクタ間接合
容量を各々示している。
これらのパラメータの内、ベース幅WBはＴに対して
二乗の逆数として影響を及ぼし、ベース幅WBの縮小が
Ｔの向上に大きく寄与する。
二乗の逆数として影響を及ぼし、ベース幅WBの縮小が
Ｔの向上に大きく寄与する。
従来、高速バイポーラトランジスタのベース層の形成
はイオン注入法を用いて行なわれており、浅接合化の要
求に対して、イオンの加速エネルギーを低減することで
対応している。この加速エネルギーの低減には、次のよ
うな問題が伴う。
はイオン注入法を用いて行なわれており、浅接合化の要
求に対して、イオンの加速エネルギーを低減することで
対応している。この加速エネルギーの低減には、次のよ
うな問題が伴う。
（１） チャネリングの臨界角が大きくなり最大投影飛
程が効果的に縮小しない。このため、高濃度で幅の狭い
急峻な濃度プロフィルを得ることが非常に困難となり、
濃度プロフィルが深さ方向に裾を引く現象、所謂テール
現象が発生する。
程が効果的に縮小しない。このため、高濃度で幅の狭い
急峻な濃度プロフィルを得ることが非常に困難となり、
濃度プロフィルが深さ方向に裾を引く現象、所謂テール
現象が発生する。
（２） これを避けるためにイオン種としてB+のかわり
にBF2 +を用いると、ベース内に回復不能の結晶欠陥が発
生する。
にBF2 +を用いると、ベース内に回復不能の結晶欠陥が発
生する。
このように、イオン注入法により形成されるベース幅
WBの縮小には、限界があり、これはトランジスタの電流
利得帯域幅積の最大値を制限してしまうのである。
WBの縮小には、限界があり、これはトランジスタの電流
利得帯域幅積の最大値を制限してしまうのである。
このような、イオン注入法によるベース形成プロセス
の問題点を解決する目的でエピタキシャル成長技術を利
用したベース形成プロセスが提案されている。
の問題点を解決する目的でエピタキシャル成長技術を利
用したベース形成プロセスが提案されている。
エピタキシャル成長技術を利用したベース層を有する
バイポーラトランジスタ形成プロセスの代表例として19
87年Symposium on VLSI Technology P35〜36に示された
バイポーラ型半導体集積回路装置の製造方法を第２図に
示し、説明する。
バイポーラトランジスタ形成プロセスの代表例として19
87年Symposium on VLSI Technology P35〜36に示された
バイポーラ型半導体集積回路装置の製造方法を第２図に
示し、説明する。
第２図（ａ）はN+埋込拡散層201を形成したSi基板上
にN-型エピタキシャル層202を形成し、分散酸化膜203で
素子間分離を行ない、活性領域上はN-型エピタキシャル
層を露出させた状態の断面形状である。
にN-型エピタキシャル層202を形成し、分散酸化膜203で
素子間分離を行ない、活性領域上はN-型エピタキシャル
層を露出させた状態の断面形状である。
ここで第２図（ｂ）に示すように低温エピタキシャル
成長技術を用い、露出している単結晶シリコン上には単
結晶シリコン204を、酸化膜203上には多結晶シリコン20
5を同時に成長させる。この時、Ｐ型不純物としてボロ
ンを高濃度に添加して形成される単結晶シリコンをＰ型
ベース層とする。
成長技術を用い、露出している単結晶シリコン上には単
結晶シリコン204を、酸化膜203上には多結晶シリコン20
5を同時に成長させる。この時、Ｐ型不純物としてボロ
ンを高濃度に添加して形成される単結晶シリコンをＰ型
ベース層とする。
その後第２図（ｃ）に示すように全面にCVD酸化膜206
を形成した後、ホトリソグラフィー技術を用いてエミッ
タ窓の開口を行ない、更にＮ型不純物を含有する多結晶
シリコン207をエミッタ開口部に形成し、同多結晶シリ
コンからのＮ型不純物の拡散により、Ｐ型ベース領域中
にN+型エミッタ領域208を形成する。
を形成した後、ホトリソグラフィー技術を用いてエミッ
タ窓の開口を行ない、更にＮ型不純物を含有する多結晶
シリコン207をエミッタ開口部に形成し、同多結晶シリ
コンからのＮ型不純物の拡散により、Ｐ型ベース領域中
にN+型エミッタ領域208を形成する。
このように、低温エピタキシャル成長技術でベース層
を形成した場合、次のような利点がある。
を形成した場合、次のような利点がある。
（１） 600〜800℃程度の低温成長では、ドーピングさ
れた不純物は、ほとんど拡散せず、イオン注入法で見ら
れるような、テールの発生が無い。
れた不純物は、ほとんど拡散せず、イオン注入法で見ら
れるような、テールの発生が無い。
（２） 低温エピタキシャル成長層中へエピタキシャル
層の厚みに関係なく高濃度にＰ型不純物を導入すること
が可能である。
層の厚みに関係なく高濃度にＰ型不純物を導入すること
が可能である。
（３） 低温エピタキシャル成長技術の進歩により、活
性領域（単結晶シリコン）上に成長したＰ型エピタキシ
ャル成長膜中には、BF2 +イオン注入法で見られるような
結晶欠陥発生の心配は無い。
性領域（単結晶シリコン）上に成長したＰ型エピタキシ
ャル成長膜中には、BF2 +イオン注入法で見られるような
結晶欠陥発生の心配は無い。
従って、高速バイポーラデバイスにとって理想的な高
濃度、浅接合のベース層形成が可能であるという利点が
あり、その結果、電流利得帯域幅積Ｔの向上が期待で
きるものである。
濃度、浅接合のベース層形成が可能であるという利点が
あり、その結果、電流利得帯域幅積Ｔの向上が期待で
きるものである。
（発明が解決しようとする課題） しかしながら、上記、エピタキシャル成長技術を利用
したベース層を有するバイポーラトランジスタ形成プロ
セスには次のような問題点がある。
したベース層を有するバイポーラトランジスタ形成プロ
セスには次のような問題点がある。
（１） 浅接合ベースを形成する場合、分離酸化膜上に
成長する多結晶シリコン膜厚が必然的に薄くなり、ベー
ス抵抗を著しく増大させてしまう。
成長する多結晶シリコン膜厚が必然的に薄くなり、ベー
ス抵抗を著しく増大させてしまう。
（２） エミッタ窓は、単結晶シリコン領域内に開口す
る必要があるが、自己整合化されていないため、マスク
合せ余裕を見込む必要があり、ベース面積の縮小に限界
を与えている。
る必要があるが、自己整合化されていないため、マスク
合せ余裕を見込む必要があり、ベース面積の縮小に限界
を与えている。
（３） 真性ベース領域からベース電極引き出し用多結
晶シリコン領域までＰ型不純物の含有量は一定であり、
ベース抵抗が非常に大きくなる。又、外部ベース領域を
高濃度化するためにはホトリソグラフィー工程が必要と
なるが、エミッタに対してマスク合せ余裕を見込む必要
があるためエミッタと外部ベースを近接させる事ができ
ず、ベース抵抗の低減には限界がある。
晶シリコン領域までＰ型不純物の含有量は一定であり、
ベース抵抗が非常に大きくなる。又、外部ベース領域を
高濃度化するためにはホトリソグラフィー工程が必要と
なるが、エミッタに対してマスク合せ余裕を見込む必要
があるためエミッタと外部ベースを近接させる事ができ
ず、ベース抵抗の低減には限界がある。
以上のように従来の方法によれば、活性領域の縦方向
においては、理想的な不純物濃度プロファイルが得られ
るが、平面的には、面積の縮小に限界があり寄生容量と
寄生抵抗の低減が不充分となり、速度性能の向上に限界
を与えるという大きな欠点を有していた。
においては、理想的な不純物濃度プロファイルが得られ
るが、平面的には、面積の縮小に限界があり寄生容量と
寄生抵抗の低減が不充分となり、速度性能の向上に限界
を与えるという大きな欠点を有していた。
本発明は、以上述べた従来のエピタキシャルベース形
成法の平面的な面積縮小を制限する問題点を除去し、エ
ピタキシャルベースの利点である理想的な縦方向濃度プ
ロファイルを維持しつつ、トランジスタ形成プロセスで
の自己整合化を押し進め、寄生容量、寄生抵抗の低減を
図ることによりより高速性に優れ、制御性、再現性にも
優れたバイポーラ型半導体集積回路装置の製造方法を提
供することを目的とする。
成法の平面的な面積縮小を制限する問題点を除去し、エ
ピタキシャルベースの利点である理想的な縦方向濃度プ
ロファイルを維持しつつ、トランジスタ形成プロセスで
の自己整合化を押し進め、寄生容量、寄生抵抗の低減を
図ることによりより高速性に優れ、制御性、再現性にも
優れたバイポーラ型半導体集積回路装置の製造方法を提
供することを目的とする。
（課題を解決するための手段） バイポーラ型半導体集積回路において、素子分離が完
了した基板表面に、多結晶シリコンの選択酸化技術によ
りベース電極、コレクタ電極を形成し、ベース電極多結
晶シリコンに高濃度の硼素を導入し、エミッタ形成領域
上の前記選択酸化膜を除去した後、開口部に硼素を含ん
だシリコンを選択的にエピタキシャル成長させる。その
後、全面にCVDシリコン酸化膜を形成し、これを異方性
エッチングにより、全面エッチバックして、庇状に残存
している選択酸化マスクとしての窒化膜を利用して前記
選択酸化膜除去領域内の側壁部上にCVDシリコン酸化膜
を残存させると共に硼素を含んだシリコンの一部を露出
させる。その後、多結晶シリコンを被着し、これに高濃
度の砒素を導入した後、熱処理により多結晶シリコンか
ら、エミッタを拡散形成させる。そして最後にベース、
エミッタの各電極多結晶シリコン表面に金属電極を形成
するものである。
了した基板表面に、多結晶シリコンの選択酸化技術によ
りベース電極、コレクタ電極を形成し、ベース電極多結
晶シリコンに高濃度の硼素を導入し、エミッタ形成領域
上の前記選択酸化膜を除去した後、開口部に硼素を含ん
だシリコンを選択的にエピタキシャル成長させる。その
後、全面にCVDシリコン酸化膜を形成し、これを異方性
エッチングにより、全面エッチバックして、庇状に残存
している選択酸化マスクとしての窒化膜を利用して前記
選択酸化膜除去領域内の側壁部上にCVDシリコン酸化膜
を残存させると共に硼素を含んだシリコンの一部を露出
させる。その後、多結晶シリコンを被着し、これに高濃
度の砒素を導入した後、熱処理により多結晶シリコンか
ら、エミッタを拡散形成させる。そして最後にベース、
エミッタの各電極多結晶シリコン表面に金属電極を形成
するものである。
（実施例） 以下本発明の実施例を第１図（Ａ）−（Ｆ）に示す断
面構造にもとづき詳細に説明する。
面構造にもとづき詳細に説明する。
第１図（Ａ）はN+型領域101及びN-型エピタキシャル
層を形成したP-型シリコン基板100において素子分散酸
化膜107aによる素子分離後、約3000Åの多結晶シリコン
102を形成した後、この表面を100〜200Å程度酸化し、
その後1000Å〜2000Åのシリコン窒化膜103a,b,cをベー
ス電極、コレクタ電極を形成する部分に選択的に形成し
た状態を示している。
層を形成したP-型シリコン基板100において素子分散酸
化膜107aによる素子分離後、約3000Åの多結晶シリコン
102を形成した後、この表面を100〜200Å程度酸化し、
その後1000Å〜2000Åのシリコン窒化膜103a,b,cをベー
ス電極、コレクタ電極を形成する部分に選択的に形成し
た状態を示している。
次いで、シリコン窒化膜103a,b,c,をマスクとして用
いて多結晶シリコン102を選択的に酸化することにより
多結晶シリコン酸化膜104a,b,c,dを形成し、多結晶シリ
コン102a,b,cをそれぞれ分離し、第１図（Ｂ）に示す構
造を得る。
いて多結晶シリコン102を選択的に酸化することにより
多結晶シリコン酸化膜104a,b,c,dを形成し、多結晶シリ
コン102a,b,cをそれぞれ分離し、第１図（Ｂ）に示す構
造を得る。
続いて、多結晶シリコン102c上のシリコン窒化膜103c
のみを選択的に除去した後で、多結晶シリコン102cに１
×1016cm-2程度のリンをイオン注入し、熱処理を行ない
N+型コレクタ電極引き出し領域を形成する。さらにシリ
コン窒化膜103a,103bを介して多結晶シリコン102a,102b
に１×1015cm-2程度の硼素をイオン注入し、そして多結
晶シリコン酸化膜104bのみを選択的に除去する。
のみを選択的に除去した後で、多結晶シリコン102cに１
×1016cm-2程度のリンをイオン注入し、熱処理を行ない
N+型コレクタ電極引き出し領域を形成する。さらにシリ
コン窒化膜103a,103bを介して多結晶シリコン102a,102b
に１×1015cm-2程度の硼素をイオン注入し、そして多結
晶シリコン酸化膜104bのみを選択的に除去する。
その後800℃、20Torr程度でのジクロールシランの水
素還元反応により、エミッタ形成領域付近に、選択的に
シリコンを1000Å程度堆積させる。
素還元反応により、エミッタ形成領域付近に、選択的に
シリコンを1000Å程度堆積させる。
このときエミッタ形成領域直上には、エピタキシャル
成長により単結晶が生成され、この周辺の多結晶シリコ
ン上には、多結晶シリコンが生成され、これらは連続的
に結合する。なお、この気相成長中には、適量のジボラ
ンを混入させることにより堆積膜中に硼素を1018〜1019
cm-3の高濃度に混入させる。これによりＰ層のエピタキ
シャルベース103を形成し第１図（Ｃ）に示す構造を得
る。
成長により単結晶が生成され、この周辺の多結晶シリコ
ン上には、多結晶シリコンが生成され、これらは連続的
に結合する。なお、この気相成長中には、適量のジボラ
ンを混入させることにより堆積膜中に硼素を1018〜1019
cm-3の高濃度に混入させる。これによりＰ層のエピタキ
シャルベース103を形成し第１図（Ｃ）に示す構造を得
る。
このベース105は600〜800℃の低温で選択成長させる
ため、N-エピタキシャル層中へ、硼素はほとんど拡散せ
ず、イオン注入で問題となる、硼素濃度のコレクタ領域
への裾の広がり（テール）は発生しない。
ため、N-エピタキシャル層中へ、硼素はほとんど拡散せ
ず、イオン注入で問題となる、硼素濃度のコレクタ領域
への裾の広がり（テール）は発生しない。
その後全面に低圧CVD法により、シリコン酸化膜106を
2000〜3000Å程度生成し、第１図（Ｄ）に示す構造を得
る。
2000〜3000Å程度生成し、第１図（Ｄ）に示す構造を得
る。
その後、反応性イオンエッチング法を用いて、前記シ
リコン酸化膜を全面エッチバックし、窒化膜103a,103b
の庇を利用して、多結晶シリコン酸化膜除去領域内側壁
にサイドウォール酸化膜を形成するとともに選択的に成
長させた単結晶シリコン上に自己整合縮小により微細な
エミッタ窓を開口して第１図（Ｅ）に示す構造を得る。
リコン酸化膜を全面エッチバックし、窒化膜103a,103b
の庇を利用して、多結晶シリコン酸化膜除去領域内側壁
にサイドウォール酸化膜を形成するとともに選択的に成
長させた単結晶シリコン上に自己整合縮小により微細な
エミッタ窓を開口して第１図（Ｅ）に示す構造を得る。
この時、サイドウォール形成に利用する窒化膜の庇10
3a,103bの形状は、選択エピタキシャル層の形成工程で
影響を受ける事は無く、従って、選択エピタキシャル層
の膜厚や、庇の影となる多結晶シリコン表面上へのシリ
コン成長状況にかかわらず、制御性、再現性よく自己整
合縮小による微細エミッタ窓を開口することができる。
3a,103bの形状は、選択エピタキシャル層の形成工程で
影響を受ける事は無く、従って、選択エピタキシャル層
の膜厚や、庇の影となる多結晶シリコン表面上へのシリ
コン成長状況にかかわらず、制御性、再現性よく自己整
合縮小による微細エミッタ窓を開口することができる。
次に砒素ドープ多結晶シリコン110a,110bを形成し、
ここからの拡散によりエミッタ111を形成する。さらに
絶縁膜108を形成した後、コンタクトを開口し、金属電
極（109a,109b,109c,109d）の形成を行い、第１図
（Ｆ）に示す構造を得る。
ここからの拡散によりエミッタ111を形成する。さらに
絶縁膜108を形成した後、コンタクトを開口し、金属電
極（109a,109b,109c,109d）の形成を行い、第１図
（Ｆ）に示す構造を得る。
（発明の効果） この発明によれば単結晶シリコン層上に形成されるエ
ピタキシャル層を真性ベースとして用い、真性ベースと
してのエピタキシャル膜厚を薄くしてもベース電極多結
晶シリコンの膜厚を薄くする必要がなくなる。多結晶シ
リコン層と真性ベースエピタキシャル層は確実に接続さ
れかつ真性ベースは必要最小限の領域のみとなり、高濃
度不活性ベースとエミッタとの間隔を著しく縮小する。
ピタキシャル層を真性ベースとして用い、真性ベースと
してのエピタキシャル膜厚を薄くしてもベース電極多結
晶シリコンの膜厚を薄くする必要がなくなる。多結晶シ
リコン層と真性ベースエピタキシャル層は確実に接続さ
れかつ真性ベースは必要最小限の領域のみとなり、高濃
度不活性ベースとエミッタとの間隔を著しく縮小する。
第１図（Ａ）−（Ｆ）は本発明の一実施例を示す構造
図、第２図（ａ）−（ｃ）は従来の方法を示す構造図で
ある。 100……P-型シリコン基板、101……N+領域、102……多
結晶シリコン、103……シリコン窒化膜、104……多結晶
シリコン酸化膜、105……Ｐ型シリコン単結晶、106……
CVDシリコン酸化膜、110……砒素ドープ多結晶シリコ
ン、108……絶縁膜、109……金属電極。
図、第２図（ａ）−（ｃ）は従来の方法を示す構造図で
ある。 100……P-型シリコン基板、101……N+領域、102……多
結晶シリコン、103……シリコン窒化膜、104……多結晶
シリコン酸化膜、105……Ｐ型シリコン単結晶、106……
CVDシリコン酸化膜、110……砒素ドープ多結晶シリコ
ン、108……絶縁膜、109……金属電極。
フロントページの続き (56)参考文献 特開 平２−184036（ＪＰ，Ａ) 特開 平１−187864（ＪＰ，Ａ) 特開 昭60−113467（ＪＰ，Ａ) 特開 昭63−78569（ＪＰ，Ａ) 特開 昭63−275174（ＪＰ，Ａ) 特開 昭63−318160（ＪＰ，Ａ) 特開 平３−131037（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 21/205 H01L 29/73
Claims (4)
- 【請求項１】一主面上の第一導伝型の単結晶島領域に、
第一の多結晶シリコンを堆積し、該多結晶シリコンの選
択された表面に耐酸化性膜を形成する工程と、 上記第一の多結晶シリコンを選択酸化し、多結晶シリコ
ン酸化膜を形成し、残存した多結晶シリコンの少なくと
も一部に上記耐酸化性膜を介して第二導電型不純物を導
入する工程と、 上記多結晶シリコン酸化膜を除去し、上記島領域及び残
存した上記第一の多結晶シリコンの側壁部を露出する工
程と、 露出した上記島領域の表面に第二導電型の単結晶シリコ
ンを形成する工程と、 全面にCVDシリコン酸化膜を形成し、異方性エッチング
により上記第一の多結晶シリコンの側壁部上に上記CVD
シリコン酸化膜を残存させると共に上記第二導電型の単
結晶シリコンの一部を露出させる工程と、 露出した上記第二導電型の単結晶シリコン上に第二の多
結晶シリコンを形成し、該多結晶シリコンに第一導電型
の不純物を導入する工程と、 上記第二の多結晶シリコンから、第一導電型の不純物を
上記第二導電型の単結晶シリコン領域内に導入して、第
一導電型の領域を形成する工程とから成なることを特徴
とするバイポーラ型半導体集積回路装置の製造方法。 - 【請求項２】前記第一導電型をＮ型、前記第二導電型を
Ｐ型、前記第一導電型不純物を砒素、前記第二導電型不
純物を硼素とする請求項１記載のバイポーラ型半導体集
積回路装置の製造方法。 - 【請求項３】前記耐酸化性膜を窒化シリコン膜とする請
求項１または請求項２記載のバイポーラ型半導体集積回
路装置の製造方法。 - 【請求項４】前記第二導電型の単結晶シリコンの形成に
CVDエピタキシャル成長法を用いることを特徴とする請
求項１乃至３のいずれかに記載のバイポーラ型半導体集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02237203A JP3083542B2 (ja) | 1990-09-10 | 1990-09-10 | バイポーラ型半導体集積回路装置の製造方法 |
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04118934A JPH04118934A (ja) | 1992-04-20 |
| JP3083542B2 true JP3083542B2 (ja) | 2000-09-04 |
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ID=17011905
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|---|---|---|---|
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| Country | Link |
|---|---|
| JP (1) | JP3083542B2 (ja) |
-
1990
- 1990-09-10 JP JP02237203A patent/JP3083542B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH04118934A (ja) | 1992-04-20 |
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