KR880000483B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 P-N 접합에 의한 바이폴라 NPN 트랜지스터의 단면도.
제2도는 다결정 실리콘 자기 정렬에 의한 바이폴라 NPN 트랜지스터의 단면도.
제3도는 초자기 정렬에 의한 바이폴라 NPN 트랜지스터의 단면도.
제4도는 본 발명에 의한 완성된 바이폴라 NPN 트랜지스터의 단면도.
제5도는 본 발명의 의한 바이폴라 NPN 트랜지스터의 제조공정별 단면도.
본 발명은 반도체소자에 관한 것으로, 특히 초고주파 영역에서도 동작하는 고속 바이폴라(bipolar) 트랜지스터의 구조 및 제조 방법에 관한 것이다.
일반적으로 집적 회로에 양호한 전기적 특성을 부여하기 위해서는 이들을 구성하고 있는 개개 소자의 동작 속도 특성과 전력소비 특성이 좋아야 한다. 그 중에서도 특히 컴퓨터의 중앙처리장치나 통신용 집적 회로등, 고속을 요하는 부분에 많이 쓰이고 있는 바이폴라 회로들은 앞으로 시스템 자체가 점점 더 복잡해 짐에 따라 개별소자들의 속도 특성 뿐만 아니라 소자 자체의 크기 면에서도 많은 개선이 필요하게 된다.
바이폴라 집적회로를 제조하기 위해 지금까지 주로 사용해온 접합면에 의한 소자거리 방법은 측면 확산(lateral diffusion)에 의한 영향 및 공핍 영역(depletion region)의 존재 등을 고려 할 때 제1도에 나타난 부분(11)의 크기를 어느 한계 이상 줄일 수 없기 때문에 소자의 면적을 축소시킬 때는 많은 제약이 따랐으며, 이로 인해 소자 자체에 존재하는 저항 성분과 용량 성분을 더 이상 줄일 수가 없어서 동작 속도 및 전력 소비면에서 좋은 결과를 기대하기 어려웠다.
상기의 문제를 해결하기 위해 최근 개발된 바이폴라 트랜지스터의 제조 기술로는 제2도에 나타난 산화막(sio2)에 의한 소자 격리 방법과 다결정 실리콘(polysilicon)층(21)에 의한 에미터(22), 베이스(24)가 자기정렬(self-aligned)을 복합적으로 사용한 방법이 있으며, 이렇게 만들어진 트랜지스터를 PSA(polysilicon self-aligned)트랜지스터라 부른다.
이 방법을 사용하여 집적 회로를 제조할 경우는 소자의 면적을 줄일수 있고, 에미터(22), 베이스(24)를 얇은 접합 깊이(shallow junction)로 만들 수 있기 때문에 소자 내에 존재하는 저항 성분과 용량 성분이 줄어들어 동작속도, 전력소비, 집적도 등 모든 면에서 좋은 잇점을 얻을 수 있다. 제2도는 PSA 방법에 의해 만들어진 바이폴라 NPN 트랜지스터의 단면도이다.
한편 다결정 실리콘에 의해 에미터, 베이스가 자기 정렬된 PSA 바이폴라 NPN 트랜지스터를 제작하는 경우에는 베이스 영역에 존재하는 직렬 저항 성분을 줄이기 위하여 P-활성 베이스(intrinsic base)영역과 베이스 외부 도선 역할을 하는 P+다결정 실리콘층 사이에 제2도의 부분(23)과 같이 높은 불순물 농도를 갖는 P+비활설 베이스(extrinsic base)역역을 만들어준다.
그런데 이 면적이 크면 이 부분에서 발생하는 소수 반송자 축적(minority carrier storage)이 커져서 용량 성분이 증가하므로 오히려 동작 속도를 감소시키는 역할을 하게된다. 이 문제를 해결하기 위해서 새로 개발된 공법에 의해 만들어진 트랜지스터가 있다. 이것은 제3도에서와 같이 P+다결정 실리콘층(31) 아랫부분의 1500Å 두께의 산화막(32)을 습식 부식(wet etch)을 통해 4000-6000Å 정도 과다 부식(over etch)시킨 다음 저압 화학 증착(LPCVD)을 이용하여 P+다결정 실리콘을 채우고, 열처리를 함으로써 제3도와 같이 4000-6000Å의 폭을 가진 P+비활성 베이스 영역(33)을 만들어준 형태이다. 그러나 이렇게 만들어진 바이폴라 NPN 트랜지스터에는 PSA 트랜지스터에 비해 동작 속도 특성 면에서는 괄목할만한 개선을 가져오지만 P+비활성 베이스 영역이 폭이 습식 부식에 의해 결정되므로 공정 조절이 힘들고 또한, NPN 트랜지스터에서 에미터가 형성될 부분이 노출된 상태에서 공정이 진행되므로 공정 도중 특히 건식 부식 단계에서 트랜지스터 동작 영역의 실리콘 표면이 손상을 받아 소자의 전기적 특성이 나빠질 가능성이 있다.
본 발명의 목적은 상기한 문제점들을 해결한 고성능 반도체 소자의 구조 및 이를 제조하는 방법을 제공한는 점에 있다.
본 발명에 의해 만들어진 바이폴라 NPN 트랜지스터는 제4도에 나타나 있는 P+비활성 베이스 영역(41)의 폭이 필요에 따라 2000-3000Å 범위 내에서 정확히 만들어지므로 다른 트랜지스터에 비해 이 면적이 최대한 줄어든 크기이다.
본 발명에 의해 만들어진 바이폴라 NPN 트랜지스터는 제5(a)도-제5(f)도에 나타난 바와 같이 N+다결정 실리콘에 의한 에미터가 공정 초기에 형성되므로 공정이 끝날때까지 트랜지스터의 동작 영역이 다결정 실리콘층에 의해 보호를 받아 실리콘 표면이 손상되지 않기 때문에 양호한 전기적 특성을 가진 개별 소자를 얻을 수있을 뿐만 아니라 웨이퍼 전체에서도 좋은 수율(yield)을 얻을 수 있는 잇점이 있다.
본 발명에 의해 개발된 제조 방법은 공정의 특성상 제5(c)도, 제5(d)도, 제5(e)도 단계를 제외하고, 공정을 진행하면 기존의 PSA 트랜지스터어와 같은 형태가 되므로 이 방법은 공정이 간단한 일반적인 PSA 트랜지스터와, P+비활성 베이스 영역의 면적을 최대한 줄인 고속의 트랜지스터를 필요에 따라 구분하여 제조할 수 있는 특징이 있다.
본 발명을 실시예를 들어 첨부 도면 제5도에 의하여 상세히 설명하면 다음과 같다.
제5(a)도는 산화막(1)에 의해 소자 격리까지 실시한 것을 나타낸 단면도이다. 이를 구체적으로 설명하면 P-형 실리콘 웨이퍼 표면에 10KÅ 두께의 산화막을 마스크로 사용하여 비소를 이은 주입한 후 1200℃에서 확산시킴으로써 N+매입층을 만들어 주었으며, 산화막을 모두 제거한 후 인이 도핑된 0.2㎝의 비저항을 가진 1.6/㎛두께의 N형 에피층(epitaxiallayer)을 성장시켰다. 그 다음 소자격리를 위한 산화막을 형성시키는 단계로서 500Å의 산화막과 2000Å의 질화막(Si3N4)을 마스크물질로 사용하여 격리 산화막(1)이 형성될 부분의 실리콘 표면을 5500Å정도 부식시킨 후, P+격리층을 형성시키기 위한 인을 이온 주입 시키고, 925℃에서 습식 산화(wet oxidation)법으로 10KÅ 두께의 산화막(1)을 성장시켰다. 다음으로 보론(boron)을 이온 주입함으로써 베이스(2)를 형성시켰으며, 웨이퍼전부분을 걸쳐 3000Å 두께의 다결정실리콘막을 저압화학증착벙으로 입힌후, 비소를 이온주임함으로써 N+형으로 만들었다. 그 위에 2000Å 두께의 1차 산화막 층(4)과 2000Å 두께의 1차 질화막(6)을 저압 화학 증착법으로 입혀준다.
여기에 사진 식각법(photolighography)으로 에미터와 콜렉터가 형성될 다결정 실리콘 부분(3)을 정의하고, 건식 부식(dry etch)을 통하여 필요 없는 부분을 부식시킨다. 이 단계에서 최종의 다결정 실리콘 층은 건식 부식 과정에서 500Å정도 남겨둔 다음 습식 부식을 통하여 부식시킴으로써 실리콘 표면을 보호하고, N+다결정 실리콘 층(7)에 나타나 있는 바와 같이 산화막 아래로 과다 부식시켜 실제 에미터 폭(5)이 정의 한 폭 2㎛ 보다 훨씬 줄어든 크기로 만들어 주었다.
제5(b)도는 에미더 및 외부 도선 구성을 하는 N+다결성 실리콘의 양측 벽면에 전기적인 절연을 위한 산화막을 만들어주는 과정이며, 2500Å의 2차 산화막을 저압 화학 증착법으로 입힌 다음 이 막을 건식 부식법의 일종인 활서 이온 부식(reactive ion etch)방법으로 부식 시킴으로써 다결정 실리콘 윗면의 산화막(8')은 모두 부식되고, 측면의 산화막(8)은 그대로 남아서 양측 벽면의 산화막이 형성되게 하였다. 이 방법은 전식 부식의 특징을 이용한 전형적인 예로서, 산화막이나 질화막을 건식 부식 방법으로 부식시킬 때는 수평면으로만 부식되고, 수직면으로는 부식되지 않은 점을 이용한 것이다. 여기서 1차 산화막(4)은 1차 질화막(6)에 의해 보호되므로 손상되지 않는다.
제5(c)도는 P+비활성 베이스 영역(14)을 형성시키기 위한 2차 질화막(9)을 형성시키는 과정이다. 먼저 저압 화학 종착법에 의해 웨이퍼 표면 전체에 2차 질화막을 입혀준다. 여기서 2차 질화막의 두께는 비활성 베이스 영역의 폭을 결정하는 주용한 요소로서 이 두께를 적당히 조절하므로써 본 발명의 특징인 극히 좁은 폭의 P+비활성 베이스 영역을 쉽게 형성시켜 줄 수 있다.
본 발명에서는 필요에 따라 두께를 2000-3000Å사이에서 조절하였으며 이 막을 건식 부식법의 일종인 플라즈마 부식(plasma etch)방법으로 부식시킴으로써 2차 산화막(8)에서와 마찬가지로 양측 벽면에만 질화막(9)이 형성되게 하였다.
제5(d)도는 제5(e)도에서 도시된 격리산화막(12) 성장시 발생하는 새부리(bird's beak) 모양의 산화막이 P+비활성 베이스가 형성되는 부분까지 성장되는 것을 방지하기 위한 3차 질화막(11)을 형성시키는 과정이다.
먼저 격리 산화막(12)을 형성시키기 위한 예비 과정으로서 건식 부식법에 의해 다결정 실리콘층 주위의 실리콘 표면을 1500Å정도 부식 시킨다음 500Å의 완충 산화막을 기르고 그 위에 700Å정도의 3차 질화막(11)을 저압 화학 증착법으로 입혀준다. 이것을 플라즈마 부식방법으로 부식시켜 앞 단계에서 제5(d)의 (10)에 나타나 있는 1500Å정도 부식된 실리콘 측면 벽에만(11)에서와 같이 질화막이 남게 하여 다음 과정에서 격리 산화막을 성장시킬 때 새부리 모양이 발생하는 것을 방지하였다.
제5(e)도는 격리 산화막을 성장시키는 과정이며, 929℃조건에서 습식 산화를 수행하여 1500Å정도 부식시킨 실리콘층 위에 2500Å의 산화막(12)이 성장되게 하였다. 여기서 P+비활성 베이스 영역이 형성될 부분은 2차 질화막에 의해, 산화막이 성장되는 것으로 부터 보호하었다.
제5(f)도는 P+다결정 실리콘층(13)에 의해 P+비활성 베이스 영역(14)이 형성되는 과정이며, 먼저 습식 부식법으로 1, 2, 3차 질화막을 제거하여 P+비활성 베이스 영역이 형성될 부부니 개방되게 하였다. 본 발명에 의해서 폭이 극히 좁은 P+비활성 베이스 영역은 2000-3000Å 두께의 2차 질화막 아랫 부분에 형성되며, 그 폭은 2차 질화막의 두께와 거의 비슷하다. 다음 단계로 다결정 실리콘을 저압 화학 증착법에 의해 3000Å입힌 다음 열확산(thermal diffusion)에 의해서 붕소를 도핑(doping)하여 P+형으로 만들어준 후 사진 식각법 및 건식 부식법에 의해 P+다결정 실리콘층(13)을 정의한 다음 다시 열 확산 시킴으로써 P+비활성 베이스 영역이 형성되게 하였다. 이 후의 금속층 증착 과정은 일반적인 트랜지스터 제조공정을 따랐으며, 금속층는 알루미늄을 8000Å두께로 진공증착시켰다. 위의 과정을 거쳐 제조된 바이플라 NPN 트랜지스터가 제4도에 나타나 있다.
Claims (1)
- 웨이퍼 표면이 비소를 이온주입하여 1200℃로 확산시켜 N+매입층을 형성하고, 그 위에 인이도핑된 N형 에피택셜층을 1.6㎛ 두께로 성장시키며, 그 위에 마스크로서 산화막 형성부위의 표면을 5500Å부식시킨 후 P+형 불순물을 이온주입하되 925℃에서 습식 산화법으로 10KÅ두께의 산화막(1)을 형성시켜 각 소자들을 격리 시키는 반도체소자의 제조방법에 있어어, 보른을 이온 주입하여 트랜지스터의 베이스 영역(2)을 형성시킨 후, 웨이퍼 전부분에 걸쳐서 저압 화학증착으로서 3000Å두께의 다결정 실리콘층을 형성하며, 이 후에 다결정 실리콘층에 불순물(비소)을 이온주입하여 N+형으로 한후, 그 위에 2000Å두께러 전압화학 증착법으로 1차 산화막층(4)과 2000Å두께의 1차 질화막층(6)을 형성한 다음 사진식각으로 에미터(15) 및 콜랙터(16)가 될 다결정 실리콘 부분을 정의하여 건식 부식으로서 필요없는 부분을 부식시키되 N+다결정 실리콘층(3)을 산화막 아래로 과다부식(7)시켜 에미터폭(5)을 2㎛보다 작게 형성하며, 2500Å두께와 2차 산화막을 저압화학증착으로 형성한후 활성이온 부식으로 다결정 실리콘 윗면의 산화막(8')을 모두 부식시키되 측면의 산화막(8)은 그대로 남기고, 그 위에 2000-3000Å두께의 2차 질화막(9)을 형성하되 플라스마 부식으로서 상측부의 2차 질화막층(9')을 제거한 후, 건식 부식으로 다결정실리콘층 주위의 실리콘 표면을 1500Å정도 부식시킨 그 위(10)에 500Å의 산화막을 성장시키며 그 위에 700Å두께의 3차 질화막층(11)을 저압화학 증착으로 입히되 플라스마 부식으로 3차 질화막층의 상측질화막(11')을 제거하고, 2500Å두께의 산화막(12)을 성장시킨 다음 습식 부식으로 1, 2, 3차 질화막(6, 9, 11)을 제거한 후 개방된 부위의 다결정 실리콘을 저압화학 증착으로 3000A° 입힌다음 열확산으로 붕소를 도핑하여 P+형으로 하고, 사진 식각 및 건식 부식으로 P+다결정 실리콘층(13)으로 만든 다음에 열확산시켜 P+비활성 베이스 영역(14)을 형성하는 단계를 포함하여된 반도체 조자의 제조 방법.
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