KR900000827B1

KR900000827B1 - 반도체 장치 제조방법

Info

Publication number: KR900000827B1
Application number: KR1019860007505A
Authority: KR
Inventors: 이진효; 채상훈
Original assignee: 재단법인 한국전자통신연구소; 경상현; 한국전기통신공사; 이우재
Priority date: 1986-09-08
Filing date: 1986-09-08
Publication date: 1990-02-17
Also published as: KR880004575A

Abstract

내용 없음.

Description

반도체 장치 제조방법

제1도는 본 발명에 의한 바이폴라 NPN트랜지스터의 단면도.

제2도는 본 발명에 의한 바이폴라 NPN 트랜지스터의 제조공정을 설명하기 위한 단면도.

제3도와 제4도는 종래의 다결성 실리콘 자기정렬 바이폴라 NPN트랜지스터의 단면도.

* 도면의 주요부분에 대한 부호의 설명

1, 5, 6, 7, 8, 14, 17, 23 : 산화막 3, 13, 20 : 에미터

4, 19, 26 : 베이스 10 : 베이스전극

11, 12 : 비활성 베이스영역 15 : 매입층

16 : 에피텍셜층 21 : 콜렉터

22, 29 : 다결성 실리콘막 24 : 질화막

25 : 다결정실리콘층 27 : 2차 산화막

28 : 수직면

본 발명은 다결정 실리콘 자기정렬(polysilicon self-align)기술에 의해 제작되는 고속 바이폴라(bipolar)트랜지스터의 구조 및 그 제조방법에 관한 것이다.

일반적으로 고속처리를 요하는 컴퓨터나 통신용 기기등의 부품으로는 고속으로 동작하는 집적회로가 필요하고 시스템자체가 복잡해짐에 따라서 이들 부품의 고 집적화도 동시에 필요하므로서 집적회로가 양호한 특성을 갖기 위해서는 이를 구성하고 있는 기재 소자의 동작속도의 개선과 면적의 축소가 필연적으로 따라야만 한다.

이 때문에 바이폴라와 모스(MOS) 분야를 막론하고 이들 특성을 만족하는 소자를 얻기 위해 여러방법의 연구가 진행되고 있다. 그중 바이폴라 구조의 트랜지스터는 소자의 면적을 축소할 수록 접합용량(jnuction capacitance)과 확산용량(diffusion capacitance)이 함께 줄어들어 동작속도가 빨라지는 현상이 현저하게 나타나므로 고속, 고집적을 동시에 만족하는 집적회로를 실현 시킬 수 있게 된다.

그러나 현재까지 주로 사용되고 있는 P-N접합면에 의한 소자 격리 방법을 사용한 SBC(standard buried collector)구조의 바이폴라 트랜지스터는 측면 확산(lateral diffusion)과 공핍영역(depletion region)의 존재등으로 인하여 소자의 면적을 축소시키는데 많은 문제점이 따르므로서 소자자체에 존재하는 저항성분과 용량성분을 더 이상 줄일수 없어서 동작속도 면에서 좋은 결과를 얻기가 곤란한 문제가 따랐다.

상기와 같은 문제점을 해결하기 위해서 종래에는 제3도와 제4도와 같은 다결정 실리콘 자기정렬 바이폴라 NPN트랜지스터가 있었다.

먼저 제3도의 구조를 갖는 PSA(polysilicon self-align)트랜지스터가 있었으며, 이 트랜지스터는 산화막(1)에 의한 소자 격리 기술을 사용하며 다결정 실리콘층(2)에 의하여 에미터(3)와 베이스(4)가 자기 정렬(self-align)된 구조를 갖는다.

이 방법을 사용하여 집적회로를 제조할 경우에는 소자의 면적을 줄일수 있고 에미터와 베이스를 얕은 접합깊이(shallow junction)로 만들어줄수 있기때문에 소자내에 존재하는 저항성분과 용량성분이 줄어들어 동작속도, 집적도 등에서 장점을 가지게 되는데 이들 소자를 만드는 방법을 살펴보면, 제3도의 소자는 실리콘 기판위에 산화막(1)에 의한 소자 격리막을 형성시킨다음 P⁺형 다결정 실리콘막을 기판 전체에 증착시키고 그 위에 산화막(5)을 증착시켜 이를 마스크 물질로 사용하여 사진식각법(photolithography)를 통해 에미터(3)가 형성된 부분의 다결정 실리콘층을 건식부식(dryetching)방법으로 제거하고 그 다음 한번 더 산화막을 증착시킨 후 건식 부식 방법으로 이 방성부식(anisotropic etching)을 행함으로서 다결정 실리콘 양쪽 벽면에는 산화막(6)이 남아 있게하며 이온주입(ion-implantation)방법에 의해 베이스(4)를 형성시키고, N⁺형 다결정 실리콘막을 증착하여 열 확산시키므로서 에미터(3)를 만들어 주게된다.

그러나 이 방법에 의해서 제작된 PSA트랜지스터는 활성영역을 이루는 에미터(3) 부분이 노출된 상태에서 공정이 수행되므로 건식부식 공정 및 기타 공정이 진행되는 동안 과다 부식에 의해 이 부분이 손상을 받아 누설전류가 발생하여 소자의 동작에 악 영향을 주게된다.

이 문제를 해결하는 구조로는 제4도와 같은 트랜지스터가 있는 데 이 트랜지스터의 제작순서를 살펴보면, 산화막(1)에 의한 소자 격리까지의 공정 방법은 제3도에서 설명한 트랜지스터와 동일하며 베이스(4)를 이온주입 방법에 의해 형성시킨 후, N⁺형 다결정 실리콘층(9)을 기판 전체에 형성시키고 그 다음 얇은 산화막(7)을 증착시켜 이를 마스크 물질로 사용하여 사진식각법을 통해 에미터(3)가 형성된 부분만 제외한 나머지 다결정 실리콘을 건식부식에 의해 제거시키고 한번 더 산화막을 증착한 후 활성이온 부식에 의해 이방성 부식을 행하므로서 다결정 실리콘의 양쪽 벽면에만 산화막(8)이 남아 있게 한다.

베이스 전극(10) 및 베이스 직렬 저항(Rbb')을 줄이기 위한 비활성 베이스 영역(11) 형성과정은 먼저 P⁺형 다결정 실리콘을 증착한 다음 열 확산시켜 주거나 이온 주입에 의해 P⁺형 불순물을 주입한 후 알루미늄을 증착시키는 두 가지 방법이 쓰이는데 이 방법에 의해 PSA트랜지스터를 제작할 경우 위의 과정 중 실리콘층(9)의 N형 다결정 실리콘층을 건식 부식하는 단계에서 과다 부식에 의해 비활성 베이스 영역이 형성될 비활성 베이스 영역(11)부분이 손상이되기 쉬우며 벽면 산화막(8)을 형성시키는 단계에서 역시 과다 부식에 의해 산화막(7)이 손상을 받아 두께가 얇아지므로 누설 전류를 야기시켜 트랜지스터의 전류 이득이 감소될 염려가 따르는 결점을 가지고 있었다.

이와 같이 종래 PSA트랜지스터의 제조방법을 집적회로의 제작에 있어서 불량을 초래하거나 웨이퍼 전체에서 수율을 덜어지게 하는등의 문제점을 가지게 된다.

본 발명은 상기와 같은 종래의 문제점과 결점을 해결하고 전기적으로 우수한 특성을 갖는 고속, 고집적 반도체 장치의 구조와 이를 제조하는 방법에 관한 것으로서 이를 첨부된 도면 제1도와 제2도에 따라서 설명하면 다음과 같다.

먼저 제1도는 본 발명에 의해 완성된 반도체 장치의 단면도로서 외관은 제4도의 트랜지스터와 비슷하나 제조 공정상의 차이로 인해 에미터(13)의 폭이 좁고 산화막 (14)의 모양도 차이가 있다. 또한, 제2도는 제1도의 나타난 바이폴라 npn트랜지스터를 제조하기 위한 공정 각 단계별 단면도로써 (a)∼(d)까지 크게 4단계로 나누었다.

제2a도는 산화막에 의해 소자 격리까지 실시한 PSA트랜지스터에서 일반적으로 쓰이는 산화막에 의한 소자 격리방법이며 이를 간단히 설명하며, P^-형, XYZ(1,0,0)방향의 실리콘 웨이버 표면에 비소(arsenic)를 이온 주입하여 N⁺매입층(15)을 만들어주며 인(phosphorus)이 도핑된 1.4um두께의 N형 에피택셜층(16)을 성장시킨 다음 소자 격리를 시키기 위한 산화막을 형성시키는 단계로서, 500Å의 열산화막을 성장시킨 후 1500Å의 질화막(Si3N4)을 저압 증착법(LPCVD)에 의해 증착시키고 이를 마스크 물질로 사용하여 격리 산화막이 형성될 부분의 실리콘 표면을 5500Å정도 부식시키고 P⁺격리층(18)을 형성시키기 위한 보론(boron)을 이온 주입시킨 다음 925℃에서 습식 산화(wet oxidation)법으로 10kÅ두께의 산화막(17)을 성장시킨다. 다음으로 보론을 이온 주입하여 베이스(19)를 형성시켰다.

제2b도는 다결정 실리콘에 의해 에미터(20) 및 콜렉터(21)를 형성시키기는 과정으로써 본 발명의 특징이 이 과정에서 나타난다. 먼저 3000Å의 다결정 실리콘막(22)을 저압 증착법에 의해 증착시킨후 비소를 이온 주입하여 N⁺형으로 만들어 준다. 그 다음 2000Å의 1차 산화막(23)과 2000Å의 질화막(24)을 저압 증착법에 의해 증착시킨다. 그런데 여기서 1차 산화막 (23)은 다음 과정에서 N⁺다결정 실리콘막(22)과 P⁺다결정 실리콘층(25)을 전기적으로 절연시켜 주는 구실을 하며 질화막(24)은 본 발명의 특징으로서 차후 공정에서 1차 산화막(23)을 보호해 주는 구실을 한다.

에미터(20) 및 콜렉터(21)를 정의하기 위해서 사진식각법을 통해 1차 산화막(23), 질화막(24) 및 다결정 실리콘층(25)을 건식부식 방법으로 에미터(20), 콜렉터(21)를 제외한 나머지 부분을 제거한다. 그런데 이 과정에서도 본 발명의 특징으로 다결정 실리콘층(25)을 완전히 부식시키지 않고 500Å정도 남긴 다음 습식부식(wet etching)에 의해 부식시킴으로써 건식부식 과다 부식에 의해 비활성 베이스(26)가 형성될 부분이 손상되는 것을 방지한다.

이 과정은 습식부식이 건식부식에 비해 다결정 실리콘과 다결정 실리콘 부식 속도비가 큰 성질을 이용한 것이다. 또한 이때 필요에 따라 다결정 실리콘을 과다 부식시킴으로서 트랜지스터의 에미터(20)의 폭도 적당한 크기로 조절할 수 있다.

제2c도는 에미터 및 외부 도선 역할을 하는 N다결정 실리콘의 양쪽 측면을 전기적으로 절연 시키는 과정으로써, 2500Å의 2차 산화막(27)을 저압 증착법으로 증착시킨 다음 건식 부식방법의 일종인 활성 이dhs 부식방법으로 부식시킴dm로서 건식 부식의 이방성 부식 특성에 의해 다결정 실리콘 윗면을 포함한 수평면 방향의 산화막은 모두 부식되고 수직면(28)은 부식되지 않게 한다. 한편 이 과정에서 1차 산화막(23)은 앞에서 언급한바 있듯이 건식 부식시 질화막(24)에 의해 보호되어 전혀 손상을 받지 않는다. 따라서, 실제 트랜지스터가 완성되었을 때 1차 산화막(23)이 손상되어 두께가 얇아짐에 따라 발생하는 누설 전류 또는 단락 현상이 방지되어 개별소자의 특성이 개선될 뿐만 아니라, 웨이퍼 전면을 통해서 볼때도 건식 부식시 균일도(uniformity)가 나쁘더라도 산화막(23)은 질화막(24)에 의해 보호되어 전체적으로 같은 두께를 유지하므로 수율향상에서 크게 이바지 하게 된다.

제2d도는 베이스 직렬저항(Rbb')을 감소시키기 위해 비활성 베이스 영역을 형성시키는 과정으로서 두가지의 방법이 쓰인다. 즉. 첫번째 방법은 질화막(24)을 습식 부식 방법으로 제거한 다음 300Å의 다결정 실리콘막(29)을 저압 증착법에 의해 증착시킨 후 보론을 열확산, 혹은 이온 주입법으로 도핑시켜 P⁺형으로 만들어준 다음 열처리함으로써 저항이 낮은 비활성 베이스 영역(26)을 만들어준다.

두번째 방법은 질화막(24)을 습식 식각법으로 제거한 다음 이온 주입법에 의해 보론을 주입하여 열처리함으로서 P⁺영역을 먼저 형성시킨후 베이스 전극은 금속 증착에 의해 만들어 주는 방법이 있다. 이후의 금속 증착 과정은 일반적인 트랜지스터 제조 공정을 따르며, 위의 과정을 거쳐 제조된 바이폴라 NPN트랜지스터가 제1도와 같이 나타나게 된다. 여기서, 1은 산화막, 4는 베이스, 12는 비활성 베이스영역, 13은 에미터, 14는 산화막이다.

상기와 같은 방법에 의해 제작된 바이폴라 NPN트랜지스터는 제1도에 나타나 있는 비활성 베이스영역(12)이 공정 도중에 거의 손상을 받지 않으며 다결정 실리콘에 의해 형성되는 에미터(13)의 폭을 필요에 따라서 적당히 조절할 수 있는 특징을 갖는다. 또한 바이폴라 NPN트랜지스터는 산화막(14)(23)이 공정도중에 전혀 손상을 받지 않으므로 누설 전류의 증가 및 전류 이득의 감소가 일어나지 않을 뿐만 아니라 웨이퍼 전체에서도 산화막 두께의 좋은 균일도를 얻을 수 있으므로서 개별 소자의 특성이 우수하게 되며, 웨이퍼 전체를 통해서도 좋은 수율을 얻을 수 있는 특성을 가지게 된 것이다.

Claims

웨이퍼 표면에 비소를 이온 주입하여 N⁺매입층(15)을 형성시키고 그 위에 인이 도핑된 1.4unm 두께의 에피택셜층(16)을 형성시키며 그 위에 500Å의 열산화막을 성장시키고 1500Å의 질화막을 저압 증착법으로 증착시킨 후 이를 마스크 물질로 사용하여 실리콘 표면을 5500Å정도 부식시키고 P⁺불순물을 이dhs 주입한 후 10KÅ의 두께의 열산화막(17)을 성장시켜 각 소자를 격리하는 반도체 소자의 제조방법에 있어서, 보론을 이온 주입하여 트랜지스터의 베이스영역(19)을 형성시킨 후 웨이퍼 전 부분에 걸쳐서 3000Å의 다결정 실리콘막을 압 증착법으로 증착시킨 다음 비소를 이온 주입하여 N⁺형으로 만들고 그 위에 2000Å의 1차 산화막(23)과 2000Å의 질화막(24)을 저압 증착법으로 각각 증착시킨 후 이를 마스크 물질로 사용하여 건식 부식에 의해 다결정 실리콘층을 부식시켜 에미터(20) 및 콜렉터(21)를 정의하되 다결정 실리콘층(25)을 완전히 제거하기 않고 500Å정도 남긴다음 습식 부식에 의해 제거함으로써 비활성 베이스 영역(26)이 형성된 단결정 실리콘 표면이 손상되는 것을 방지하는 것을 특징으로 하는 반도체 장치 제조방법.
제1항에 있어서, 남아있는 다결정 실리콘층(25)제거시 습식 부식 시간을 변화시킴으로써 다결정 실리콘층에 의한 에미터(20)의 폭을 조정하도록 한 것을 특징으로 하는 반도체 장치 제조방법.
제1항 또는 제2항에 있어서, 2500Å두께의 2차 산화막(27)을 저압 증착법으로 증착한 다음 활성 이온부식을 통해 실리콘 양쪽 측면(28)을 제외한 나머지 수평면의 2차 산화막(27)을 제거하되, 1차 산화막(23)은 질화막(24)으로 손상을 방지하여 개별소자 전기적 특성을 개선하여 웨이퍼 전체의 수율까지 향상시킬 수 있는 반도체 소자의 제조 방법에서 3000Å의 다결정 실리콘막(29)을 저압 증착시킨 후 보론을 열 확산 혹은 이온 주입방법으로 도핑시켜 P⁺형으로 만들어준 다음 열처리 함으로써 저항이 낮은 P⁺비활성 베이스 영역(26)을 만들거나, 이온주입 방법에 의해 보론을 주입하여 열 처리함으로써 P⁺비활성 베이스영역을 먼저 만든 다 음 금속 증착에 의해 베이스 전극을 만들어주게한 것을 특징으로 하는 반도체 장치 제조방법.