JP3004026B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はフィールド酸化物パターンを具えたモノリシ
ック集積回路と少くとも１個の保護素子を有する半導体
本体を具えた半導体装置であって、前記保護素子は少く
とも１個の第１導電型の能動領域を具え、該能動領域は
前記フィールド酸化物と少くとも部分的に隣接すると共
に第２（反対）導電型の隣接シリコン領域とpn結合を形
成し、該能動領域を保護すべき半導体装置の回路の接続
導体に接続された電極層と接触させると共にこの電極層
を金属シリサイドで構成して成る半導体装置に関するも
のである。
ック集積回路と少くとも１個の保護素子を有する半導体
本体を具えた半導体装置であって、前記保護素子は少く
とも１個の第１導電型の能動領域を具え、該能動領域は
前記フィールド酸化物と少くとも部分的に隣接すると共
に第２（反対）導電型の隣接シリコン領域とpn結合を形
成し、該能動領域を保護すべき半導体装置の回路の接続
導体に接続された電極層と接触させると共にこの電極層
を金属シリサイドで構成して成る半導体装置に関するも
のである。
このような半導体装置は「EOS/ESD Symposium Procee
dings（1987年９月29日−10月１日）」,pp265−273に発
表されているディー．ジィー．ウィルソン等の論文「El
ectrical Overestress in NMOS Silicided Devices」に
記載されている。
dings（1987年９月29日−10月１日）」,pp265−273に発
表されているディー．ジィー．ウィルソン等の論文「El
ectrical Overestress in NMOS Silicided Devices」に
記載されている。
集積回路はそれらの製造中及び取扱い中に静電荷をし
ばしば蓄積し、これにより回路が回復不能に損傷される
惧れがあり、これは特に高い実装密度及び極めて薄いゲ
ート酸化層を有するMOS及びCMOS回路において起り易
い。この現象は殆んどの文献に、ESB（Electro Static
Discharge＝静電放電）によると指摘されている。これ
らの放電現象に対する保護のためには通常保護素子及び
保護回路を回路内に設け、これにより例えば取扱中に摩
擦により生じた静電荷を放出させ、実際の回路をバイパ
スさせるようにしている。この場合には：この静電荷放
出が生ずる速度及び保護素子が動作するしきい値電圧が
特に重要である。保護素子としては多くの場合ラテラル
トランジスタ又はMOSトランジスタの寄生ラテラルトラ
ンジスタ又はダイオードが用いられている。
ばしば蓄積し、これにより回路が回復不能に損傷される
惧れがあり、これは特に高い実装密度及び極めて薄いゲ
ート酸化層を有するMOS及びCMOS回路において起り易
い。この現象は殆んどの文献に、ESB（Electro Static
Discharge＝静電放電）によると指摘されている。これ
らの放電現象に対する保護のためには通常保護素子及び
保護回路を回路内に設け、これにより例えば取扱中に摩
擦により生じた静電荷を放出させ、実際の回路をバイパ
スさせるようにしている。この場合には：この静電荷放
出が生ずる速度及び保護素子が動作するしきい値電圧が
特に重要である。保護素子としては多くの場合ラテラル
トランジスタ又はMOSトランジスタの寄生ラテラルトラ
ンジスタ又はダイオードが用いられている。
高い実装密度を有するサブミクロン技術による最新の
集積回路においては特にソース及びドレイン領域及びゲ
ート電極の接点抵抗を低くすることが重要であり、これ
ら領域の接点を金属シリサイドにより形成するセルフア
ラインプロセスにより形成している。このプロセスは表
面全体に金属を設け、次いでこの金属を露出シリコン部
分と加熱により反応させて金属シリサイドを形成するも
のであり、“Salicide"（Short for Self−alined Sili
cide）技術として知られている。シリサイドとしてはチ
タンシリサイド（TiSi2）を用いるのが好ましい。その
理由は、この材料は極めて低い電気抵抗値を有すると共
に高い温度安定生を有し、且つシリコン酸化物を還元す
る能力を有するためにチタン−シリコン反応が酸化膜に
より妨害されないためである。
集積回路においては特にソース及びドレイン領域及びゲ
ート電極の接点抵抗を低くすることが重要であり、これ
ら領域の接点を金属シリサイドにより形成するセルフア
ラインプロセスにより形成している。このプロセスは表
面全体に金属を設け、次いでこの金属を露出シリコン部
分と加熱により反応させて金属シリサイドを形成するも
のであり、“Salicide"（Short for Self−alined Sili
cide）技術として知られている。シリサイドとしてはチ
タンシリサイド（TiSi2）を用いるのが好ましい。その
理由は、この材料は極めて低い電気抵抗値を有すると共
に高い温度安定生を有し、且つシリコン酸化物を還元す
る能力を有するためにチタン−シリコン反応が酸化膜に
より妨害されないためである。
（発明が解決しようとする課題） しかし、保護素子に対してこのような“Salicide"プ
ロセスを用いると、保護特性が強く悪影響を受けること
が確かめられている。この点に関しては、例えば前記論
文の第272頁を参照されたい。そこでは上記の理由のた
めに“Salicide"プロセスの使用は保護装置に対して避
けるべきであることが確かめられている。しかし、この
ことは既に複雑であるプロセスを更に複雑にするので、
保護素子は回路の他の部分と同一の技術を用いて同時に
製造し得るようにすることが極めて望ましい。
ロセスを用いると、保護特性が強く悪影響を受けること
が確かめられている。この点に関しては、例えば前記論
文の第272頁を参照されたい。そこでは上記の理由のた
めに“Salicide"プロセスの使用は保護装置に対して避
けるべきであることが確かめられている。しかし、この
ことは既に複雑であるプロセスを更に複雑にするので、
保護素子は回路の他の部分と同一の技術を用いて同時に
製造し得るようにすることが極めて望ましい。
本発明の目的は保護素子を集積回路の他の部分と同一
のプロセスにおいて追加の工程を必要とすることなく製
造し得るようにした半導体装置及びその製造方法を提供
することにある。
のプロセスにおいて追加の工程を必要とすることなく製
造し得るようにした半導体装置及びその製造方法を提供
することにある。
（課題を解決するための手段） 本発明は、上述の問題の原因の少くともかなりの程度
は金属シリサイドと隣接シリコン基板との間の界面が通
常の製造方法では不規則な形状になるという事実にある
ことを確かめ、斯る認識に基づいて為したものである。
は金属シリサイドと隣接シリコン基板との間の界面が通
常の製造方法では不規則な形状になるという事実にある
ことを確かめ、斯る認識に基づいて為したものである。
本発明は頭書に記載した種類の半導体装置において、
前記金属シリサイドは前記能動領域に隣接するフィール
ド酸化物上にも所定の距離に亘って延在させたことを特
徴とする。前記所定の距離は0.5μｍ以上とするのが好
ましい。
前記金属シリサイドは前記能動領域に隣接するフィール
ド酸化物上にも所定の距離に亘って延在させたことを特
徴とする。前記所定の距離は0.5μｍ以上とするのが好
ましい。
本発明はこの半導体装置の製造方法にも関するもので
あり、本発明の方法においては、前記能動領域を不純物
イオンの打込みによりセルフアライン法で形成し、次に
金属層とアモルファスシリコン層をスパッタリングによ
り順次に堆積し、斯る後にアモルファスシリコン層をエ
ッチングして前記能動領域の上方及び隣接フィールド酸
化物の上方を少くとも0.5μｍの距離に亘って延在する
パターンに形成し、次に加熱処理によってアモルファス
シリコン及びその下側の金属部分を完全に金属シリサイ
ドに変換すると共に単結晶シリコン基板上の非被覆金属
部分を少くとも部分的に金属シリサイドに変換し、斯る
後に金属シリサイドに変換されなかった金属部分を除去
し、次に接点窓の形成及びメタライゼーションを行なう
ことを特徴とする。
あり、本発明の方法においては、前記能動領域を不純物
イオンの打込みによりセルフアライン法で形成し、次に
金属層とアモルファスシリコン層をスパッタリングによ
り順次に堆積し、斯る後にアモルファスシリコン層をエ
ッチングして前記能動領域の上方及び隣接フィールド酸
化物の上方を少くとも0.5μｍの距離に亘って延在する
パターンに形成し、次に加熱処理によってアモルファス
シリコン及びその下側の金属部分を完全に金属シリサイ
ドに変換すると共に単結晶シリコン基板上の非被覆金属
部分を少くとも部分的に金属シリサイドに変換し、斯る
後に金属シリサイドに変換されなかった金属部分を除去
し、次に接点窓の形成及びメタライゼーションを行なう
ことを特徴とする。
最適な結果を得るために、アモルファスシリコンのパ
ターンは能動領域の上方及び隣接フィールド酸化物の上
方を少くとも0.5μｍの距離に亘って延在させるのが好
適である。
ターンは能動領域の上方及び隣接フィールド酸化物の上
方を少くとも0.5μｍの距離に亘って延在させるのが好
適である。
好適な金属シリサイドを形成する金属としては例えば
コバルトのような種々の金属を用いることができるが、
本発明の好適実施例では金属層としてチタン層を設け、
アモルファスシリコン層を設けた後に、窒素雰囲気中で
の加熱処理によって、フィールド酸化物上に存在する被
覆チタンをチタン窒化物に変換すると共にチタンに下接
するアモルファスシリコンをチタンシリサイドに変換さ
せ、斯る後にチタン窒化物をエッチング液で除去し、次
に２回目の加熱処理を前回より高い温度で実行してチタ
ンシリサイドを所望の結晶形態に変換する。
コバルトのような種々の金属を用いることができるが、
本発明の好適実施例では金属層としてチタン層を設け、
アモルファスシリコン層を設けた後に、窒素雰囲気中で
の加熱処理によって、フィールド酸化物上に存在する被
覆チタンをチタン窒化物に変換すると共にチタンに下接
するアモルファスシリコンをチタンシリサイドに変換さ
せ、斯る後にチタン窒化物をエッチング液で除去し、次
に２回目の加熱処理を前回より高い温度で実行してチタ
ンシリサイドを所望の結晶形態に変換する。
金属、好ましくはチタン上にアモルファスシリコンが
設けられた区域ではチタンとアモルファスシリコンがチ
タンシリサイドに変換される。これがため、能動領域に
隣接するフィールド酸化物上にもチタンシリサイドが形
成される。単結晶シリコン上にチタンが直接設けられて
いる区域では単結晶シリコンがチタン上に設けられたア
モルファスシリコンよりも著しくゆっくりとチタンと反
応するため、保護素子の能力領域内のチタンシリサイド
の境界はチタン上にアモルファスシリコンを設けない従
来のプロセスよりも著しく浅くなると共にこの境界が著
しく規則正しい形状になる。更に、pn接合からのシリサ
イドの距離が増大し、これにより保護素子の直列抵抗値
が増大する。これら２つの効果が不所望な電流集中の回
避に寄与し、この点については後に詳述する。
設けられた区域ではチタンとアモルファスシリコンがチ
タンシリサイドに変換される。これがため、能動領域に
隣接するフィールド酸化物上にもチタンシリサイドが形
成される。単結晶シリコン上にチタンが直接設けられて
いる区域では単結晶シリコンがチタン上に設けられたア
モルファスシリコンよりも著しくゆっくりとチタンと反
応するため、保護素子の能力領域内のチタンシリサイド
の境界はチタン上にアモルファスシリコンを設けない従
来のプロセスよりも著しく浅くなると共にこの境界が著
しく規則正しい形状になる。更に、pn接合からのシリサ
イドの距離が増大し、これにより保護素子の直列抵抗値
が増大する。これら２つの効果が不所望な電流集中の回
避に寄与し、この点については後に詳述する。
金属をアモルファスシリコンで被覆して酸化物上に通
電性のチタンシリサイド化合物を形成すること自体は既
知である（「Le Vide/Les couchesminces」）,Vol.42,N
o.236,March/April 1987,pp 103〜105のエイ．ジィー．
エム．ジョンカースの論文「Self−alined TiSi2 for S
ubmicron CMOS」参照）。この論文では、この技術を酸
化物上の接続を形成するのに用いているだけであり、こ
の技術を保護素子の製造に適用すること、或は単結晶シ
リコン内へのシリサイドの侵入深さが小さく、特に保護
素子の特性に関して有利であるということは全く述べら
れていない。
電性のチタンシリサイド化合物を形成すること自体は既
知である（「Le Vide/Les couchesminces」）,Vol.42,N
o.236,March/April 1987,pp 103〜105のエイ．ジィー．
エム．ジョンカースの論文「Self−alined TiSi2 for S
ubmicron CMOS」参照）。この論文では、この技術を酸
化物上の接続を形成するのに用いているだけであり、こ
の技術を保護素子の製造に適用すること、或は単結晶シ
リコン内へのシリサイドの侵入深さが小さく、特に保護
素子の特性に関して有利であるということは全く述べら
れていない。
（実施例） 図面を参照して本発明を実施例につき詳細に説明す
る。
る。
図面は略図であって正しいスケールで示してない。対
応する部分は同一の符合で示してある。断面図におい
て、同一の導電型の半導体領域は同一の方向のクロスハ
ッチを付してある。
応する部分は同一の符合で示してある。断面図におい
て、同一の導電型の半導体領域は同一の方向のクロスハ
ッチを付してある。
第１図は本発明による保護回路を具えた半導体装置の
一部分（入力部）の回路図を示す。この半導体装置は集
積回路を具え、第１図には１つの絶縁ゲート電界効果ト
ランジスタT1（以後MOSトランジスタと記す）のみを示
してある。このトランジスタ（本例ではＮチャンネル、
即ちNMOSトランジスタ）は多数の他の回路素子に電気的
に接続されているが、これら素子は本発明にとって重要
でないため図示してない。
一部分（入力部）の回路図を示す。この半導体装置は集
積回路を具え、第１図には１つの絶縁ゲート電界効果ト
ランジスタT1（以後MOSトランジスタと記す）のみを示
してある。このトランジスタ（本例ではＮチャンネル、
即ちNMOSトランジスタ）は多数の他の回路素子に電気的
に接続されているが、これら素子は本発明にとって重要
でないため図示してない。
NMOSトランジスタT1のゲート電極Ｇは回路の入力端子
Ｉに接続される。この入力端子Ｉには静電荷が蓄積され
ることがあり、これがトランジスタT1を経て放電される
と回路が回復不能に損傷されてしまう。
Ｉに接続される。この入力端子Ｉには静電荷が蓄積され
ることがあり、これがトランジスタT1を経て放電される
と回路が回復不能に損傷されてしまう。
これを避けるために、保護素子を設け、本例ではこの
素子をバイポーラnpnトランジスタT2で構成し、そのエ
ミッタ及びベースを例えばアースに接続された接地基準
電位端子Ａに接続する。そのコレクタは回路の前記入力
端子Ｉに接続する。このトランジスタT2の電流−電圧特
性ｉ−Ｖを第２図に示してある。アバランシ降服電圧Vb
を越えるような高い電圧Ｖが入力端子Ｉに供給される
と、電流ｉは急速に増大するがトランジスタT2両端間の
電圧が著しく減少する。この現象は“スナップバック”
の名称で知られている。このとき入力端子の静電荷がト
ランジスタT2を経て大地を放出され、回路を損傷する惧
れがなくなる。
素子をバイポーラnpnトランジスタT2で構成し、そのエ
ミッタ及びベースを例えばアースに接続された接地基準
電位端子Ａに接続する。そのコレクタは回路の前記入力
端子Ｉに接続する。このトランジスタT2の電流−電圧特
性ｉ−Ｖを第２図に示してある。アバランシ降服電圧Vb
を越えるような高い電圧Ｖが入力端子Ｉに供給される
と、電流ｉは急速に増大するがトランジスタT2両端間の
電圧が著しく減少する。この現象は“スナップバック”
の名称で知られている。このとき入力端子の静電荷がト
ランジスタT2を経て大地を放出され、回路を損傷する惧
れがなくなる。
第３図はこのような半導体装置の一実施例の断面図を
示す。本例装置はモノリシック集積回路を有する単結晶
シリコンの半導体本体１を具え、第３図にはこの集積回
路のMOSトランジスタT1のみを示してある。この半導体
装置はフィールド酸化物パターン、本例では埋設酸化物
パターン２（LOCOS）を具えているが、この酸化物パタ
ーンは必ずしも必要なく、他の任意の形態の埋設又は非
埋設フィールド酸化物パターンを用いることもできる。
保護素子、本例ではバイポーララテラルnpnトランジス
タT2は１導電型の２つの能動領域３及び４を具え、本例
ではこれら領域はｎ導電型で、それぞれトランジスタT2
のエミッタ及びコレクタ領域を構成する。領域３及び４
はともにフィールド酸化物２に隣接すると共に第２（反
対）導電型、従って本例ではｐ導電型の隣接シリコン領
域５に隣接する。この領域５は基板自体、或は例えば基
板上のエピタキシャル層で構成することができる。両領
域３及び４は領域５とpn接合を形成する。コレクタ領域
４と領域５との間のpn接合６は動作状態において一時的
に、少くとも入力端子Ｉの静電荷の除去時に逆方向にバ
イアされる。図面に更に示されているように、能動領域
３及び４は、MOSトランジスタT1のソース及びドレイン
領域10及び11と同様に、高ドープの第１領域3A,4Aとこ
の第１領域に隣接する低ドープの第２領域3B,4Bとで構
成する。この手段は“ホット”電荷キャリアがMOSトラ
ンジスタのゲート電極に注入されるのを阻止するよう作
用するが、本発明に不可欠のものではない。
示す。本例装置はモノリシック集積回路を有する単結晶
シリコンの半導体本体１を具え、第３図にはこの集積回
路のMOSトランジスタT1のみを示してある。この半導体
装置はフィールド酸化物パターン、本例では埋設酸化物
パターン２（LOCOS）を具えているが、この酸化物パタ
ーンは必ずしも必要なく、他の任意の形態の埋設又は非
埋設フィールド酸化物パターンを用いることもできる。
保護素子、本例ではバイポーララテラルnpnトランジス
タT2は１導電型の２つの能動領域３及び４を具え、本例
ではこれら領域はｎ導電型で、それぞれトランジスタT2
のエミッタ及びコレクタ領域を構成する。領域３及び４
はともにフィールド酸化物２に隣接すると共に第２（反
対）導電型、従って本例ではｐ導電型の隣接シリコン領
域５に隣接する。この領域５は基板自体、或は例えば基
板上のエピタキシャル層で構成することができる。両領
域３及び４は領域５とpn接合を形成する。コレクタ領域
４と領域５との間のpn接合６は動作状態において一時的
に、少くとも入力端子Ｉの静電荷の除去時に逆方向にバ
イアされる。図面に更に示されているように、能動領域
３及び４は、MOSトランジスタT1のソース及びドレイン
領域10及び11と同様に、高ドープの第１領域3A,4Aとこ
の第１領域に隣接する低ドープの第２領域3B,4Bとで構
成する。この手段は“ホット”電荷キャリアがMOSトラ
ンジスタのゲート電極に注入されるのを阻止するよう作
用するが、本発明に不可欠のものではない。
能動領域４は静電荷に対し保護すべき半導体装置の
点、本例ではT1のゲート電極Ｇに接続された電極７と
（部分4A上で）接続させる。この電極層７は殆んど金属
シリサイドから成り、本例ではチタンシリサイドから成
る。
点、本例ではT1のゲート電極Ｇに接続された電極７と
（部分4A上で）接続させる。この電極層７は殆んど金属
シリサイドから成り、本例ではチタンシリサイドから成
る。
第４図は第３図の破線で囲まれた部分を詳細に示すも
のである。ここに示す状態は金属シリサイドを“Salici
de"技術により通常に如く設けたときに生ずる状態であ
る。第４図から明らかなように、チタンシリサイドとシ
リコンとの間の遷移部が領域4Aを経る電流路の直列抵抗
値を大きく変化させ、シリサイドの比較的大きな侵入深
さのためにこの直列抵抗値をかなり小さくする。この結
果として電流の集中がこの最低直列抵抗値の区域に起
り、保護特性の許容し得ない悪化をきたす。
のである。ここに示す状態は金属シリサイドを“Salici
de"技術により通常に如く設けたときに生ずる状態であ
る。第４図から明らかなように、チタンシリサイドとシ
リコンとの間の遷移部が領域4Aを経る電流路の直列抵抗
値を大きく変化させ、シリサイドの比較的大きな侵入深
さのためにこの直列抵抗値をかなり小さくする。この結
果として電流の集中がこの最低直列抵抗値の区域に起
り、保護特性の許容し得ない悪化をきたす。
第５図は本発明の手段を用いる場合に生ずる状態を示
す。この場合には、第４図に示す状態と異なり、金属シ
リサイド７は能動領域４に隣接するフィールド酸化物２
上にも延在する。これは、後に一層詳しく説明するよう
に、シリサイド形成中金属をアモルファスシリコンで被
覆しておく場合にのみ可能であり、この結果として金属
はフィールド酸化物の近傍において領域５の単結晶シリ
コン内への侵入深さが著しく小さくなる。この結果とし
て、金属と隣接下側シリコンとの間の境界が一層規則正
しくなると共にサブ領域4A及び4B間の境界から一層遠く
なるために直列抵抗値が増大する。この２つの要因は上
述の欠点の著しい軽減もしくはその除去に寄与する。
す。この場合には、第４図に示す状態と異なり、金属シ
リサイド７は能動領域４に隣接するフィールド酸化物２
上にも延在する。これは、後に一層詳しく説明するよう
に、シリサイド形成中金属をアモルファスシリコンで被
覆しておく場合にのみ可能であり、この結果として金属
はフィールド酸化物の近傍において領域５の単結晶シリ
コン内への侵入深さが著しく小さくなる。この結果とし
て、金属と隣接下側シリコンとの間の境界が一層規則正
しくなると共にサブ領域4A及び4B間の境界から一層遠く
なるために直列抵抗値が増大する。この２つの要因は上
述の欠点の著しい軽減もしくはその除去に寄与する。
上述の本発明半導体装置は次のようにして製造するこ
とができる（第６〜９図参照）。
とができる（第６〜９図参照）。
出発材料はｐ型シリコン基板５である。既に述べたよ
うに、基板５は全体をシリコンウェファで構成すること
ができ、或は支持体上に形成したエピタキシャルｐ型シ
リコン層で構成することができる。この基板５にフィー
ルド酸化物パターンを通常の方法で設ける。本例では埋
設酸化物パターン２を窒化物マスク処理、エッチング及
び加熱処理を用いて既知の方法で設ける（第６図）。
うに、基板５は全体をシリコンウェファで構成すること
ができ、或は支持体上に形成したエピタキシャルｐ型シ
リコン層で構成することができる。この基板５にフィー
ルド酸化物パターンを通常の方法で設ける。本例では埋
設酸化物パターン２を窒化物マスク処理、エッチング及
び加熱処理を用いて既知の方法で設ける（第６図）。
ゲート電極構造に必要な薄い“ゲート酸化物”を形成
し、その上にゲート電極用の多結晶シリコンパターンを
設けた後に、最初に領域3B,4B及びMOSトランジスタの低
ドープソース及びドレイン領域（10B,11B）を、例えば
４・1013イオン/cm2のドーズ及び例えば80KeVのエネル
ギーでリンイオンを打込み次いでドライブイン熱拡散処
理を行なって形成する。次に、酸化物“スペーサ"20
（第３図）を、酸化物層の堆積及び次の反応イオンエッ
チング（RIE）によるバックエッチングによって形成し
た後に、n+領域3A,4A,10A,11Aを例えば５・1015イオン/
cm2のドーズ及び100KeVのエネルギーでヒ素イオンで打
込み次いでドライブイン処理を行なって形成する。これ
らの処理中に形成された薄い酸化物をエッチング除去し
た後では第３図の破線で囲まれた部分の状態は第６図に
示す状態になる。
し、その上にゲート電極用の多結晶シリコンパターンを
設けた後に、最初に領域3B,4B及びMOSトランジスタの低
ドープソース及びドレイン領域（10B,11B）を、例えば
４・1013イオン/cm2のドーズ及び例えば80KeVのエネル
ギーでリンイオンを打込み次いでドライブイン熱拡散処
理を行なって形成する。次に、酸化物“スペーサ"20
（第３図）を、酸化物層の堆積及び次の反応イオンエッ
チング（RIE）によるバックエッチングによって形成し
た後に、n+領域3A,4A,10A,11Aを例えば５・1015イオン/
cm2のドーズ及び100KeVのエネルギーでヒ素イオンで打
込み次いでドライブイン処理を行なって形成する。これ
らの処理中に形成された薄い酸化物をエッチング除去し
た後では第３図の破線で囲まれた部分の状態は第６図に
示す状態になる。
次に、スパッタリングにより40nmの厚さを有する金属
層、本例ではチタン層21と、100nmの厚さを有するアモ
ルファスシリコン層22を順次に堆積する。次にマスキン
グ及びエッチングによってアモルファスシリコン層22を
能動領域３の上方、フィールド酸化物２の上方及び領域
４の上方を延在するパターンにエッチングする。こうし
て第７図に示す状態を得る。図にはアモルファスシリコ
ン層は領域３及び４の一部分上のみに位置するよう示さ
れているが、この層はこれら領域の全表面上に延在させ
ることもできる。
層、本例ではチタン層21と、100nmの厚さを有するアモ
ルファスシリコン層22を順次に堆積する。次にマスキン
グ及びエッチングによってアモルファスシリコン層22を
能動領域３の上方、フィールド酸化物２の上方及び領域
４の上方を延在するパターンにエッチングする。こうし
て第７図に示す状態を得る。図にはアモルファスシリコ
ン層は領域３及び４の一部分上のみに位置するよう示さ
れているが、この層はこれら領域の全表面上に延在させ
ることもできる。
次に、加熱処理を約675℃の窒素内で30秒間行なう。
この処理中に、アモルファスシリコンで覆われていない
チタンは完全にチタン窒化物に変換されると共に、アモ
ルファスシリコン層22で覆われたチタンは完全にチタン
シリサイドに変換され、アモルファスシリコン層22が完
全に変換されるが、チタン21の下側の領域3A及び4Aの単
結晶シリコンは小さな深さに亘ってチタンシリサイドに
変換されるだけである。これは、アモルファスシリコン
は単結晶シリコンよりも著しく急速にチタンと反応する
ためである。
この処理中に、アモルファスシリコンで覆われていない
チタンは完全にチタン窒化物に変換されると共に、アモ
ルファスシリコン層22で覆われたチタンは完全にチタン
シリサイドに変換され、アモルファスシリコン層22が完
全に変換されるが、チタン21の下側の領域3A及び4Aの単
結晶シリコンは小さな深さに亘ってチタンシリサイドに
変換されるだけである。これは、アモルファスシリコン
は単結晶シリコンよりも著しく急速にチタンと反応する
ためである。
次に、形成されたチタン窒化物をH2O2,NH3及びH2Oの
混合液中で湿式エッチングにより除去し、ここで第２の
加熱処理を前回より高い温度（約875℃）で行なって、
最初は準安定C49構造を有しているチタンシリサイドを
安定C54構想に変換する。このとき得られる状態は第８
図に示す状態になる。
混合液中で湿式エッチングにより除去し、ここで第２の
加熱処理を前回より高い温度（約875℃）で行なって、
最初は準安定C49構造を有しているチタンシリサイドを
安定C54構想に変換する。このとき得られる状態は第８
図に示す状態になる。
次に熱分解（CVD）酸化物層23を堆積し、これに接点
孔を通常の方法でエッチングする。こうして第９図の状
態が得られる。最后に、例えばアルミニウムのメタライ
ズ層24を設けた後に、第５図の状態を達成することがで
きる。本例では、距離ａは0.9μｍ、距離ｂは0.5μｍ及
び距離ｃは1.0μｍである（第５図）。従って、“浅
い”チタンシリサイドがフィールド酸化物２の境界を越
えて１μｍに亘って延在するため、トランジスタの全電
流が規則正しく形成された浅いシリサイドを経て流れ
る。
孔を通常の方法でエッチングする。こうして第９図の状
態が得られる。最后に、例えばアルミニウムのメタライ
ズ層24を設けた後に、第５図の状態を達成することがで
きる。本例では、距離ａは0.9μｍ、距離ｂは0.5μｍ及
び距離ｃは1.0μｍである（第５図）。従って、“浅
い”チタンシリサイドがフィールド酸化物２の境界を越
えて１μｍに亘って延在するため、トランジスタの全電
流が規則正しく形成された浅いシリサイドを経て流れ
る。
集積回路内のどの場所でもフィールド酸化物上のスル
ー接続は金属上に設けられたアモルファスシリコンの層
部分により形成する必要があるため、追加のマスク工程
及びアライメント工程を必要とすることなく本発明を用
いることができる。
ー接続は金属上に設けられたアモルファスシリコンの層
部分により形成する必要があるため、追加のマスク工程
及びアライメント工程を必要とすることなく本発明を用
いることができる。
本発明は上述の実施例に限定されるものでない。例え
ば保護素子の構造を図示の実施例とは相違させることが
できる。例えばラテラルトランジスタの代りに保護ダイ
オードを用いることもできる。保護ダイオードは第５図
において領域４（A,B）を領域５と同一の導電型にする
ことにより得ることができる。更に、必要に応じ、チタ
ン以外の金属も用いることができる。更に、上述の実施
例において、種々の領域の導電型を（全て同時に）反対
導電型に置き換えることもできる。
ば保護素子の構造を図示の実施例とは相違させることが
できる。例えばラテラルトランジスタの代りに保護ダイ
オードを用いることもできる。保護ダイオードは第５図
において領域４（A,B）を領域５と同一の導電型にする
ことにより得ることができる。更に、必要に応じ、チタ
ン以外の金属も用いることができる。更に、上述の実施
例において、種々の領域の導電型を（全て同時に）反対
導電型に置き換えることもできる。
第１図は本発明による保護素子を具えた半導体装置の入
力部の回路図、 第２図は第１図に示す装置の保護素子の電流−電圧特性
図、 第３図は第１図に示す装置の断面図、 第４図は通常の技術による保護素子の断面図、 第５図は本発明による保護素子の断面図、 第６〜９図は順次の製造工程における第５図に示す素子
の断面図である。 T1……NMOSトランジスタ T2……npnバイポーラトランジスタ（保護素子） １……半導体本体 ２……フィールド酸化物 3,4……能動領域 ５……隣接シリコン領域 ６……pn接合 ７……電極層（金属シリサイド） 10,11……ソード及びドレイン領域 21……チタン層 22……アモルファスシリコン層 23……酸化物層 24……メタライズ層
力部の回路図、 第２図は第１図に示す装置の保護素子の電流−電圧特性
図、 第３図は第１図に示す装置の断面図、 第４図は通常の技術による保護素子の断面図、 第５図は本発明による保護素子の断面図、 第６〜９図は順次の製造工程における第５図に示す素子
の断面図である。 T1……NMOSトランジスタ T2……npnバイポーラトランジスタ（保護素子） １……半導体本体 ２……フィールド酸化物 3,4……能動領域 ５……隣接シリコン領域 ６……pn接合 ７……電極層（金属シリサイド） 10,11……ソード及びドレイン領域 21……チタン層 22……アモルファスシリコン層 23……酸化物層 24……メタライズ層
フロントページの続き (72)発明者 サミュエル ジェバレットナム スケン ドラクマル ナガリンガム アメリカ合衆国テキサス州 78251 サ ン アントニオ ティンバービュー ド ライブ 3200 アパートメント404 (56)参考文献 特開 昭59−107555（ＪＰ，Ａ) 特開 昭57−143860（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/08
Claims (2)
- 【請求項１】フィールド酸化物パターンを具えたモノリ
シック集積回路と少くとも１個の保護素子を有する半導
体本体を具えた半導体装置であって、前記保護素子は少
くとも１個の第１導電型の能動領域を具え、該能動領域
は前記フィールド酸化物と少くとも部分的に隣接すると
共に第２（反対）導電型の隣接シリコン領域とpn接合を
形成し、該能動領域を静電放電に対し保護すべき当該半
導体装置の１点に接続された電極層と接触させると共に
この電極層を金属シリサイドで構成して成る半導体装置
を製造するに当り、シリコン基板にフィールド酸化物を
設け、次に前記能動領域を不純物イオンの打込みにより
セルフアライン法で形成し、次に金属層とアモルファス
シリコン層をスパッタリングにより順次に堆積し、斯る
後にアモルファスシリコン層をエッチングして前記能動
領域の上方及び隣接フィールド酸化物の上方を少くとも
0.5μｍの距離に亘って延在するパターンに形成し、次
に加熱処理によってアモルファスシリコン及びその下側
の金属部分を完全に金属シリサイドに変換すると共に単
結晶シリコン基板上のアモルファスシリコンで覆われて
ない金属部分を少くとも部分的に金属シリサイドに変換
し、斯る後に金属シリサイドに変換されなかった金属部
分を除去し、次に接点窓の形成及びメタライゼーション
を行なうことを特徴とする半導体装置の製造方法。 - 【請求項２】金属層としてチタン層を設け、アモルファ
スシリコンを設けた後に窒素雰囲気中での加熱処理によ
ってフィールド酸化物上に延在するアモルファスシリコ
ンで覆われてないチタン部分をチタン窒化物に変換する
と共にアモルファスシリコンとその下側のチタンをチタ
ンシリサイドに変換し、斯る後にチタン窒化物をエッチ
ング液で除去し、次に２回目の加熱処理を前回より高い
温度で行なってチタンシリサイドを所望の結晶状態に変
換することを特徴とする請求項１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8900239A NL8900239A (nl) | 1989-02-01 | 1989-02-01 | Protectie-element en werkwijze ter vervaardiging daarvan. |
| NL8900239 | 1989-02-01 |
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| Publication Number | Publication Date |
|---|---|
| JPH03196561A JPH03196561A (ja) | 1991-08-28 |
| JP3004026B2 true JP3004026B2 (ja) | 2000-01-31 |
Family
ID=19854049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019356A Expired - Fee Related JP3004026B2 (ja) | 1989-02-01 | 1990-01-31 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
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| JP (1) | JP3004026B2 (ja) |
| KR (1) | KR100190467B1 (ja) |
| DE (1) | DE69010019T2 (ja) |
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| BE1007672A3 (nl) * | 1993-10-27 | 1995-09-12 | Philips Electronics Nv | Hoogfrequent halfgeleiderinrichting met beveiligingsinrichting. |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS59107555A (ja) * | 1982-12-03 | 1984-06-21 | Fujitsu Ltd | 半導体装置 |
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1989
- 1989-02-01 NL NL8900239A patent/NL8900239A/nl not_active Application Discontinuation
-
1990
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|---|---|
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| EP0381280A1 (en) | 1990-08-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |