JPH03196561A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はフィールド酸化物パターンを具えたモノリシッ
ク集積回路と少くとも１個の保護素子を有する半導体本
体を具えた半導体装置であって、前記保護素子は少くと
も１個の第１導電型の能動領域を具え、該能動領域は前
記フィールド酸化物と少くとも部分的に隣接すると共に
第２（反対）導電型の隣接シリコン領域とｐｎ接合を形
成し、該能動領域を保護すべき半導体装置の回路の接続
導体に接続された電極層と接触させると共にこの電極層
を金属シリサイドで構成して成る半導体装置に関するも
のである。

このような半導体装置はｒＥＯ５／ＥＳＤ　Ｓｙｍｐｏ
ｓｉｕｍＰｒｏｃｅｅｄｉｎｇｓ　　（１９８７年９月
２９−１０月１日）　Ｊ　、　　１）Ｉ）２６５−２７
３に発表されているデイ−、シイ−、ウィルソン等の論
文ｒＥＩｅｃｔｒｉｃａｌ　０ｖｅｒｅｓｔｒｅｓｓ　
ｉｎＮＭＯ３５ｉｌｉｃｉｄｅｄ　Ｄｅｖｉｃｅｓ」に
記載されている。

集積回路はそれらの製造中及び取扱い中に静電荷をしば
しば蓄積し、これにより回路が回復不能に損傷される惧
れがあり、これは特に高い実装密度及び極めて薄いゲー
ト酸化層を有するＭＯＳ及びＣＭＯＳ回路において起り
易い。この現象は殆んどの文献に、ＥＳＢ　（Ｅｌｅｃ
ｔｒｏ　５ｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ　＝静電放
電）によると指摘されている。これらの放電現象に対す
る保護のためには通常保護素子又は保護回路を回路内に
設け、これにより例えば取扱中に摩擦により生じた静電
荷を放出させ、実際の回路をバイパスさせるようにして
いる。この場合には：この静電荷放出が生ずる速度及び
保護素子が動作するしきい値電圧が特に重要である。保
護素子としては多くの場合ラテラルトランジスタ又はＭ
ＯＳトランジスタの寄生ラテラルトランジスタ又はダイ
オードが用いられている。

高い実装密度を有するサブミクロン技術による最新の集
積回路においては特にソース及びドレイン領域及びゲー
ト電極の接点抵抗を低くすることが重要であり、これら
領域の接点を金属シリサイドにより形成するセルファラ
インプロセスにより形成している。このプロセスは表面
全体に金属を設け、次いでこの金属を露出シリコン部分
と加熱により反応させて金属シリサイドを形成するもの
であり、“５ａｌｉｃｉｄｅ”　（Ｓｈｏｒｔ　ｆｏｒ
　５ｅｌｆ−ａｌｉｎｅｄＳｉｌｉｃｉｄｅ）技術とし
て知られている。シリサイドとしてはチタンシリサイド
（ＴｉＳｉｚ）を用いるのが好ましい。その理由は、こ
の材料は極めて低い電気抵抗値を有すると共に高い温度
安定性を有し、且つシリコン酸化物を還元する能力を有
するためにチタン−シリコン反応か酸化膜により妨害さ
れないためである。

（発明が解決しようとする課題） しかし、保護素子に対してこのような“５ａｌｉｃｉｄ
ｅ”プロセスを用いると、保護特性が強く悪影響を受け
ることが確かめられている。この点に関しては、例えば
前記論文の第２７２頁を参照されたい。そこでは上記の
理由のために“５ａｌｉｃｉｄｅ”プロセスの使用は保
護装置に対して避けるべきであることが確かめられてい
る。しかし、このことは既に複雑であるプロセスを更に
複雑にするので、保護素子は回路の他の部分と同一の技
術を用いて同時に製造し得るようにすることが極めて望
ましい。

本発明の目的は保護素子を集積回路の他の部分と同一の
プロセスにおいて追加の工程を必要とすることなく製造
し得るようにした半導体装置及びその製造方法を提供す
ることにある。

（課題を解決するための手段） 本発明は、上述の問題の原因の少くともかなりの程度は
金属シリサイドと隣接シリコン基板との間の界面が通常
の製造方法では不規則な形状になるという事実にあるこ
とを確かめ、斯る認識に基づいて為したものである。

本発明は頭書に記載した種類の半導体装置において、前
記金属シリサイドは前記能動領域に隣接するフィールド
酸化物上にも所定の距離に亘って延在させたことを特徴
とする。前記所定の距離は０．５μｍ以上とするのが好
ましい。

本発明はこの半導体装置の製造方法にも関するものであ
り、本発明の方法においては、前記能動領域を不純物イ
オンの打込みによりセルファライン法で形成し、次に金
属層とアモルファスシリコン層をスパッタリングにより
順次に堆積し、斯る後にアモルファスシリコン層をエツ
チングして前記能動領域の上方及び隣接フィールド酸化
物の上方を少くとも０．５μｍの距離に亘って延在する
パターンに形成し、次に加熱処理によってアモルファス
シリコン及びその下側の金属部分を完全に金属シリサイ
ドに変換すると共に単結晶シリコン基板上の非被覆金属
部分を少くとも部分的に金属シリサイドに変換し、斯る
後に金属シリサイドに変換されなかった金属部分を除去
し、次に接点窓の形成及びメタライゼーションを行なう
ことを特徴とする。

最適な結果を得るために、アモルファスシリコンのパタ
ーンは能動領域の上方及び隣接フィールド酸化物の上方
を少くとも０．５μｍの距離に亘って延在させるのが好
適である。

好適な金属シリサイドを形成する金属としては例えばコ
バルトのような種々の金属を用いることができるが、本
発明の好適実施例では金属層としてチタン層を設け、ア
モルファスシリコン層を設けた後に、窒素雰囲気中での
加熱処理によって、フィールド酸化物上に存在する被覆
チタンをチタン窒化物に変換すると共にチタンに下接す
るアモルファスシリコンをチタンシリサイドに変換させ
、斯る後にチタン窒化物をエツチング液で除去し、次に
２回目の加熱処理を前回より高い温度で実行してチタン
シリサイドを所望の結晶形態に変換する。

金属、好ましくはチタン上にアモルファスシリコンが設
けられた区域ではチタンとアモルファスシリコンがチタ
ンシリサイドに変換される。これがため、能動領域に隣
接するフィールド酸化物上にもチタンシリサイドが形成
される。単結晶シリコン上にチタンが直接設けられてい
る区域では単結晶シリコンがチタン上に設けられたアモ
ルファスシリコンよりも著しくゆっくりとチタンと反応
するため、保護素子の能動領域内のチタンシリサイドの
境界はチタン上にアモルファスシリコンを設けない従来
のプロセスよりも著しく浅くなると共にこの境界が著し
く規則正しい形状になる。更に、ｐｎ接合からのシリサ
イドの距離が増大し、これにより保護素子の直列抵抗値
が増大する。これら２つの効果が不所望な電流集中の回
避に寄与し、この点については後に詳述する。

金属をアモルファスシリコンで被覆して酸化物上に導電
性のチタンシリサイド化合物を形成すること自体は既知
である（　ｒＬｅ　Ｖｉｄｅ／Ｌｅｓ　ｃｏｕｃｈｅｓ
ｍｊｎｃｅｓＪ　）、　Ｖｏｌ、４２．　Ｎｏ、２３６
．　Ｍａｒｃｈ／Ａｐｒｉｌ　１９８７゜ｐｐ　１０３
〜１０５のエイ、シイ−、エム、ジョンカースの論文ｒ
ｓｅｌｆ−ａｌｉｎｅｄ　Ｔｉ５ｉ２ｆｏｒ　Ｓｕｂｍ
ｉｃｒｏｎ　ＣＭＯ３Ｊ参照）。この論文では、この技
術を酸化物上の接続を形成するのに用いているだけであ
り、この技術を保護素子の製造に適用すること、或は単
結晶シリコン内へのシリサイドの侵入深さが小さ（、特
に保護素子の特性に関し有利であるということは全く述
べられていない。

（実施例） 図面を参照して本発明を実施例につき詳細に説明する。

図面は略図であって正しいスケールで示してない。対応
する部分は同一の符号で示しである。断面図において、
同一の導電型の半導体領域は同一の方向のクロスハツチ
を付しである。

第１図は本発明による保護回路を具えた半導体装置の一
部分（入力部）の回路図を示す。この半導体装置は集積
回路を具え、第１図には１つの絶縁ゲート電界効果トラ
ンジスタＴ＋　（以後ＭＯ３）ランジスタと記す）のみ
を示しである。このトランジスタ（本例ではＮチャネル
、即ちＮＭＯ３トランジスタ）は多数の他の回路素子に
電気的に接続されているが、これら素子は本発明にとっ
て重要でないため図示してない。

ＮＭＯ３）ランジスタＴ１のゲート電極Ｇは回路の入力
端子Ｉに接続される。この入力端子■には静電荷が蓄積
されることがあり、これがトランジスタＴ１を経て放電
されると回路が回復不能に損傷されてしまう。

これを避けるために、保護素子を設け、本例ではこの素
子をバイポーラｎｐｎ　）ランジスタＴ２で構成し、そ
のエミッタ及びベースを例えばアースに接続された接地
基準電位端子Ａに接続する。そのコレクタは回路の前記
入力端子Ｉに接続する。このトランジスタＴ２の電流−
電圧特性ｉ　−Ｖを第２図に示しである。アバランシ降
服電圧Ｖ、を越えるような高い電圧Ｖが入力端子Ｉに供
給されると、電流ｉは急速に増大するがトランジスタＴ
２両端間の電圧が著しく減少する。この現象は“スナッ
プバック”の名称で知られている。このとき入力端子の
静電荷がトランジスタＴ２を経て大地へ放出され、回路
を損傷する惧れがなくなる。

第３図はこのような半導体装置の一実施例の断面図を示
す。本例装置はモノリシック集積回路を有する単結晶シ
リコンの半導体本体１を具え、第３図にはこの集積回路
のＭＯＳ　トランジスタＴ、のみを示しである。この半
導体装置はフィールド酸化物パターン、本例では埋設酸
化物パターン２　（ＬＯＧＯ３）を具えているが、この
酸化物パターンは必ずしも必要なく、他の任意の形態の
埋設又は非埋設フィールド酸化物パターンを用いること
もできる。

保護素子、本例ではバイポーララテラルｎｐｎ　）ラン
ジスタＴ２は１導電型の２つの能動領域３及び４を具え
、本例ではこれら領域はｎ導電型で、それぞれトランジ
スタＴ２のエミッタ及びコレクタ領域を構成する。領域
３及び４はともにフィールド酸化物２に隣接すると共に
第２（反対）導電型、従って本例ではｎ導電型の隣接シ
リコン領域５に隣接する。この領域５は基板自体、或は
例えば基板上のエピタキシャル層で構成することができ
る。

両領域３及び４は領域５とｐｎ接合を形成する。

コレクタ領域４と領域５との間のｐｎ接合６は動作状態
において一時的に、少くとも入力端子Ｉの静電荷の除去
時に逆方向にバイアされる。図面に更に示されているよ
うに、能動領域３及び４は、ＭＯＳ　トランジスタＴ１
のソース及びドレイン領域１０及び１１と同様に、高ド
ープの第１領域３Ａ、　４Ａとこの第１領域に隣接する
低ドープの第２領域３Ｂ、　４Ｂとで構成する。この手
段は“ホット”電荷キャリアがＭＯＳ　）ランジスタの
ゲート電極に注入されるのを阻止するよう作用するが、
本発明に不可欠のものではない。

能動領域４は静電荷に対し保護すべき半導体装置の点、
本例ではＴ１のゲート電極Ｇに接続された電極７と（部
分４Ａ上で）接続させる。この電極層７は殆んど金属シ
リサイドから成り、本例ではチタンシリサイドから成る
。

第４図は第３図の破線で囲まれた部分を詳細に示すもの
である。ここに示す状態は金属シリサイドを“５ａｌｉ
ｃｉｄｅ”技術により通常の如く設けたときに生ずる状
態である。第４図から明らかなように、チタンシリサイ
ドとシリコンとの間の遷移部が領域４Ａを経る電流路の
直列抵抗値を大きく変化させ、シリサイドの比較的大き
な侵入深さのためにこの直列抵抗値をかなり小さくする
。この結果として電流の集中がこの最低直列抵抗値の区
域に起り、保護特性の許容し得ない悪化をきたす。

第５図は本発明の手段を用いる場合に生ずる状態を示す
。この場合には、第４図に示す状態と異なり、金属シリ
サイド７は能動領域４に隣接するフィールド酸化物２上
にも延在する。これは、後に一層詳しく説明するように
、シリサイド形成中金属をアモルファスシリコンで被覆
してお（場合にのみ可能であり、この結果として金属は
フィールド酸化物の近傍において領域５の単結晶シリコ
ン内への侵入深さが著しく小さくなる。この結果として
、金属と隣接下側シリコンとの間の境界が一層規則正し
くなると共にサブ領域４Ａ及び４Ｂ間の境界から一層遠
くなるために直列抵抗値が増大する。この２つの要因は
上述の欠点の著しい軽減もしくはその除去に寄与する。

上述の本発明半導体装置は次のようにして製造すること
ができる（第６〜９図参照）。

出発材料はｐ型シリコン基板５である。既に述べたよう
に、基板５は全体をシリコンウェファで構成することが
でき、或は支持体上に形成したエピタキシャルｐ型シリ
コン層で構成することができる。この基板５にフィール
ド酸化物パターンを通常の方法で設ける。本例では埋設
酸化物パターン２を窒化物マスク処理、エツチング及び
加熱処理を用いて既知の方法で設ける（第６図）。

ゲート電極構造に必要な薄い“ゲート酸化物”を形成し
、その上にゲート電極用の多結晶シリコンパターンを設
けた後に、最初に領域３Ｂ、　４Ｂ及びＭＯＳ　）ラン
ジスタの低ドープソース及びドレイン領域（ＩＯＢ、　
ＩＩＢ）を、例えば４−１０”イオン／　ｃｍ　’のド
ーズ及び例えば８０ＫｅＶのエネルギーでリンイオンを
打込み次いでドライブイン熱拡散処理を行なって形成す
る。次に、酸化物“スペーサ”２０（第３図）を、酸化
物層の堆積及び次の反応イオンエツチング（ＲＩＥ）に
よるバックエツチングによって形成した後に、ｎ＋領域
３Ａ、　４Ａ、　ＩＯＡ、　ＩＩＡを例えば５−１０”
イオン／ａｌ＋！のドーズ及び１００ＫｅＶのエネルギ
ーでヒ素イオンを打込み次いでドライブイン処理を行な
って形成する。これらの処理中に形成された薄い酸化物
をエツチング除去した後では第３図の破線で囲まれた部
分の状態は第６図に示す状態になる。

次に、スパッタリングにより４０ｎｍの厚さを有する金
属層、本例ではチタン層２１と、１１００ｎの厚さを有
するアモルファスシリコン層２２を順次に堆積する。次
にマスキング及びエツチングによってアモルファスシリ
コン層２２を能動領域３の上方、フィールド酸化物２の
上方及び領域４の上方を延在するパターンにエツチング
する。こうして第７図に示す状態を得る。図にはアモル
ファスシリコン層は領域３及び４の一部分上のみに位置
するよう示されているが、この層はこれら領域の全表面
上に延在させることもできる。

次に、加熱処理を約６７５℃の窒素内で３０秒間行なう
。この処理中に、アモルファスシリコンで覆われていな
いチタンは完全にチタン窒化物に変換されると共に、ア
モルファスシリコン層２２で覆われたチタンは完全にチ
タンシリサイドに変換され、アモルファスシリコン層２
２が完全に変換されるが、チタン２１の下側の領域３Ａ
及び４Ａの単結晶シリコンは小さな深さに亘ってチタン
シリサイドに変換されるだけである。これは、アモルフ
ァスシリコンは単結晶シリコンよりも著しく急速にチタ
ンと反応するためである。

次に、形成されたチタン窒化物をＨｔＯｔ、ＮＨ２及び
ＨｚＯの混合液中で湿式エツチングにより除去し、二二
で第２の加熱処理を前回より高い温度（約８７５℃）で
行なって、最初は準安定Ｃ４９構造を有しているチタン
シリサイドを安定Ｃ５４構造に変換する。このとき得ら
れる状態は第８図に示す状態になる。

次に熱分解（ＣＶＤ）酸化物層２３を堆積し、これに接
点孔を通常の方法でエツチングする。こうして第９図の
状態が得られる。最后に、例えばアルミニウムのメタラ
イズ層２４を設けた後に、第５図の状態を達成すること
ができる。本例では、距離ａは０．９．ｃｚｍ、距離す
は０．５μｍ及び距離Ｃは１．０μｍである（第５図）
。従って、“浅い”チタンシリサイドがフィールド酸化
物２の境界を越えて１μｍに亘って延在するため、トラ
ンジスタの全電流が規則正しく形成された浅いシリサイ
ドを経て流れる。

集積回路内のどの場所でもフィールド酸化物上のスルー
接続は金属上に設けられたアモルファスシリコンの層部
分により形成する必要があるため、追加のマスク工程及
びアライメント工程を必要とすることなく本発明を用い
ることができる。

本発明は上述の実施例に限定されるものでない。

例えば保護素子の構造を図示の実施例とは相違させるこ
とができる。例えばラテラルトランジスタの代りに保護
ダイオードを用いることもできる。

保護ダイオードは第５図において領域４（Ａ、Ｂ）を領
域５と同一の導電型にすることにより得ることができる
。更に、必要に応じ、チタン以外の金属も用いることが
できる。更に、上述の実施例において、種々の領域の導
電型を（全て同時に）反対導電型に置き換えることもで
きる。

【図面の簡単な説明】

第１図は本発明による保護素子を具えた半導体装置の入
力部の回路図、 第２図は第１図に示す装置の保護素子の電流−電圧特性
図、 第３図は第１図に示す装置の断面図、 第４図は通常の技術による保護素子の断面図、第５図は
本発明による保護素子の断面図、第６〜９図は順次の製
造工程における第５図に示す素子の断面図である。 Ｔ１・・・ＮＭＯＳ　トランジスタ Ｔ２・・・ｎｐｎバイポーラトランジスタ（保護素子）
１・・・半導体本体 ２・・・フィールド酸化物 ３．４・・・能動領域 ５・・・隣接シリコン領域 ６・・・ｐｎ接合 ７・・・電極層（金属シリサイド） １０、１１・・・ソード及びドレイン領域２１・・・チ
タン層 ２２・・・アモルファスシリコン層 ２３・・・酸化物層 ２４・・・メタライズ層 く Ｎ Ｃつ ＼ｔ

Claims (1)

1. 【特許請求の範囲】 １、フィールド酸化物パターンを具えたモノリシック集
   積回路と少くとも１個の保護素子を有する半導体本体を
   具えた半導体装置であって、前記保護素子は少くとも１
   個の第１導電型の能動領域を具え、該能動領域は前記フ
   ィールド酸化物と少くとも部分的に隣接すると共に第２
   （反対）導電型の隣接シリコン領域とｐｎ接合を形成し
   、該能動領域を静電放電に対し保護すべき当該半導体装
   置の１点に接続された電極層と接触させると共にこの電
   極層を金属シリサイドで構成して成る半導体装置におい
   て、前記金属シリサイドは前記能動領域に隣接するフィ
   ールド酸化物上にも所定の距離に亘って延在させたこと
   を特徴とする半導体装置。 ２、前記金属シリサイドは隣接フィールド酸化物上に少
   くとも０．５μｍの距離に亘って延在させたことを特徴
   とする請求項１記載の半導体装置。 ３、前記金属シリサイドはチタンシリサイドであること
   を特徴とする請求項１記載の半導体装置。 ４、少くとも２個の能動領域を具え、これら領域がラテ
   ラルバイポーラトランジスタのコレクタ領域及びエミッ
   タ領域を構成することを特徴とする請求項１〜３の何れ
   かに記載の半導体装置。 ５、前記能動領域は動作状態において少くとも一時的に
   逆方向にバイアスされる保護ダイオードの一部を構成す
   ることを特徴とする請求項１〜３の何れかに記載の半導
   体装置。 ６、請求項１〜５の何れかに記載の半導体装置を製造す
   るに当り、シリコン基板にフィールド酸化物を設け、次
   に前記能動領域を不純物イオンの打込みによりセルフア
   ライン法で形成し、次に金属層とアモルファスシリコン
   層をスパッタリングにより順次に堆積し、斯る後にアモ
   ルファスシリコン層をエッチングして前記能動領域の上
   方及び隣接フィールド酸化物の上方を少くとも０．５μ
   ｍの距離に亘って延在するパターンに形成し、次に加熱
   処理によってアモルファスシリコン及びその下側の金属
   部分を完全に金属シリサイドに変換すると共に単結晶シ
   リコン基板上の非被覆金属部分を少くとも部分的に金属
   シリサイドに変換し、斯る後に金属シリサイドに変換さ
   れなかった金属部分を除去し、次に接点窓の形成及びメ
   タライゼーションを行なうことを特徴とする半導体装置
   の製造方法。 ７、金属層としてチタン層を設け、アモルファスシリコ
   ンを設けた後に窒素雰囲気中での加熱処理によってフィ
   ールド酸化物上に延在する非被覆チタン部分をチタン窒
   化物に変換すると共にアモルファスシリコンとその下側
   のチタンをチタンシリサイドに変換し、斯る後にチタン
   窒化物をエッチング液で除去し、次に２回目の加熱処理
   を前回より高い温度で行なってチタンシリサイドを所望
   の結晶状態に変換することを特徴とする請求項６記載の
   方法。