KR100190467B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
필드 산화물 패턴(2)을 구비한 모놀리딕 집적 회로와 적오도 1개의 보호 소자(T2)를 갖는 실리콘의 반도체 본체(1)를 구비하는 반도체 장치로서, 상기 보호 소자(T2)는 제 1 도전형의 적어도 1개의 액티브 영역(4)을 가지며, 상기 액티브 영역은 필드 산화물 패턴(2)에 적어도 부분적으로 인접함과 함께 제 2의 반대 도전형의 인접하는 실리콘 영역(5)과 pn 접합(6)을 형성한다. 액티브 영역(4)은 전극층(7)과 접촉하고, 전극층(7)은 정전 방전에 대해 보호하기 위해 반도체 장치의 1점(G)에 접속된다. 전극층(7)은 금속 실리사이드로 구성된다. 본 발명에 의하면, 금속 실리사이드(7)는 소정 거리, 바람직하게는 적어도 0.5㎛에 걸쳐 액티브 영역(4)에 인접하는 필드 산화물(2) 상에 또한 연재한다.
본 발명은 또한 이러한 반도체 장치를 제조하는 방법에 관한 것으로, 이 방법에서는 실리콘 기판(5)에 필드 산화물 패턴(2)을 제공하고, 그 다음에 액티브 영역(4)을 불순물 이온의 주입에 의해 자기 정렬 방법으로 형성하고, 금속층(21)과 비정질 실리콘 층(22)을 스퍼터링에 의해 순차적으로 증착하며, 여기서 비정질 실리콘을 에칭하여 액티브 영역(4)의 상방 및 인접하는 필드 산화물(2)의 상방에 바람직하게는 적어도 0.5㎛의 거리에 걸쳐 패턴을 연재한다. 비정질 실리콘 층(22)과 그 하방의 금속층(21)을 가열 처리하여 완전히 금속 실리사이드로 변환함과 함께 단결정 기판(5) 상에 연재하는 피복되지 않은 금속을 적어도 부분적으로 금속실리사이드(7)로 변환한 후, 실리사이드로 변환되지 않은 금속을 제거하여 접촉 윈도우와 메탈리제이션 층(24)을 형성한다.
Description
제 1 도는 본 발명에 의한 보호소자를 구비한 반도체 장치의 입력 부분의 회로도.
제 2 도는 제 1 도에 도시된 반도체 장치 보호 소자의 전류-전압 특성도.
제 3 도는 제 1 도에 도시된 반도체 장치의 개략적인 단면도.
제 4 도는 통상의 기술에 의한 보호 소자의 일부분의 개략적인 단면도.
제 5 도는 본 발명에 의한 보호 소자의 일부분의 개략적인 단면도.
제 6 도 내지 제 9 도는 순차적인 제조 단계별로 제 5도에 도시된 보호 소자의 단면을 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명
T1: NMOS 트랜지스터 T2: npn 바이폴라 트랜지스터(보호 소자)
7 : 전극층(금속 실리사이드) 21 : 타타늄층
22 : 비정질 실리콘층 23 : 산화물층
본 발명은 필드 산화물 패턴을 구비한 모놀리틱 집적 회로와 적어도 1개의 보호소자를 갖는 반도체 본체를 구비한 반도체 장치에 있어서, 상기 보호소자는 적어도 1개의 제 1 도전형의 액티브 영역을 구비하고, 상기 액티브 영역은 상기 필드 산화물과 적어도 부분적으로 인접하며 또한 제 2 반대 도전형의 인접 실리콘 영역과 pn 접합을 형성하고, 이 액티브 영역은 정전 방전에 보호되도록 반도체 장치의 회로의 접속 도체에 접속된 전극층과 접촉되고, 한편 상기 전극층은 금속 실리사이드를 구비하는 반도체 장치에 관한 것이다.
이러한 양상의 반도체 장치는 EOS/ESD Symposium Proceeding(1987년 10월 1일부터 9월 29일)의 페이지 265-273에 발표된 D.J. 윌리슨 등에 논문, Electrical Overstress in NMOS Silicided Device에 기재되어 있다.
집적 회로에는 그들의 제조 및 취급 간에 정전하가 가끔 축적되고, 이것에 의해 회로가 회복 불가능으로 손상될 수 있고, 이것은 특히 높은 실장(實裝) 밀도 및 극히 얇은 산화층을 갖는 MOS 및 CMOS 회로에 있어서 발생하기 쉽다. 이 현상은 문헌에 ESB(Electrostatic Discharge : 정전 방전)에 의한 것이라고 지적되어 있다. 이들 방전 형상에 대한 보호를 위해서는 통상 보호 소자 또는 보호 회로가 회로내 포함되며, 이것에 의해 예컴대 취급 중에 마찰에 의해 발생하는 정전하를 방출시켜 실제 회로를 바이패스(by-passing)시키도록 하고 있다. 이 경우에는 이 정전하 방출이 발생하는 속도와 보호 소자가 동작하게 되는 임계 전압이 특히 중요하다. 보호 소자로서는 많은 경우에 래터럴(lateral) 트랜지스터 또는 MOS 트랜지스터의 기생 래터럴 트랜지스터 또는 다이오드가 이용되고 있다.
높은 실장 밀도를 갖는 서브 마이크론 기술에 의한 진보한 집적 회로에 있어서는 소스 및 드레인 영역과 게이트 전극의 낮은 접촉 저항이 특히 매우 중요하며, 이들 영역은 자기 정렬 공정을 통해 접촉하게 되고 이 접촉은 금속 실리사이드에 의해 형성된다. 금속을 표면의 전체에 제공하고, 다음 이 금속을 노출된 실리콘과 가열 처리에 의해 반응시켜 금속 실리사이드를 형성하는 이들 공정은 살리사이드(자기 정렬 실리사이드에 대한 약어) 기법으로 주지되어 있다. 양호하게는, 실리사이드로서 티타늄 실리사이드(TiSi2)가 이용되고 있는데, 그 이유는 이 재료가 매우 낮은 전기 저항을 갖고 아울러 높은 온도 안정성을 가지며 또한 실리콘 화합물의 환원을 가능케 하여서 티타늄-실리콘 반응이 산화막에 의해 방해되지 않기 때문이다.
그러나, 보호 소자에 대해 이들 살리사이드 공정을 이용하는 경우, 보호 특성이 강하게 악영향을 받는다는 것이 알려지고 있다. 이와 관련하여, 예컨대 상술한 Wilson 등의 논문의 페이지 272를 참조하길 바란다. 여기서는 상술한 이유로 살리사이드 공정의 사용은 보호 시스템에서 회피되어야 한다는 것이 확인되고 있다. 그러나, 이것은 이미 복잡한 공정을 한층 복잡하게 하기 때문에 보호 소자는 회로의 잔여 부분과 동일의 기술을 사용하여 동시에 제조할 수 있도록 하는 것이 매우 바람직할 것이다.
본 발명의 목적은 특히 보호 소자가 추가의 공정이 필요없이 집적 회로의 잔여 부분과 동일의 프로세스로 제조될 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는 것이다.
본 발명은 상술한 문제의 원인의 어느 정도는 금속 실리사이드와 인접하는 실리콘 기판간의 계면이 통상의 제조 방법에서는 고르지 못한 형상을 갖는 것에 의한 것이라는 사실의 인식에 의거한다.
본 발명에 의하면, 서두에서 상술한 종류의 반도체 디바이스에 있어서 금속 실리사이드가 액티브 영역에 인접하는 필드 산화물에 소정 거리에 걸쳐 연재(延在)되어 있는 것을 특징으로 한다. 바람직하게는 이 거리는 적어도 0.5㎛이다.
본 발명은 또한 상기 반도체 디바이스의 제조 방법에 관한 것이다. 본 발명의 방법에 있어서는, 실리콘 기판이 필드 산화 패턴을 가지며, 다음 액티브 영역이 불순물 이온의 주입에 의해 자기 정렬 방법으로 형성되고, 이어서 금속층과 비정질 실리콘 층이 순차적으로 증착되고, 그 후에 상기 비정질 실리콘이 에칭되어 액티브 영역의 상방 및 인접하는 필드 산화물의 상방에 적어도 0.5㎛의 거리에 걸쳐 패턴이 연재되고, 다음 비정질 실리콘과 그 하방의 금속이 완전히 금속 실리사이드로 변환되고 단결정 기판 상의 피복되지 않은 금속 부분은 적어도 부분적으로 금속 실리사이드로 변환되고, 그 후 금속 실리사이드로 변환되지 않은 금속 부분이 제거되며, 다음에 접촉 윈도우가 형성되고 메탈리제이션(metallization)이 행해지는 것을 특징으로 한다.
최적의 결과를 얻기 위해서는, 비정질 실리콘의 패턴을 액티브 영역의 상방 및 인접하는 필드 산화물의 상방에 적어도 0.5㎛의 거리에 걸쳐 연재하는 것이 바람직하다.
또한 적합한 금속 실리사이드를 형성하는 다른 금속으로서 예컨대 코발트와 같은 다름 금속을 사용할 수 있지만, 본 발명의 양호한 실시예에서는 금속층으로서 티타늄 층을 제공하고, 비정질 실리콘 층을 질소 분위기에서 가열처리에 의해 증착한 후, 필드 산화물 상에 존재하는 피복되지 않은 티타늄을 티타늄 질화물로 변환하고 그 하방의 티타늄에 의해 비정질 실리콘을 티타늄 실리사이드로 변환하며, 그 후 티타늄 질화물을 에칭 용액으로 제거하고, 다음 티타늄 실리사이드를 소망의 결정 형태로 변환하기 위해 제 2 가열 처리를 보다 높은 온도에서 행하는 것을 특징으로 한다.
금속, 바람직하게는 티타늄 상에 비정질 실리콘이 설치된 영역에서는 티타늄과 비정질 실리콘이 티타늄 실리콘으로 변환된다. 이 때문에, 액티브 영역에 인접하는 필드 산화물 상에도 티타늄 실리사이드가 형성된다. 티타늄이 단결정 실리콘상에 직접 제공되어 있는 영역에서는, 단결정 실리콘은 티타늄 상의 비정질 실리콘보다도 현저히 느리게 티타늄과 반응하기 때문에, 보호 소자의 액티브 영역의 티타늄 실리사이드의 경계는 티타늄 상에 비정질 실리콘을 제공하지 않는 종래의 프로세스보다도 현저하게 얕게 되며, 또한 이 경계는 보다 고른 현상을 갖게 된다. 또한, pn 접합으로부터의 실리사이드의 거리가 증대하고, 이것에 의해 보호 소자의 직렬 저항이 보다 높아진다. 이들 2가지 효과는, 이하에서 보다 상세하게 설명되는 바와같이, 소망되지 않는 전류 집중의 회피에 기여한다.
특히, 금속을 비정질 실리콘으로 피복하여 산화물 상에 전기적으로 도통하는 티타늄 실리사이드 화합물을 형성하는 것은 이미 주지되어 있음을 유의하길 바란다. 예컨대, Le vide/Les couches minces, Vol 42, No. 236(1987년 3월/4월)의 페이지 103-105의 A.G.M., Jonkers 외의 논문 Self-aligned TiSi2for submicron CMOS를 참조하라. 이 문헌에서는 이 기술을 산화물상에 접속을 형성하는 것에 이용하고 있을 뿐이고, 보호 소자의 제조의 응용 또는 단결정 실리콘 내로의 실리사이드의 보다 얕은 침투 깊이의 이점, 특히 보호 소자의 특성에 관한 이점에 대해서는 전혀 기재하고 있지 않다.
이하에서는 실시예와 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
제 1 도는 본 발명에 의한 보호 소자를 구비하는 반도체 장치의 일부분(입력부분)의 회로도를 도시한다. 이 반도체 장치는 집적 회로를 구비하며, 제 1 도에는 1개의 절연 게이트 전계 효과 트랜지스터 T1(이하 MOS 트랜지스터라 표기함)만이 이 도시되어 있다. 이 트랜지스터는, 본 예에서는 N-채널, 즉 NMOS 트랜지스터이며, 복수개의 다른 회로 요소에 전기적으로 접속되어 있지만, 이들 요소는 본 발명에 반드시 필요한 것은 아니기 때문에 도면에는 도시하지 않았다.
NMOS 트랜지스터 T1의 게이트 전극(G)은 회로의 입력 I에 접속되어 있다. 이 입력 I에서는 정전하가 축적될 수 있으며, 이것은 트랜지스터 T1를 통한 방전이 행해지는 경우에 회로를 회복 불가능하게 손상시킬 것이다.
이것을 회피하기 위해서, 본 예에서는 바이폴라 npn 트랜지스터 T2로 구성된 보호 소자가 제공되며, 그것의 에미터와 베이스는 예컨대 접지에 접속되는 접지기준 전위 단자 A에 접속된다. 그 컬렉터는 회로의 상기 입력부 I에 접속되어 있다. 이 트랜지스터 T2의 전류-전압 특성 i-V은 제 2 도에 개략적으로 도시된다. 높은 전압 V가 입력 I에 인가되어 애벌란쉬 항복 전압 Vb을 초과하게 되는 경우에, 전류 i는 빠르게 증가하는 반면에 T2양단의 전압은 현저하게 감소하며, 이 현상은 스냅-백(snap-back)으로서 주지되어 있다. 이때, 상기 입력 단자의 정전하가 트랜지스터 T2를 통해 접지로 방출되며 회로를 손상시키는 위험은 없다.
제 3 도는 이와같은 반도체 장치의 일실시예의 개략적인 단면도를 도시한다. 이 반도체 장치는 모놀리딕 집적 회로를 갖는 단결정 실리콘의 반도체 본체(1)를 구비하며, 제 3 도에는 이 집적 회로의 MOS 트랜지스터 T1만을 도시하고 있다. 상기 반도체 장치는 이 예에서는 매설(埋設) 산화물(2)(LOCOS)의 패턴인 필드 산화물 패턴을 구비하나, 이 산화물 패턴은 반드시 필요한 것은 아니며 어떤 다른 형태의 매설 또는 매설되지 않는 필드 산화물을 사용하여도 좋다. 보호 소자, 이 예에서는 바이폴라 래터럴 npn 트랜지스터 T2는 한 도전형의 2개의 액티브 영역(3,4)을 구비하고, 본 예에서는 n 도전형이고, 이들 영역은 각각 트랜지스터 T2의 에미터 영역 및 컬렉터 영역을 구성한다. 이들 영역(3,4)은 필드 산화물(2)에 인접함과 함께 반대 도전형의 제 2 도전형, 따라서 본 예에서는 p도전형의 인접하는 실리콘 영역(5)에 인접한다. 이 영역(5)은 기판 자체 또는 예컨대 상기 기판 상에 존재하는 에픽택셜 층으로 구성될 수 있다. 이들 영역(3,4)은 영역(5)과 pn 접합을 형성하고, 컬렉터 영역(4)과 영역(5) 간의 pn 접합(6)은 적어도 일시적으로 입력 I에서 정전하의 제거시 임의 레이트로 동작 조건에서 반대 방향으로 바이어스 된다. 도면에는 MOS 트랜지스터 T1의 소스(10) 및 드레인 영역(11)과 같이, 액티브 영역(3,4)이 보다 높은 불순물 농도의 제 1 영역(3A, 4A)과 상기 제 1 영역에 인접하는 보다 약한 불순물 농도의 제 2 영역(3B, 4B)으로 구성되어 있음이 또한 표시되어 있다. 이 수단은 MOS 트랜지스터의 게이트 전극 내로의 하트 전하 캐리어의 주입을 방지하도록 작용하지만, 본 발명에 반드시 필요한 것은 아니다.
액티브 영역(4)은 정전하에 대해 보호하기 위한 본도체 장치의 지점, 본 예에서는 트랜지스터 T1의 전극 G에 접속되는 전극층(7)과 (부분(4A) 상에서) 접촉된다. 이 전극 층(7)은 대부분 금속 실리사이드로 구성되면, 본 예에서는 티타늄 실리사이드로 구성된다.
제 4 도는 사선 내의 도 3의 부분을 보다 상세하게 도시한다. 도시된 상황은 금속 실리사이드가 살리사이드 기술에 의해 통상적으로 제공된 경우에 발생하는 상황이다. 제 4도로부터 분명한 바와같이, 티타늄 실리사이드와 실리콘 간의 천이(遷移) 부분은 영역(4A)을 거치는 전류 경로에서 직렬 저항을 매우 강하게 변화시키고, 또한 실리사이드의 비교적 큰 침투 깊이 때문에 비교적 작아지게 된다. 결과적으로 전류 집중은 가장 낮은 직렬 저항의 영역에서 발생하게 되어 보호 특성의 허용 불가능의 악화를 초래한다.
제 5도는 본 발명의 수단이 사용되는 때에 발행하는 상황을 도시하고 있다. 이 경우에, 금속 실리사이드(7)는 제 4도에 도시된 상황과 대조적으로 액티브 영역(4)에 인접하는 필드 산화물(2)상에 또한 연재한다. 이것은 후술하는 바와 같이 실리사이드 형성 동안 금속이 비정질 실리콘으로 피복되는 경우에만 가능하며, 이 결과로서 금속은 영역(5)의 단결정 실리콘으로의 침투 깊이가 필드 산화물의 근방에서 현저하게 작아지게 된다. 이 결과로서, 금속과 인접하는 하방의 실리콘 간의 계면이 보다 규칙적으로 되고 또한 서브 영역(4A, 4B)간의 계면으로부터 충분히 이격되기 때문에 직렬 저항이 증대한다. 이 2개의 요인은 상술한 단점을 현저하게 경감하거나 또는 그 소멸에 기여한다.
상술한 본 발명에 의한 본도체 장치는 아래와 같이 제조될 수 있다 (제 6 도 내지 제 9 도 참조).
출발 재료는 p형 실리콘 기판(5)이다. 상술한 바와같이, 기판(5)은 전체적으로 실리콘 기판으로 구성될 수 있고, 또는 지지 본체 상에 형성된 에피택셜 p 형 실리콘 층으로 구성될 수 있다. 이 기판(5)에는 필드 산화물 패턴이 통상의 방식으로 제공되어 있다. 본 예에서는, 매설 산화물 패턴(2)이 질화물 마스킹, 에칭 및 가열 처리를 이용하는 주지된 방법으로 제공된다(제 6 도 참조).
게이트 전극 구조에 필요한 얇은 게이트 산화물을 형성하고, 그 위에 게이트 전극용 다결정 실리콘 패턴을 제공한 후에, 먼저 제 1 영역(3B, 4B)과 MOS 트랜지스터의 낮은 불순물 농도의 소스(10B) 및 드레인 (11B) 영역을 예컨대 4.1013(ion/㎠)의 도우즈(dose) 및 예컨대 80keV 에너지로 인 이온을 주입하고 이어서 드라이브 인(drive-in) 가열 처리를 행하는 것으로 형성한다. 이어서, 산화물 스페이서(20)(제 3 도 참조)를 산화물층의 증착 및 후속하는 반응 이온 에칭(RIE)에 의한 백 에칭(back-etching)에 의해서 형성한 후에, n+ 영역(3A, 4A, 10A, 11A)을 예컨대 100keV의 에너지와 예컨대 5.1015(ion/㎠)의 도우즈로 비소 이온을 주입하고 이어서 드라이브 인 처리를 행하여 형성한다. 이들 처리 동안에 형성된 얇은 산화물을 에칭 제거한 후에는 제 3도의 실선으로 표시된 부분의 상태는 제 6 도에 도시된 상태가 된다.
이제, 금속층, 본 예에서는 두께 40nm의 티타늄층(21)과 두께 100nm의 비정질 실리콘 층(22)을 스퍼터링을 행하여 순차적으로 증착한다. 다음에 비정질 실리콘(22)을 마스크 처리와 에칭을 행하여 액티브 영역(4)의 상방 및 필드 산화물(2)과 액티브 영역(3)의 상방에 연재하는 패턴으로 에칭한다. 이에 의해, 제 7 도에 도시된 상태가 얻어진다. 도면에서는 비정질 실리콘 층이 액티브 영역(3,4)의 일부분 상에만 위치하고 있는 것으로 도시되어 있지만, 이 층은 이들 액티브 영역의 전체 표면 상에 연재할 수 있음을 유의하길 바란다.
다음에, 가열 처리를 약 675℃의 질소 분위기에서 약 30초간 행한다. 이 가열 처리 동안에, 비정질 실리콘으로 피복되지 않은 티타늄은 티타늄 질화물로 완전히 변환됨과 함께, 비정질 실리콘 층(22)으로 피층된 티타늄은 티타늄 실리사이드(7)로 완전히 변환되고, 비정질 실리콘 층(22)은 완전히 변환되나, 티타늄(21)의 하방의 영역(3A,4A)의 단결정 실리콘은 작은 침투 부분에 걸쳐 티타늄 실리사이드로 변환될 뿐이다. 이러한 양상은 비정질 실리콘이 단결정 실리콘보다 매우 빠르게 티타늄과 반응하기 때문이다.
다음, 형성된 타타늄 질화물을 H2O2, NH3및 H2O 의 혼합으로 습식 에칭에 의해 제거하고, 여기서 제 2의 가열 처리를 저번 보다 높은 온도 (약 875℃)에서 행하여, 처음에는 준안정성의 C49 구조를 갖는 티타늄 실리사이드를 안정한 C54 구조로 변환한다. 이에 의해 얻어지는 상태가 제 8 도에 도시되어 있다.
다음에 열분해 (화학 기상 증착 : CVD) 산화물층(23)을 증착하고, 이것에 접촉 구멍을 통상의 방법으로 에칭한다. 이에 의해, 제 9 도의 상태가 얻어진다. 최종적으로, 예컨대 알루미늄의 메탈리제이션 층(24)을 증착한 후에는 제 5도의 상태가 얻어진다. 본 예에서 거리(a)는 0.9㎛이며, 거리(b)는 0.5㎛이고, 거리(c)는 1.0㎛이다(제 5 도). 따라서 얕은(shallow) 티타늄 실리사이드가 필드 산화물층(2)의 경계를 넘어 1㎛에 걸쳐 연재하기 때문에, 트랜지스터의 전체 전류가 규칙적으로 형성된 얕은 실리사이드를 통해 흐른다.
집적 회로내의 어떤 장소에서도 필드 산화물 상의 쓰루(through)-접속은 금속 상에 형성된 비정질 실리콘의 층 부분에 의해 형성되어야 하기 때문에, 추가의 마스크 공정 및 얼라이먼트 공정을 필요로 하지 않고 본 발명을 이용할 수 있다.
본 발명은 상술한 실시예에 한정되는 것은 아니다. 예컨대, 보호 소자의 구조를 도시한 실시예와는 다르게 할 수 있다. 예컨대, 래터럴 트랜지스터 대신에 보호 다이오드를 이용하여도 좋다. 보호 다이오드는 제 5 도에서 영역(4A,4B)을 영역(5)와 동일의 도전형으로 하는 것에 의해 얻어질 수 있다. 또한, 필요에 따라, 티타늄이외의 금속을 이용하여도 좋다. 또한, 상술한 실시예에서, 각종 영역의 도전형을(모두 동시에) 반대 도전형으로 바꿀 수 있다.
Claims (5)
- 인접하는 실리콘 영역과 pn 접합을 형성하는 적어도 1개의 액티브 영역을 갖는 적어도 1개의 보호 소자를 구비함과 함께 정전 방전에 대해 보호하기 위해 집적 회로의 한 점에 접속되는 금속 실리사이드를 구비한 전극층에 의해 접촉되는 집적 회로를 단결정 실리콘의 반도체 본체에 제조하는 방법에 있어서,- 상기 반도체 본체에 필드 산화물 패턴을 제공하고,- 상기 액티브 영역을 형성하기 위해, 제 1 도전형의 불순물을 상기 필드 산화물 패턴에 인접하는 제 2의 반대 도전형의 반도체 본체의 영역내로의 이온 주입에 의해 자기 정렬 방법으로 도입하고,- 상기 반도체 본체에 금속층과 비정질 실리콘 층을 순차적으로 증착하고,- 상기 비정질 실리콘 층을 상기 액티브 영역과 상기 필드 산화물(2)의 부분상에 연재하는 패턴으로 에칭하고,- 가열 처리에 의해, 상기 비정질 실리콘과 그 하방의 금속을 완전히 금속 실리사이드로 변환하고, 상기 단결정 실리콘의 반도체 본체 상에 직접 연재하는 피복되지 않은 금속은 부분적으로 금속 실리사이드로 변환하며,- 실리사이드로 변환되지 않은 금속을 제거하고,- 상기 반도체 본체 상에 절연층을 증착하며, 상기 반도체 본체 상에는 접촉윈도우 및 상기 실리사이드 층과 접촉하는 메탈리제이션 층이 형성되는 집적 회로 제조 방법.
- 제 1 항에 있어서, 상기 비정질 실리콘 층의 패턴을 상기 액티브 영역의 상방 및 상기 필드 산화물에 인접하는 부분의 상방에 적어도 0.5㎛의 거리에 걸쳐 연재시키는 것을 특징으로 하는 집적 회로 제조 방법.
- 제 1 항에 있어서, 상기 금속 층을 티타늄 층의 형태로 형성하는 것을 특징으로 하는 집적 회로 제조 방법.
- 제 1 항 내지 3 항 중 어느 한 항에 있어서, 래터럴 바이폴라 트랜지스터의 에미터 영역과 컬렉터 영역을 구성하는 적어도 2개의 액티브 영역을 형성하는 것을 특징으로 하는 집적 회로 제조 방법.
- 제 3 항에 있어서, 상기 가열 처리를 질소를 함유하는 분위기에서 행하여, 상기 금속 층의 피복되지 않은 티타늄을 티타늄 질화물로 변환하고, 상기 비정질 실리콘 층의 실리콘을 그 하방의 상기 티타늄 층의 부분과 함께 티타늄 실리사이드로 변환하고, 다음에 상기 티타늄 질화물을 에칭 용액으로 선택적으로 제거하고, 보다 높은 온도에서 제 2 가열 처리를 행하여 상기 티타늄 실리사이드를 소망하는 결정 형태로 변환하는 것을 특징으로 하는 집적 회로 제조 방법.
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