KR19980069894A - 머어지 단일 폴리실리콘 바이폴라 ｎｐｎ 트랜지스터구조물 및 제조 방법 - Google Patents
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Abstract
본 발명에 따른 통합된 단일 폴리실리콘 바이폴라 NPN 트랜지스터는 에미터 베이스 및 콜렉터 접촉부용으로 각각의 개별적인 격리 아일랜드를 사용하기 보다는 단일 격리 아일랜드를 사용한다. 종래의 디자인에서 사용되는 제 2 격리 아일랜드의 제거가 NPN 스페이싱에 대한 N+ 싱크를 감소시키기 때문에 디바이스 면적을 현저하게 감소시킨다. 매몰층 및 격리층 공정은 종래의 방식으로 진행한다. 싱크 마스크 단계에서, 그러나, 상기 마스크는 메인 디바이스 액티브 영역의 한쪽 단부를 덮지 않도록 크기가 정해지고 싱크 주입이 수행된다. 베이스 마스크 단계에서, 상기 싱크 주입은 종래의 공정 흐름과 같이 노출되기 보다는 덮힌채로 남겨진다. 실리사이드 배제 단계에서, 산화물 스페이서층은 상기 싱크 주입 영역 위쪽의 영역으로부터 실리사이드를 배제하도록 패턴된다.
Description
본 발명은 집적회로 소자에 관한 것으로, 보다 상세하게는, 에미터 베이스 및 콜렉터 접촉부 용으로 각각의 개별적인 격리 아일랜드 (isolation island) 를 사용하는 대신에, 단일 격리 아일랜드를 사용함으로써 디바이스 면적을 현저하게 줄이는 통합된 (merged) 단일 폴리실리콘 바이폴라 NPN 트랜지스터에 관한 것이다.
현재, 종래의 바이폴라 NPN 트랜지스터는 2 개의 개별적인 액티브 영역을 필요로 하며, 하나는 메인 디바이스, 즉, 수직 에미터-베이스-콜렉터 NPN 접합부용이고, 다른 하나는 NPN 콜렉터에 대한 싱크 (sink) 접촉부용이다. 많은 제조 기술에 있어서, 이들 기술에서 사용되는 격리 공정에서는 용이하게 크기 조절할 수 없기 때문에, 이들 2 개의 영역을 구현하는 데는 상당한 양의 실리콘 면적을 필요로 한다. 예를 들어, 어떤 기술에서는, 격리 아일랜드들 사이의 공간 간격 (spacing) 이 너무 좁은 거리로 줄어들면, 필드 산화물이 적절하게 성장하지 못하고, 실리콘 결정 결함이 생성된다.
깊은 트렌치 격리와 같은 다른 종류의 격리 공정은 디바이스 면적을 크게 감소시킬 수 있지만, 제조 공정이 매우 복잡하다.
도 1a 내지 도 1e 는 종래의 수직 바이폴라 NPN 트랜지스터를 제조하는 일반적인 공정 흐름을 도시한다. 도 1a 는 실리콘 기판 (100) 내에 형성된 N+ 매몰층 (102) 을 나타낸다. 분리된 산화물 격리 영역 (104') 을 포함하는 필드 산화물 격리 영역 (104) 은 2 개의 분리된 액티브 영역을 정의한다: 메인 NPN 디바이스의 수직 에미터-베이스-콜렉터 접합부가 형성될 N- 액티브 영역 (106) 및 NPN 콜렉터에 대한 싱크 접촉부로서 기능하는 N+ 싱크 영역 (108).
도 1b 를 참조하면, 폴리실리콘층 (110) 을 증착한 후, 베이스 주입 마스크가 N- 액티브 영역 (106) 위쪽으로 폴리실리콘층 (110) 을 노출시키도록 정의된다. 그 다음에, P 형 도펀트가 폴리실리콘층 (110) 의 노출된 부분 내부로 주입되고, 상기 도펀트는 폴리실리콘층 (110) 으로부터 아래의 N- 액티브 영역 (106) 내부로 열 공정으로 확산되고, 상기 구조물은 P- 베이스 영역 (112) 을 형성하도록 어닐된다. 그 다음으로, 베이스 마스크가 벗겨지고 N+ 및 P+ 폴리실리콘 주입 모듈들이 순차적으로 (순서는 중요하지 않음) 형성되어, 도 1b 에 도시된 구조물을 이룬다.
도 1c 를 참조하면, 그 다음으로, 상기 폴리실리콘층 (110) 은 돌출된 P+ 폴리실리콘 베이스 접촉 영역 (114), N+ 폴리실리콘 에미터 영역 (116) 및 N+ 폴리실리콘 싱크 접촉 영역 (118)을 정의하도록 마스크되고 에칭된다. 그 다음으로, N 형 도펀트를 N+ 폴리실리콘 에미터 영역 (116) 으로부터 베이스 영역 (112) 내부로 확산시키도록 열적인 드라이브 인 공정이 수행되어 에미터 접촉부 (120) 를 형성한다.
도 1d 에 도시된 바와 같이, 마스크된 링크 베이스 주입 다음에, 스페이서 산화물층이 증착되고 다시 에칭되어 폴리실리콘 영역 (114, 116 및 118) 상에 산화물 측벽 스페이서 (122) 를 형성한다. 그 다음으로, P+ 주입이 수행되어 외인성 (extrinsic) 베이스 영역이 완성된다. 그 다음으로, 최종적인 어닐 공정이 도펀트를 활성화시키도록 수행되고 살리시드 접촉층 (124) 이 제공되어 도 1e 에 도시된 구조물을 이룬다.
본 발명은 단일 폴리실리콘 바이폴라 NPN 트랜지스터를 형성하기 위하여 단일 액티브 격리 영역을 사용한다. 종래의 디자인에서 사용되는 제 2 격리 아일랜드의 제거가 NPN 공간 간격에 대하여 N+ 싱크를 감소시키기 때문에 디바이스 크기를 현저하게 줄인다. 메몰층 및 격리층은 종래의 방식으로 진행한다. 그러나, 싱크 마스크 단계에서, 상기 마스크는 싱크 주입을 위하여 메인 디바이스 영역의 한쪽 단부에서 액티브 실리콘을 덮지 않도록 크기가 정해진다. 베이스 마스크 단계에서, 메인 디바이스 액티브 영역내에 형성되는 상기 싱크 영역은 종래의 공정과 같이 노출되기 보다는 덮힌 채로 남겨진다. 실리시드 배제 단계에서, 상기 스페이서 산화물은 유효 마진 (significant margin) 에 덧붙여, 싱크 주입부 위쪽의 영역으로부터 실리사이드를 배제하도록 패턴되어 종래의 값으로 BVcbo 를 유지한다.
본 발명의 원리가 이용되는 실시예를 기재하고 있는 상세한 설명 및 첨부된 도면을 참조하여 본 발명의 특징 및 장점을 보다 잘 이해할 수 있다.
도 1a 내지 도 1e 는 종래의 바이폴라 NPN 트랜지스터를 제조하는 일련의 단계를 나타내는 단면도.
도 2a 내지 도 2e 는 본 발명의 개념에 따라 통합된 단일 폴리실리콘 바이폴라 NPN 트랜지스터를 제조하는 일련의 단계를 나타내는 단면도.
*도면의 주요부분에 대한 부호의 설명*
100 : 실리콘 기판 102, 202 : N+ 매몰층
104, 204 : 필드 산화물 격리 영역 104' : 분리된 산화물 격리 영역
106, 206 : N- 액티브 영역 108, 208 : N+ 싱크 영역
110, 210 : 폴리실리콘층 112, 212 : P- 베이스 영역
114, 214 : P+ 폴리실리콘 베이스 접촉 영역
116, 216 : N+ 폴리실리콘 에미터 영역
118, 218 : N+ 폴리실리콘 싱크 접촉 영역
120, 220 : 에미터 접촉부 122,222 : 산화물 측벽 스페이서
124, 226 : 살리시드 접촉층
본 발명에 따른 통합된 단일 폴리실리콘 바이폴라 NPN 트랜지스터를 제조하는 공정 흐름을 도 2a 내지 도 2e 의 부분적인 단면도에 따라 설명한다. 구체적인 공정 파라미터가 주어지지 않아도, 당 분야의 당업자는 본 발명의 개념이 이들 파라미터 없이도 적용될 수 있고, 제조되는 구체적인 집적 회로 구조물에 의존하여 달라진다는 것을 이해할 수 있을 것이다.
도 2a 를 참조하면, 본 발명에 따른 공정 흐름은 실리콘 기판내에 N+ 매몰층 (202) 의 형성 및 산화물 격리 영역 (204) 의 형성까지는 종래의 방식으로 진행하여 N- 액티브 디바이스 영역 (206) 을 정의한다. 도 2a 구조물은 격리된 메인 디바이스 액티브 영역 및 콜렉터 접촉 싱크 영역을 정의하는 제 2 격리 아일랜드를 포함하지 않는다는 것에 주목해야 한다. 오히려, 본 발명에 따르면, 싱크 마스크는, 오른쪽 필드 산화물 격리 영역 (204) 근방으로 도 2a 에 예시된, 영역 (206) 의 한쪽 단부에서 N- 액티브 디바이스 영역 (206) 의 일부분을 노출시키도록 정의된다. 그 다음으로, N 형 도펀트가 N- 액티브 디바이스 영역 (206) 의 노출된 부분 내부로 주입되어 N+ 싱크 영역 (208) 을 형성하고, 도 2a 에 예시된 바와 같이, N+ 매몰층 (202) 까지 연장한다.
도 2b 를 참조하면, 폴리실리콘층 (210) 의 증착 다음에, 베이스 마스크는, N- 액티브 디바이스 영역 (206) 의 제 2 부분 위쪽의 폴리실리콘층 (210) 영역을 노출시키도록 정의된다. 그 다음으로 P 형 도펀트가 폴리실리콘층 (210) 의 노출된 영역 내부로 주입되고 열 공정으로 폴리실리콘층 (210) 으로부터 아래의 N- 액티브 영역 (206) 내부로 확산되어 P- 베이스 영역 (212) 을 정의한다. 상기 베이스 마스크 단계에서, N+ 싱크 영역 (208) 은 종래의 도 1a 내지 도 1e 공정 흐름의 경우에서 처럼 노출되기 보다는 보호된 채로 남겨진다. 그 다음으로, 베이스 마스크가 벗겨지고 N+ 및 P+ 폴리실리콘 주입 모듈이 순차적으로 형성되고, 도 2b 에 도시된 구조물을 이루며, 종래의 공정에서와 같이, N+ 와 P+ 주입의 순서는 중요하지 않다.
도 2c 를 참조하면, 그 다음으로, 폴리실리콘층 (210) 은 돌출된 P+ 폴리실리콘 베이스 접촉 영역 (214), N+ 폴리실리콘 에미터 영역 (216) 및 N+ 폴리실리콘 싱크 접촉 영역 (218) 을 정의하도록 마스크되고 에칭된다. 그 다음으로, 열적인 드라이브 인 공정이 N 형 도펀트를 N+ 폴리실리콘 에미터 영역으로부터 베이스 영역 (212) 내부로 확산시키도록 수행되어 에미터 접촉부 (220) 를 형성한다.
도 2d 에 도시된 바와 같이, 마스크된 링크 베이스 주입 다음에, 스페이서 산화물층이 증착되고 다시 에칭되어 돌출된 폴리실리콘 영역 (114, 116 및 118) 의 측벽에 산화물 측벽 스페이서 (222) 를 형성한다. 종래의 도 1a 내지 도 1e 공정 흐름과는 같지 않게, 상기 스페이서 산화물은 싱크 접촉 영역 (208) 위쪽의 영역상에 순차적인 실리사이드 형성을 배제하는 영역 (224) 을 제공하도록 패턴된다. 그 다음으로, P+ 주입이 수행되어 외인성 베이스 영역을 제공한다. 그 다음으로 최종적인 어닐 공정이 도펀트를 활성화시키도록 수행되고 살리시드 접촉층 (226) 이 제공되고, 도 2f 에 도시된 구조물을 이룬다.
여기에 설명된 본 발명의 실시예에 대한 다양한 대안들이 본 발명을 구체화할 때 사용될 수 있음을 알아야 한다. 다음의 청구항들은 본 발명의 범위를 정의하며 이들 청구항의 범위에 속하는 방법, 구조물 및 그와 동등한 것들을 포함하도록 의도된다.
이상의 설명에서 알 수 있는 바와 같이, 본 발명에 따르면, 종래의 디자인에서 사용되는 제 2 격리 아일랜드가 제거되어 NPN 공간 간격에 대하여 N+ 싱크를 감소시키기 때문에 디바이스 크기를 현저하게 줄이는 효과가 있다.
Claims (4)
- 반도체 기판내에 형성되는 제 1 도전형을 갖는 매몰층, 상기 메몰층상에 형성되는 제 1 도전형을 에피택셜층, 바이폴라 트랜지스터의 콜렉터를 구비하는 상기 에피택셜층 및 그들 사이에 제 1 도전형을 갖는 액티브 영역을 정의하도록 상기 에피택셜층에 형성되는 공간적으로 떨어진 절연 격리 영역들을 포함하는 반도체 기판 구조물내에 바이폴라 트랜지스터를 제조하는 방법에 있어서,제 1 도전형의 도펀트를 액티브 디바이스 영역의 제 1 부분 내부로 도입하여 콜렉터 싱크 영역을 정의하는 단계;제 1 도전형에 반대되는 제 2 도전형의 도펀트를 액티브 디바이스 영역의 제 2 부분 내부로 도입하여 상기 바이폴라 트랜지스터의 베이스 영역을 정의하는 단계; 및상기 베이스 영역의 표면상에 제 1 도전형을 갖는 도전성 영역을 형성하여 상기 바이폴라 트랜지스터의 에미터 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 방법.
- 실리콘 기판내에 형성되는 N+ 매몰층, 상기 N+ 매몰층상에 형성되는 N- 에피택셜층 및 그들 사이에 N- 액티브 디바이스 영역을 정의하도록 상기 에피택셜층내에 형성되는 공간적으로 떨어진 산화물 격리 영역들을 포함하는 반도체 기판 구조물내에 통합된 단일 폴리실리콘 바이폴라 트랜지스터를 제조하는 방법에 있어서,N 형 도펀트를 액티브 디바이스 영역의 제 1 부분 내부에 도입하여 N+ 싱크 영역을 정의하는 단계;P 형 도펀트를 액티브 디바이스 영역의 제 2 부분 내부에 도입하여 N+ 싱크 영역과는 공간적으로 떨어진 P- 베이스 영역을 정의하는 단계;상기 P- 베이스 영역의 표면상에 N+ 폴리실리콘 에미터 영역을 형성하는 단계; 및N 형 도펀트를 N+ 폴리실리콘 에미터 영역으로부터 아래의 P- 베이스 영역 내부로 확산시켜 에미터 접촉 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 방법.
- 반도체 기판내에 형성되는 제 1 도전형을 갖는 매몰층;상기 매몰층상에 형성되는 제 1 도전형을 갖는 에피택셜층으로서 바이폴라 트랜지스터의 콜렉터 영역을 구비하는 상기 에피택셜층;그들 사이에 제 1 도전형을 갖는 액티브 영역을 정의하도록 상기 에피택셜층내에 형성되는 공간적으로 떨어진 절연 격리 영역들;상기 액티브 영역내에 형성되는 제 1 도전형을 갖는 콜렉터 싱크 영역;상기 액티브 영역의 제 2 부분내에 형성되는 제 1 도전형에 반대되는 제 2 도전형을 갖는 베이스 영역; 및상기 베이스 영역의 표면상에 형성되는 제 1 도전형을 갖는 도전성 에미터 영역을 구비하는 것을 특징으로 하는 바이폴라 트랜지스터 구조물.
- 실리콘 기판내에 형성되는 N+ 매몰층;상기 매몰층상에 형성되는 N- 에피택셜층;그들 사이에 N- 액티브 디바이스 영역을 정의하도록 에피택셜층내에 형성되는 공간적으로 떨어진 산화물 격리 영역들;상기 액티브 디바이스 영역내에 형성되는 N+ 싱크 영역;상기 N+ 싱크 영역과는 별도로 공간적으로 떨어지도록 상기 액티브 디바이스 영역내에 형성되는 P- 베이스 영역;상기 P- 베이스 영역의 표면상에 형성되는 N+ 폴리실리콘 에미터 영역; 및상기 N+ 폴리실리콘 에미터 영역과 상기 P- 베이스 영역 사이의 경계면에서 상기 P- 베이스 영역내에 형성되는 N 형 에미터 접촉 영역을 구비하는 것을 특징으로 하는 통합된 단일 폴리실리콘 바이폴라 NPN 트랜지스터 구조물.
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