KR100349729B1 - 바이폴라트랜지스터의베이스형성시의경사주입사용법 - Google Patents

바이폴라트랜지스터의베이스형성시의경사주입사용법 Download PDF

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Abstract

바이폴라 트랜지스터를 제조함에 있어서, 반도체 도우펀트는 일부가 상기 트랜지스터용 베이스 영역을 구성하는 도우핑된 영역을 한정하도록 베이스 도우핑 동작중에 반도체 몸체부내로 도입된다. 상기 베이스 도우핑 동작은 수직에 대하여 최소한 15°경사진 각도로 상기 몸체부내로 이온 주입하는 단계를 수반한다. 최소 측면 베이스 두께 및, 상기 베이스 영역이 절연용 전계 영역의 경사 측벽에 인접하는 경우, 최소 측벽 베이스 두께는 최소 수직 베이스 두께에 대하여 증가한다. 결과적으로, 콜렉터 - 에미터 항복 전압의 크기가 전형적으로 증가한다. 최소 측면인 측벽 및, 수직 베이스 두께는 최소 측면 베이스 두께 및 최소 측벽 베이스 두께가 최소 수직 베이스 두께로 부터 개별적으로 제어될 수 있는 방식으로 경사 각도 및 베이스 주입 에너지에 따라 변화한다.

Description

바이폴라 트랜지스터의 베이스 형성시의 경사 주입 사용법{USE OF OBLIQUE IMPLANTATION IN FORMING BASE OF BIPOLAR TRANSISTOR}
사용분야
본 발명은 반도체 디바이스에 관한 것이다. 보다 구체적으로는, 본 발명은 바이폴라 트랜지스터의 제조 방법에 관한 것이다.
배경기술
에미터, 콜렉터, 및 개재 ( intervening ) 베이스로 구성되는 바이폴라 트랜지스터는 전형적으로 반도체 몸체부의 주 표면을 따라 수직 배열로 제조된다. 도면을 참조하면, 제 1 도에는 IEEE Cust. Integ. Circs. Conf., 9 - 12 May 1993, pp. 24. 2. 1 - 24. 2. 4. 에 실린 Stolfa 등이 저술한 " A BiCMOS 0.8 ㎛ PROCESS WITH A TOOLKIT FOR MIXED - MODE DESIGN " 에 기술된 유형인 종래의 수직 NPN 트랜지스터가 예시되어 있다. 제 1도의 트랜지스터는 P-기판 (10) 및 상부 N 에피택셜 층 (12) 으로 구성되어 있는 실리콘 반도체 몸체부로 부터 제조된다.
P 베이스 영역 (18)및 N+ 에미터 영역 (20)은 전계 산화물 (16) 에 인접한 베이스 영역 (18) 을 지니는 에피택셜 층 (12) 내에 위치한다. 콜렉터는 베이스 영역 (18) 하부에 놓인 N 에피택셜 층 (12) 의 일부와 N+ 매입 층 (14) 으로 형성된다. 베이스 영역 (18) 의 측면에 위치한 작은 부분의 에피택셜 층 (12) 은 또한 일정하게 콜렉터의 부분으로 작용한다. 제 1 도의 아이템 ( item : 22, 24 ) 은 콜렉터 - 베이스 및 에미터 - 베이스 접합부를 가리킨다. 트랜지스터는 P+ 베이스 접촉 영역 (26) 및 N+ 콜렉터 접촉 영역 (28) 을 부가적으로 포함한다.
베이스 영역 (18) 과 에미터 영역 (20) 은 접합부 (22, 24) 를 각각 한정하도록 상부 표면의 적당한 부분을 통하여 에피택셜 층 (12) 내로 적당한 P형 및 N 형 도우펀트 ( dopant ) 를 삽입함으로써 형성된다. 전형적으로 P 형 도핑은 (a) 도우펀트가 층 (12) 으로 들어가는 곳을 제어하도록 적당한 시일드 ( shield ) 를 사용하여 붕소 함유 물질 ( species ) 을 층 (12) 내로 이온 주입하는 단계 및 (b) 상기 주입된 붕소를- 활성화시켜 층 (12) 내로 그것을 보다 깊이 주입하도록 반도체 몸체부를 어닐링 ( annealing ) 하는 단계를 수반한다.
일반적으로 " 베이스 주입물 " 로 칭하는, P 형 이온 주입시 사용되는 시일드는 전계 산화물 (16) 의 부분으로 이루어져 있다. 상기 베이스 - 주입물 전계는 위치가 제 1 도에서 점선 (30) 으로 표시된 포토레지스트를 종종 포함한다.
상기 베이스 주입은 상부 에피택셜 표면에 ( 거의 ) 수직방향으로 이행된다. 전형적인 경우에 있어서, 베이스 주입은 결정 구조를 따라 바람직하지 않은 채널 형성 ( channeling ) 을 감소시키도록 수직선 - - 예컨대, 상부 에피택셜 표면에 보통 직각인 방향 - - 에 대해서 7 ° 의 경사 각도 ( tilt angle )로 이행된다.
차후의 어닐 공정시, 주입된 P 형 도우펀트의 일부는 하부와 측면으로 확산되어 제 1 도에서의 콜렉터 - 베이스 접합부 (22) 를 형성한다. 측방향 확산율은 수직 확산율 보다 다소 떨어진다.
선행 기술인 제 1 도의 트랜지스터는 다음과 같은 방식으로 동작한다. 베이스 - 에미터 전압이 적당한 값으로 증가되는 경우, 에미터 영역 (20) 내의 전자들은 배이스 영역 (18) 및 에피택셜 층 (12) 의 도포되는 부분을 하부로 가로질러 매입 층 (14) 으로 이동한다. 그리고나서 상기 전자들은 매입 층 (14) 을 따라 측방향으로 그리고 콜렉터 접촉 영역 (28) 수직 윗 방향으로 상부 에피택셜 표면으로 이동한다. 베이스 영역 (18) 을 통한 전류 흐름이 주로 수직 방향으로 이루어지지만, 일부 전자들은 베이스 영역 (18) 의 에지를 측방향으로 통과한다. 상기 측방향 전류 흐름은 트랜지스터 동작에 상당히 영향을 끼칠 수 있음으로 트랜지스터 성능을 검사하는데 고려될 필요가 있다.
중요한 트랜지스터의 특성은 베이스가 개방 ( 비접속 ) 상태에서 콜렉터 - 에미터 간의 항복 전압 ( BVCEO)이다. BVCEO는 콜렉터 전류가 작은 VCE증가와 함께 매우 빠르게 증가하기 시작하는 콜렉터 - 에미터의 근사값이다. 이는 애벌란시 하전 ( avalanche charge ) - 캐리어의 증가 또는 펀치 - 스루 ( punch - through ) 에 의해 발생할 수 있다. 펀치 - 스루시에, 콜렉터 - 베이스 접합부의 공핍 영역은 에미터 - 베이스 접합부의 공핍 영역으로 확장된다. 대개 상기 두 영역 사이에 위치한 확산 제한 준 중립 ( quasi - neutral ) 영역은 제거됨으로써, 베이스를 통과하는 하전 캐리어의 갯수가 VCE의 증가와 함께 바람직하지 못한 방식으로 빠르게 증가하도록 한다.
선행 기술인 제 1 도의 디바이스에 대한 측방향으로의 베이스 영역 (18) 의두께는 수직 방향으로의 베이스 두께와 차이가 있다. 특히, 측방향으로의 최소 베이스 두께 ( tBL) 는 수직 방향으로의 최소 베이스 두께 ( tBV) 보다 크거나 작을 수 있다. 제 1 도에 나타낸 바와 같이, 최소의 측면 베이스 두께 ( tBL) 는 상부 반도체 표면에서 발생한다. 또한 최소의 수직 베이스 두께 ( tBV) 는 대략 평균 수직 베이스 두께이다. 두께 ( tBL, tBV) 사이의 특정 관계는 베이스 주입과 확산의 역학에 그리고 포토레지스트 (30)의 에지가 상부 반도체 표면을 따라 tBL위치에서 에미터 영역 (20)의 에지로 부터 오프셋 ( offset ) 되는 양 ( DOS) 에 좌우된다.
tBL이 제 1 도의 트랜지스터 내의 tBV보다 작은 경우, 우선적으로 베이스 영역 (18) 은 tBL위치에서 측방향 에지를 따라 펀치 스루된다. 콜렉터 - 에미터 간의 항복 전압 ( BVCEO) 이 펀치 - 스루에 의해 제어되는 경우, BVCEO는 감소된다. 콜렉터 - 에미터 간의 누설 전류 ( ICEO) 는 증가된다. 이러한 효과는 모두 바람직하지 않다. 요컨대, 트랜지스터 특성은 tBL이 tBV보다 작은 경우 상당히 성능 저하된다.
충분히 높은 값으로 오프셋 간격 ( DOS)을 설정함으로써, tBL은 tBV보다 커지게 된다. 그렇지만, 이는 전형적으로 트랜지스터가 차지하는 측면적을 증가시키는 바람직하지 못한 결과를 불러온다. 구체적으로 말하면, 베이스 영역 (18) 은 베이스 주입 및 확산의 역학 관계로 인해 수직의 tBL새도우 ( shadow ) 를 넘어 측방향으로 간격 ( DBLG) 만큼 팽창된다. 전형적으로 팽창 간격 ( DBLG) 은 tBL과 비교하여 큰 편이다. 예시된 실례에 있어서, DBLG는 tBL보다 크다.
tBL를 tBV보다 크게 만들기 위해 오프셋 ( DOS) 이 어떤 양만큼 증가되는 경우, 팽창 간격 ( DBLG) 은 동일한 양만큼 제 1 도에서 좌측으로 이동됨으로써, 베이스 영역 (18) 의 측면 크기를 증가시킨다. 이는, 베이스 영역 (18) 과 콜렉터 접점 (28) 사이의 간격이 부가적인 측면 트랜지스터 작용을 피하기 위해 일정하게 유지되는 경우 트랜지스터의 측면 크기가 해당하는 만큼 증가될 필요가 있다.
두께 ( tBV) 를 증가시키지 않고 두께 ( tBL) 를 증가시키는 기술, 바람직하기로는 트랜지스터 면적을 상당히 증가시키지 않고 tBV보다 크거나 같은 값으로 설정할 수 있는 기술을 습득하는 것이 바람직하다.
또한 지나치게 작은 측면 베이스 두께의 문제점은 에미터가 벽으로 에워싸인 산화물 절연 수직 바이폴라 트랜지스터에서의 관심사이다 - 예컨대, 에미터의 부분은 절연 산화물과 접촉한다. IEEE Bipolar Circs, & Tech. Meeting, 7 - 8 October 1922, PP 117 - 120 에 실린, Ratnam 등이 저술한 " The effect of Isolation Edge Profile on the Leakage and Breakdown Characteristics of Advanced Biploar Transistors " 에는 이러한 문제점을 해결하고 있다.
제 2 도에는 Ratnam 등의 저서에서 시뮬레이션된 벽이 쳐진 에미터 ( walled- emitter ) 수직 NPN 트랜지스터 컴퓨터의 프로파일이 예시되어 있다. 상기 시뮬레이션된 트랜지스터에는 N- 콜렉터 영역 (34), P 베이스 영역 (36), 및 N+ 에미터 영역 (38) 이 포함되어 있으며, 그 모두는 단결정 실리콘으로 구성되어 있다. 영역 (34 - 38) 모두는 전계 - 산화물 영역 (40) 의 내부 측벽에 인접해 있다. N+ 에미터 영역 (38) 은 상부 N+ 폴리실리콘 에미터 접점 (42) 으로 부터 도우펀트 외부 확산에 의해 자기 정렬된 방식으로 형성된다. 아이템 (44, 46) 은 콜렉터 - 베이스 및 에미터 - 베이스 접촉부이다.
제 2 도의 전계 - 산화물 영역 (40) 은 영역 (36, 38) 이 전계 산화물 (40) 에 인접한 잘 알려진 " 새의 부리 " ( bird's beak ) 의 모양을 갖추고 있다. 전계 산화물 (42) 의 새의 부리 모양으로 인해 전계 산화물 (40) 의 측벽을 끼고 있는 베이스 영역의 최소 두께 ( tBW) 는 수직 방향으로의 최소 수직 베이스 두께 ( tBV) 보다 상당히 작아진다. Ratnam 등의 저술에서 논의된 바와 같이, 이는 누설 전류를 ( ICEO) 를 상당히 증가시키고 항복 전압 ( BVCEO) 을 감소시킨다. Ratnam 등은 대부분의 수직 측벽을 지니는 전계 산화물을 제공함으로써 tBV보다 작은 tBW의 문제점이 상당히 줄어들 수 있음을 지적하고 있다. 그렇지만, 이는 추가적인 공정을 필요로 한다. 제 1 도의 트랜지스터와 유사하게, 새의 부리를 제거할 필요가 있는 추가적 공정을 사용하지 않고서 두께 ( tBW) 를 증가시키는 기술을 습득하는 것이 바람직하다.
발명의 일반적인 명세
본 발명은 바이폴라 트랜지스터의 베이스를 형성하는 데 고 경사 ( high oblique ) 이온 주입을 이용한다. 고 경사 이온 주입은 베이스의 최소 측면 두께 ( tBL) 가 최소 수직 두께 ( tBV) 에 대하여 제어될 수 있도록 한다. 베이스가 전기 절연용 전계 영역의 경사진 측벽에 인접하는 경우, 본 발명의 경사 주입은 또한 측벽을 끼고 있는 최소 베이스 두께 ( tBW) 가 유사한 방식으로 제어되도록 한다. 두께 ( tBL, tBW) 모두는 베이스 주입이 보다 더 경사지게됨에 따라 두께 ( tBV) 에 대하여 증가한다.
중요한 것은, 트랜지스터가 차지하는 측면적을 상당히 증가시키지 않고서 두께 ( tBL, tBW) 가 본 발명에서 증가될 수 있다는 것이다. 베이스의 에지에서의 펀치 - 스루, 및 트랜지스터 특성의 부수적 저하는 디바이스 팩킹 밀도 ( packing density ) 을 떨어뜨리지 않고 쉽게 회피될 수 있다. 본 발명은 선행기술 이상의 실질적인 진보성을 제공한다.
구체적으로는, 본 발명에 따라서, 반도체 도우펀트는 베이스 도핑 작업시 상부 표면을 통해 반도체 몸체부내로 삽입되어 도핑된 영역 밖에 있는 반도체 몸체부의 인접 재료와 PN 접합을 형성하는 도핑된 영역을 한정한다. 도핑된 영역의 부분은 트랜지스터에 대한 베이스 영역을 구성한다. 베이스 도핑 작업은 상부 반도체 표면에 보통 직각인 방향에 대해 적어도 15°, 바람직하기로는 적어도 20° 의 경사 각도로 도우펀트를 반도체 몸체부내로 이온 주입하는 단계를 수반한다.
보통 반도체 몸체부는 상기 주입 단계에 뒤이어 어닐링된다. 상기 어닐은 도우펀트를 활성화시켜 반도체 몸체부내의 바람직한 위치로 그것을 확산시킨다.
베이스 영역에 상반되는 도전형 ( conductivity type )의 표면 인접 제 2 영역은, 베이스 도우펀트가 반도체 몸체부로 들어가는 상부 표면 일부와 부분적으로 중첩되는 상부 표면 일부를 통해 베이스 도우펀트에 상반되는 도전형의 도우펀트를 반도체 몸체부내로 삽입시킴으로써 형성되는 것이 바람직하다. 베이스 도핑 작업 전후에 시작될 수 있는 이러한 제 2 도핑 작업은, 베이스 영역이 제 2 영역과 PN 접합부를 형성하고 두 영역 밖에 있는 반도체 몸체부의 재료로 부터 제 2 영역을 분리하는 방식으로 이행된다. 상기 제 2 영역은 일반적으로 트랜지스터의 에미터 영역이다.
베이스 도핑 작업의 역학에 기인하여, 최소 측면 베이스 두께 ( tBL) 및, 베이스 영역이 전계 절연 영역의 경사진 측벽에 인접하는 경우 최소 측벽 베이스 주께 ( tBW) 는 경사 각도가 증가함에 따라 증가한다. 콜렉터 - 에미터 간의 항복 전압 ( BVCEO) 이 베이스 영역의 에지를 따라 펀치 - 스루에 의해 제어되는 경우, 콜렉터 - 에미터 전압은 펀치 스루를 초래하도록 더 큰 크기에 달해야 한다. 따라서, 항복 전압 ( BVCEO) 의 크기는 상승된다. 콜렉터 - 에미터 간의 누설 전류 ( ICEO) 는 감소한다.
게다가, 최소 수직 베이스 두께 ( tBV) 는 경사 각도가 증가함에 따라 감소한다. 주입각의 적당한 높은 값을 선택함으로써, tBL및 tBW모두는 tBV를 초과한다.따라서, 펀치 - 스루는 베이스의 에지에서 일어나지 않는다.
본 발명의 경사 베이스 주입의 사용법은 중요한 제어 메카니즘을 트랜지스터 제조 공정에 도입하고 있다. tBL및 tBW가 경사 각도의 함수로서 변화하는 방법은 tBL이 경사 각도의 함수로서 변화하는 방법과는 현저한 차이가 있다.
특히, tBL및 tBW는 경사 각도의 증가와 함께 증가하는 것이 보통인 반면에, tBV는 경사 각도가 증가하면서 감소하는 것이 보통이다. 따라서 베이스 주입시 경사 각도 및 주입 에너지를 조정하면 tBL및 tBV는 tBV로 부터 개별적으로 제어될 수 있다. 이는 동적 ( dymanic ) 트랜지스터의 성능을 최적화하는 데 약간의 편의를 제공한다. 예를들어, 보다 큰 허용도 ( latitude ) 는 트랜지스터의 전류 이득을 향상시키기에 유용하다. 요컨대, 본 발명은 상당히 이로운 점이 있다.
도면의 간단한 설명
제 1 도 및 제 2 도는 종래의 수직 바이폴라 트랜지스터에 대한 단면도이다.
제 3a, 3b, 3c 및 제 3d 도는 본 발명에 따라 수직 바이폴라 트랜지스터를 제조하는 단계들을 예시한 단면도이다.
제 4 도는 시뮬레이션된 바이폴라 트랜지스터에 대한 베이스 - 주입 경사 각도의 함수로서의 두께 ( tBL, tBV) 그래프이다.
제 5 도는 본 발명에 따라 고 경사 베이스 주입으로 제조된 시뮬레이션된 바이폴라 트랜지스터의 프로파일이다.
제 6 도는 종래의 베이스 주입으로 제조된 시뮬레이션된 기선 ( baseline ) 바이폴라 트랜지스터의 프로파일이다.
제 7a, 7b, 7c, 7d 및 제 7e 도는 제3a - 3c 도의 본 발명 공정의 세부적 실행에 대한 단면도이다.
제 8a, 8b, 8c 도는 제 7c - 7e 도에 도시된 단계들과 대체될 수 있는 단계들을 나타낸 단면도이다.
제 9 도는 이온 주입 시스템내의 웨이퍼의 단순화된 다이어그램이다.
도면 및 바람직한 실시예의 설명에서는 동일 또는 매우 유사한 아이템 ( 들 ) 을 나타내기 위해서 비슷한 참조 부호가 사용된다.
바람직한 실시예의 설명
일반적으로 제 3a - 3d 도 ( 합해서 " 제 3 도 " 라함 ) 에는 베이스 크기를 제어하기 위해 본 발명에 따른 고 경사 베이스 주입을 사용하여 수직 바이폴라 트랜지스터를 제조하는 방법이 예시되어 있다. 출발점은 제 3a 도에 도시된 주 N 형 영역 (50) 을 지니는 단결정 반도체 몸체부이다. 전형적으로 반도체 몸체부는 실리콘으로 이루어져 있지만 게르마늄이나 갈륨 비소화물과 같은 다른 반도체로 구성될 수 있다. 주 영역 (50) 내의 순수 도우펀트 농도는 제 3a 도에서 " N " 을 사용하여 표시된 바와 같이 중간 레벨 상태로, 또는 경량 레벨 상태에 있을 수 있다. 영역 (50) 은 하나 이상의 고농도로 도핑된 N 형 영역 ( 도시되지 않음 ) 을 포함할 수 있다.
전기 절연용 전계 영역 (52) 은 종래의 기술에 의해 주 영역 (50) 의 상부표면을 따라 제공된다. 전계 - 절연 영역 (52) 은 부분적으로 주 영역 (50) 내로 가라 앉는다. 제 3a 도에는 완전히 도시되지 않았지만, 전계 절연 영역 (52) 은 주 영역 (52) 의 상부를 완전히 측방향으로 애워싼다. 전계 영역 (52) 은 제 3a 도에 표시된 경사진 내부 측면을 지닌다.
실례를 들어, 전계 - 절연 영역 (52) 이 주 영역 (50) 의 상부 표면 위로 연장되는 높이는 전계 영역 (52) 이 영역 (50) 내로 연장되는 깊이보다 상당히 작게 도시되어 있다. 그렇지만, 영역 (52) 의 상부 표면은 제 3a 도에 도시된 것보다 상당히 높거나 낮을 수 있다. 주 영역 (50) 이 실리콘으로 구성되는 경우, 전형적으로 전계 영역 (52) 은 주로 실리콘 산화물로 구성된다.
얇은 보호층 (54) 은 전계 - 절연 영역 (52) 으로 에워싸인 상부 반도체 표면의 부분을 따라 선택적으로 제공된다. 보호층 (54) 은 전형적으로 전기 절연체로 형성되지만 전기 절연체 상에는 금속이나 반도체 재료로 이루어질 수 있다.
주 영역 (50) 이 실리콘으로 이루어져 있는 경우, 보호층 (54) 은 전형적으로 열성장 실리콘 산화물이다.
포토레지스트의 패터닝된 층 (56) 은 종래의 기술에 의해 상기 구조의 상부 표면을 따라 제공된다. 제 3b 도를 참조. 포토레지스트 층 (56) 은 전계 절연 영역 (52) 에 의해 측방향으로 둘러쌓인 반도체 재료의 부분상에 위치한 개구부 ( opening ) 를 지닌다. 포토레지스트 (56) 와 포토레지스트 (56) 로 도포되지 않은 전계 영역 (52) 의 부분을 결합하면 복합 베이스 주입 시일드가 구성된다.
트랜지스터 베이스의 제조는 상기 복합 베이스 주입 시일드내의 개구부를 통해 상부 반도체 재료내로 P 형 반도체 도우펀트를 이온 주입함으로써 시작된다. 보호층 (54) 이 존재하는 경우, P 형 도우펀트는 층 (54) 의 도포되지 않은 부분을 통과한다. 제 3b 도에서의 화살표 (58) 는 주입 단계를 나타낸다. 복합 주입 시일드의 에지를 끼고 있는 작지만 매우 증요한 면적을 제외하고, 주입 시일드는 P 형 도우펀트가 상기 시일드에 의해 수직으로 도포된 반도체 재료로 들어가는 것을 방지한다.
일반적으로 주입된 P 형 도우펀트는 주입 에너지 및 선량 ( dosage ) 에 따라 반도체 재료내에서 Gauss 방식으로 수직 분배된다. 제 3 도에서의 작은 " x " 는 주입된 도우펀트의 절정 농도의 위치를 가리킨다. 전형적으로 P 형 도우펀트는 주 영역 (50) 이 실리콘인 경우 붕소 또는 보론 디플로라이드 ( boron difloride ) 형태로 제공적 붕소이다.
P 형 베이스 주입은 수직선 - - 예컨대, 상부 반도체 표면에 보통 직각인 방향 - - 에 대하여 경사 각도( θ ) 로 이행된다. 경사 각도 ( θ) 는 적어도 15 ° 이다. 하기에 기술되는 바와 같이, 베이스 - 주입 경사 각도 ( θ ) 는 전형적으로는 40 - 50 °이상이다. 따라서, 베이스 주입은 영역 (50) 의 상부 표면에 대하여 경사 각도가 크다.
상기 베이스 주입은 주어진 방향으로 이온 빔을 제공하는 이온 공급원을 지니는 이온 주입 장치로 이행된다. 경사 각도 ( θ) 는 규정된 방식으로 전형적으로는 일정한 회전율로 상부 반도체 표면에 직각으로 회전된다. 이는 보통 제 3b 도의 구조의 회전을 수반하지만 적당한 경로를 통해 이온 빔의 공급원을 이동시켜 이행될 수 있다. 경사 각도 ( θ) 의 회전에 대한 3 차원의 기하학적 도형이 하기에 논의되는 제 9 도에 도시되어 있다.
베이스 주입시, 상기 이온 빔은 트랜지스터 구조의 상부 표면을 가로질러 비교적 균일한 방식으로 2 차원적으로 스캐닝됨으로써 주입 선량은 주입된 영역을 가로질러 비교적 일정하다. 2 차원적 스캐닝은 임의의 다수의 종래 기술에 따라 이행된다. 예를들어, 제 3 도의 구조는 이온 빔이 고정되는 동안 이동될 수 있다. 변형적으로, 이온 빔은 편향될 수 있으며 또는 이온 빔의 공급원은 이동될 수 있다. 게다가, 이온 빔과 제 3b 도의 구조는 이동될 수 있다.
베이스 주입의 경사 특성으로 인해, 상당량의 주입된 P 형 도우펀트는 주입 시일드에 의해 도포된 반도체 재료의 작은 부분으로 들어간다. 이러한 도우펀트의 부분은 제 3b 도에서 좌측의 작은 " x " 와 우측의 작은 " x " 로 표시된다. 이러한 두개의 " x " 는 다른 " x " 와 비교하여 약간 상승됨으로써 주입 시일드 아래에 있는 에지 영역내의 주입된 도우펀트의 최대 농도 위치는 경사 주입 역학의 결과로서 위로 굽어 있음을 나타낸다.
포토레지스트 (56) 를 제거한 후의 어떤 시점에서, 상기 구조는 주입된 P 형 도우펀트를 활성화시키고 격자 손상을 회복시키도록 어닐링된다. 어닐 처리하는 동안, 주입된 도우펀트의 부분은 하부 및 측면으로 확산되어 베이스 전구체 ( precursor ) 영역을 형성한다. 베이스 어닐은 베이스 주입 직후에 이행될 수 있다. 이 경우는 아이템 (60) 이 베이스 전구체 영역인 제 3 도에 도시되어 있다. 제 3c 도의 아이템 (62) 은 콜렉터 - 베이스 PN 접합부이다. 예시적인 목적으로, 현재 제거되고 패터닝된 포토레지스트 (56) 의 위치는 점선으로 표시되어 있다. 경사 주입으로 인해, 베이스 전구체 영역 (60)의 부분은 현재 제거된 포토레지스트 (56) 의 위치 아래에 그리고 전계 - 절연 영역 (52) 의 경사진 측벽 아래에 놓여있다.
변형적으로, 상기 베이스 어닐은 트랜지스터 제조 공정에서 나중에 이행될 수 있다. 예를들어, 베이스 어닐은 하기에 기술되는 에미터 어닐과 합체될 수 있다.
N 형 반도체 도우펀트는 베이스 도핑 작업시 복합 주입 시일드에 의해 도포되지 않은 상부 표면적의 부분을 통해 P 베이스 전구체 영역 (60) 의 표면 인접부분내로 삽입된다. 다른 말로하면, N 형 도우펀트는 P 형 베이스 도우펀트가 이온 주입되는 상부 반도체 표면 부분과 중첩하는 상부 반도체 표면 부분을 통과한다. N 형 도우펀트는 제 3b 도에 도시된 상부 반도체 표면을 따라 고농도로 도핑된 N 형 에미터 영역 (64) 을 형성한다. 주 영역 (50) 이 실리콘인 경우, N 형 도우펀트는 전형적으로 비소 ( arsenic ) 나 인 ( phosphorus ) 이다. 제 3d 도에서의 아이템 (66) 은 에미터 - 베이스 PN 접합부를 가리킨다.
임의의 많은 기술들이 N+ 에미터 영역 (64) 을 형성하는데 구체적으로 사용될 수 있다. 예를들어, 에미터 영역 (64) 은 (a) 주입된 도우펀트를 활성화시켜 그것을 하부 및 측면으로 확산시키도록 어닐에 앞선 선택적 이온 주입, (b) 폴리실리콘 에미터 접점으로 부터의 확산, 또는 (c) N 형 도우펀트의 가스 형태로 부터의 확산에 의해 형성될 수 있다. 에미터 영역 (64) 의 부분이 제 3d 도의 전계 - 절연 영역 (52) 에 인접해 있지만, 에미터 영역 (64) 은 변형적으로 벽이 없는 방식으로형성될 수 있다. 에미터 영역 (64) 이 형성되는 방법에 따라, 보호층 (54) 은 제자리에 유지되고, 완전히 제거되며, 또는 또 다른 보호층으로 대체될 수 있다. 제 3d 도에는 보호층 (54) 이 제거되어 있는 실시예가 도시되어 있다.
베이스 전구체 영역 (60) 의 잔존하는 P 형 부분 (60R) 은 트랜지스터 베이스의 적어도 일부를 구성한다. 에미터 영역 (64) 을 형성하는 동안, P 베이스 영역 (60R) 은 크기가 다소 확장될 수 있다. 이점에 관해서, 에미터 도핑 중에 이행되는 임의의 고온도 작업은 위에서 지적된 바와 같이, 베이스 어닐의 일부 또는 전부를 이룰 수 있다. 게다가, 에미터 도핑 이전에 베이스 주입을 이행하는 대신, 베이스 주입 및 어닐은 에미터 도핑 이후에 이행될 수 있다. 각 경우에서, 최종 결과는 제 3d 도의 구조이다.
P+ 베이스 영역 (60R) 은 고농도로 도핑된 P 형 베이스 접촉 영역 (제 3d 도의 평면 외부에 위치하여 제 3d 도에는 도시되지 않음 ) 을 통해 상부 반도체 표면의 정상에 형성된 상부 바깥의 베이스 접점 ( 도시되지 않음 ) 에 연결된다. 베이스 영역 (62R) 의 위에 있는 주 영역 (50) 의 부분은 트랜지스터 콜렉터의 적어도 일부를 구성한다. 전형적인 형태에 있어서, 콜렉터 베이스 영역 (60R) 을 넘어 측방향으로 연장되고 고농도로 도핑된 N 형 콜렉터 접촉 영역 (도시되지 않음) 을 통해 상부 반도체 표면 정상에 제공된 상부 바깥의 콜렉터 접점 (또한 도시되지 않음 ) 에 연결된다. 변형적으로, 외부 접점 - 콜렉터 간의 연결은 상기 구조의 하부로 부터 제공될 수 있다. 외부 에미터 접점 ( 도시되지 않음 ) 은 에미터 영역 (64) 위에 놓인다.
N+ 에미터 영역의 벽이 없는 측면 에지는 포토레지스트 층 (56) 의 에지 위치로 부터 양 ( DOS) 만큼 오프셋된다. 예시된 한 실례에 있어서, 포토레지스트 (56) 의 위치는 에미터 영역 (64) 의 좌측에 위치한다. 그렇지만, 포토레지스트(56) 의 위치는 부분적으로 영역 (64) 위에 놓일 수 있음으로써, 오프셋 간격 ( DOS) 이 음의 값을 효과적으로 갖도록 한다.
제 3d 도의 아이템 ( tBV, tBL, tBW) 각각은 베이스 영역 (60R) 의 최소 수직 두께, 에미터 영역 (64) 의 벽이 없는 에지에서의 최소 측면 베이스 두께, 및 전계 - 절연 영역 (52) 의 경사진 측벽을 끼고 있는 최소 베이스 두께를 나타낸다. 최소 수직 베이스 두께 ( tBV) 는 대략 베이스 영역 (60R) 의 평균 수직 두께이다. 최소 측면 베이스 두께 ( tBL) 는 상부 반도체 표면을 따라 발생한다. 제 3d 도에서의 아이템 ( tE) 은 에미터 (64) 의 ( 수직 ) 두께이다.
두께 ( tBV, tBL, tBW) 는, 두께 ( tBV) 가 θ의 증가로 감소하는 동안 두께 ( tBL, tBW) 모두가 θ의 증가와 함께 증가하는 방식으로 베이스 - 주입 경사 각도 ( θ) 에 따라 변화한다. tBV가 일정한 값으로 유지되는 경우, tBL및 tBW는 경사 각도 ( θ) 을 증가시킴으로써 증가하게 된다. 콜렉터 - 에미터 간의 항복 전압 ( BVCEO) 이 상부 반도체 표면을 끼고 있거나 또는 전계 - 절연 영역 (52) 의 측벽을 끼고 있는 베이스 영역 (60R) 의 에지에서 펀치 - 스루에 의해 제어되는 경우, 15°이상으로, 바람직하기로는 적어도 20 °로 경사 각도를 설정하면 항복 전압( BBCEO) 의 크기는 경사 각도 ( θ)가 15 °이하인 경우에 발생하는 것보다 더 커지게 된다. 콜렉터 - 에미터 간의 누설 전류 ( ICEO) 는 감소된다.
오프셋 ( DOS) 과 에미터 두께 ( tE) 가 적당한 값을 갖는 경우, 두께 ( tBL, tBW) 는, 90 °보다는 약간 작은 최대 주입 각도( θMAX) 와 15 ° 사이의 범위에서 경사 각도 ( θ) 의 적당히 높은 값을 이용함으로써 tBV보다 크거나 같은 값으로 설정될 수 있다. 이는 실질적으로 베이스 영역 (62R) 의 에지에서 펀치 - 스루를 회피한다. 다음에는 항복 전압 ( BVCEO) 은 두께 ( tBL) 및/또는 두께 ( tBW) 보다는 오히려 두께 ( tBV) 에 좌우된다. 누설 전류 ( ICEO) 에도 동일하게 적용된다.
두께 ( tBL, tBV) 사이의 관계를 좀더 자세히 고려해 보자. 제 4 도에는 경사 각도 ( θ) 의 함수로서 두께 ( tBL, tBV) 에 대한 컴퓨터 시뮬레이션이 도시되어 있다. 이러한 시뮬레이션에서, 오프셋 간격 ( DOS) 은 0.12 ㎛ 이며, 에미터 두께 ( tE) 는 0.07 ㎛ 이다. 제 5 도에서는, 경사 각도( θ)이 본 발명에 따라 50 °로 설정되는 경우에 제 4 도에서 시뮬레이션된 수직 NPN 트랜지스터의 부분적 프로파일이 도시되어 있다. 제 6 도에는 경사 각도 ( θ)가 0 °인 경우를 제외하고 제 5 도에서 시뮬레이션된 트랜지스터와 동일한 시뮬레이션된 기선 ( baseline )NPN 트랜지스터의 부분적 프로파일이 도시되어 있다. 본질적으로, 제 6 도는 제 1 도에 도시된 것과 같은 선행기술인 트랜지스터의 컴퓨터 시뮬레이션이다. 이러한 이유 때문에, 제 6 도의 트랜지스터는 제 1 도에서 사용된 참조 부호가 부여되어 있다.
제 1 도 및 제 6 도의 종래 트랜지스터내의 P 베이스 영역 (18) 에 있어서, 제 3d 도 및 제 5 도의 트랜지스터 내의 P 베이스 영역 (60R) 은 베이스 주입 및 확산의 역학에 기인하여 tBL위치를 넘어 간격 ( DBLG) 만큼 팽창되어 있다. 그렇지만, 제 3d 도 및 제 5 도의 트랜지스터를 제조하는 데 이용되는 고 경사 베이스 주입으로 간격 ( DBLG) 은 상당히 작아지고 최소 측면 베이스 두께 ( tBL) 는 제 1 도 및 제 6 도의 트랜지스터내의 것보다 상당히 더 크게된다. 즉, 두께 ( tBL) 는 선행 기술의 트랜지스터내에서 보다 본 발명의 트랜지스터내에서 총 에미터 - 베이스 측면 간격 ( DBLG+ tBL) 이 휠씬 더 크다. 본 발명은 선행 기술에서 보다 총 에미터 - 베이스 간격 ( DBLG+ tBL) 을 횔씬 더 효율적으로 사용한다.
제 5 도의 시뮬레이션에서 에미터 - 베이스 간격 ( DBLG+ tBL) 은 제 6 도의 시뮬레이션에시 보다 큰 대략 0.1 ㎛ 이다. 그렇지만, 제 5 도의 시뮬레이션에서의 파라미터 값은, 간격 ( DBLG+ tBL) 이 오프셋 ( DOS) 의 값 또는 베이스의 측면 크기를 상당히 변화시키지 않고 두 시뮬레이션에서 대략 동일하도록 조정될 수 있다. 그리고나서 두 트랜지스터 모두는 대략 동일한 측면적을 차지하게 된다.
그렇지만, tBL은 베이스 영역 (60R) 의 에지에서 펀치 - 스루를 피하기 위해 본 발명에 따라 제조된 트랜지스터에서 tBV를 초과한다. 따라서 본 발명은 트랜지스터가 차지하는 면적을 증가시키지 않고서 최소 측면 베이스 두께 ( tBL)가 베이스 영역 (60R) 의 에지에서 펀치 - 스루를 피하기에 충분한 값으로 중가되도록 한다.
대략 근접하게, 최소 수직 베이스 두께 ( tBV) 는 경사 각도 ( θ ) 의 코사인 ( cosine ) 에 따라 선형적으로 변화된다. 마찬가지로, 최소 측면 베이스 두께 ( tBL) 는 대략 제 1 의 근사치에 가까운 경사 각도 ( θ) 인 사인 ( sine ) 에 따라 선형적으로 변화한다. 즉,
이며, 여기서 파라미터 ( RV, RL) 는 주입 에너지와 선량에 좌우된다. 전형적으로 파라미터 ( RV, RL) 는 대략 동일하다.
방정식 ( 1, 2 ) 에서는 최소 측면 베이스 두께 ( tBL) 가 경사 각도 ( θ) 의 증가로 증가하는 반면 최소 수직 베이스 두께 ( tBV) 는 θ 가 증가하면서 감소됨을 알 수 있다. 파라미터 ( RV, RL) 가 베이스 주입시 주입 에너지에 좌우되기 때문에, tBL은 경사 각도 ( θ) 의 값과 베이스 주입 에너지를 조정함으로써 tBV로부터 개별적으로 제어될 수 있다. 최소 측벽 레이스 두께 ( tBW) 에도 동일하게 적용된다. tBW가 θ 의 증가로 증가하는 반면 tBV는 θ 증가로 감소되기 때문에, θ 및 베이스 주입 에너지를 조정하면 tBW는 tBV로 부터 개별적으로 제어될 수 있다. 그에 따라서 전류 이득 및 다른 트랜지스터의 성능 파라미터를 최적화하는 데 부가적 편의성이 제공된다.
제 7a - 7e 도 (합해서 " 제 7 도 " 라함 ) 에는 제 3 도의 기초 공정에 대한 보다 자세한 실행예가 도시되어 있다. 제 7 도의 실행에 있어서, 반도체 몸체부는 저농도로 도핑된 P 형 단결정 실리콘 기판 (70) 및 상부의 저농도로 도핑된 N 형 에피택셜 실리콘 층 (72) 으로 구성되어 있다. 제 7a 도를 참고. 고농도로 도핑된 N 형 매입 콜렉터 층 (74) 은 P- 기판 (70) 과 N- 에피택셜 층 (72) 사이의 반금속 공유 영역 ( metallurgical interface ) 을 따라 위치한다. 제 3a 도의 주 영역 (50) 은 제 7a 도에서의 N- 에피택셜 층 (72) 과 N+ 매입 층 (74) 으로 형성된다. 층 (72, 74) 은 종래의 기술에 따라 형성된다.
전계 - 절연 영역 (52) 은 에피택셜 층 (72) 의 많은 디바이스 부분들을 측방향으로 에워싸고 있다. 그러한 두개의 에피택셜 디바이스 부분이 제 7a 도에 도시되어 있다. 고농도로 도핑된 N 형 콜렉터 접촉 영역 (76) 은 좌측 에피택셜 디바이스 부분을 통해 매입 층 (74) 아래로 연장된다. N+ 콜렉터 영역 (76) 은 종래의 기술에 따라 형성된다. 상부 에피택셜 표면 위의 전계 영역 (52) 의 높이는 에피택결 층 (72) 내의 전계 영역 (52) 의 깊이와 대략 동일하다.
포토레지스트 층 (56) 은 제 7b 도에 도시된 구조의 상부 표면을 따라 제공된다. 이러한 실시예에서, 포토레지스트 (56) 는 좌측 에피택셜 디바이스 부분 (콜렉터 접촉 영역 (76) 을 형성함 ) 위에 완전히 도포되지만 우측 에피택셜 디바이스 부분의 어느 일부상에도 연장되지 않는다.
그리고나서 적어도 15 °, 바람직하기로는 적어도 20 ° 에 해당하는 경사 각도 ( θ) 의 값으로의 베이스 주입은 상기 기술된 방식으로 이행된다. 전형적으로 상기 주입은 8E13 이온/㎤ 선량의 붕소 및 80KeV 의 에너지로 이행된다.
포토레지스트의 패터닝된 층 (78) 은 제 7c 도에 도시된 구조의 상부에 제공된다. 포토레지스트 층 (78) 은 우측 에피택셜 디바이스 부분의 좌측 일부상에 개구부를 지닌다. 상기 개구부는 제 7c 도에 나타낸 좌측 에피택셜 디바이스 부분상에 선택적으로 연장된다.
복합 에미터 주입 마스크로서 포토레지스트 (78) 및 전계 - 절연 영역 (52) 을 사용하여, N 형 도우펀트는 보호층 (54) 을 통해 포토레지스트 (78) 에 의해 도포되지 않은 P 영역 (60) 부분내로 이온 주입된다. 제 7c 도에서의 화살표 (80) 는 N 형 주입을 나타낸다. 제 7c 도의 작은 원은 주입된 N 형 도우펀트의 평균 깊이의 위치를 가리킨다. 마스크 개구부가 좌측 에피택셜 디바이스 부분상에 연장되는 경우, N 형 도우펀트는 콜렉터 접촉 영역 (76) 내로 또한 주입된다. 전형적으로 N 형 주입은 3E15 이온/㎤ 선량의 비소 및 30 KeV 의 에너지로 이행된다.
상기 구조는 주입된 P 형 및 N 형 도우펀트를 활성화시키도록 어닐링된다. 주입된 도우펀트의 일부는 하부 및 측면으로 확산되어 P 베이스 (60R) 및 N+ 에미터 (64) 를 형성한다. 제 7 도에도 이러한 점을 보여주는 구조가 도시되어 있다. P 베이스 영역 (60R) 은 전계 - 절연 영역 (52) 보다 약간 더 깊게 에피택셜 층 (72) 내로 연장된다. 경사진 베이스 주입으로 인해, tBW는 tBV보다 더 크다. 어닐 처리는 전형적으로 1000 ℃ 로 15 분동안 이행된다.
절연용 전계 영역 (52) 의 형성후의 어느 시점에서, 고농도로 도우핑된 P-형 베이스 접촉 영역 (80) 은 우측 활성 에피택셜 부분에서 에미터 영역 (64) 에 대한 위치로 부터 이격된 위치에 형성된다. P+ 베이스 접촉 영역 (80) 은 종래의 기술에 따라 형성된다. 비교적 두꺼운 전기 절연 재료 층 (82) 은 제 7e 도에 도시된 바와 같이 구조의 상부를 따라 제공된다. 보호층 (54) 이 제거되지 않는한, 절연층(82)은 층 (54) 을 포함한다.
적합한 포토레지스트 마스크를 사용하여, 개구부는 절연층 (82) 을 통해 에미터 영역 (64), 베이스 접촉 영역 (80), 및 콜렉터 접촉 영역 (76) 의 하방으로 에칭된다. 금속 접점 (84E, 84B, 84C) 은 구조의 상부에 금속층을 데포지트시키고 다른 한 포토레지스트를 사용하여 상기 금속층을 패터닝함으로써 영역 (64, 80, 76) 에 각각 제공된다. 금속의 데포지션이전에, 얇은 금속 실리사이드 부분이 영역 (64, 80, 76) 의 상부를 따라 형성될 수 있다. 제 7e 도에서의 트랜지스터 제조는 구조의 상부에 적합한 비활성화 층 ( 도시되지 않음 ) 을 데포지트시킨 다음 상기 비활성화 층을 통해 패드 개구부를 에칭함으로써 완료된다.
제 8a 도 내지 제 8c 도 ( 종합해서 " 제 8도 " ) 는 제 7b 도에 도시된 단계에서 개시하여 본 발명에 따른 수직형 NPN 트랜지스터의 제조를 완료시키는 변형적인 방식을 도시한 것이다. 이러한 변형적인 제조공정에서, 제 7b 도의 구조는 P 전구체 ( precursor ) 인 베이스 영역 (60) 을 형성하도록 어닐처리된다.
보호층 (54) 은 적합한 에천트를 사용하여 실질적으로 제거된다. 폴리실리콘 층은 구조의 상부에 데포지트되고, 적합한 N-형 도우펀트로 도우핑되며 적합한 포토레지스트 마스크를 사용하여 에칭되어 우측 활성 에피택셜 부분상에 놓이며 좌측 에지에 연장되어 있는 고농도로 도우핑된 N- 형 폴리실리콘 에미터 접점 (90)을 형성한다.
상기 구조는 N- 형 도우펀트의 일부가 폴리실리콘 N+ 에미터 접점 (90) 으로부터 및 P 영역 (60) 의 하부 일부분 내로 확산되게 하는 열처리를 받는다. N+ 에미터 영역 (64) 은 그리하여 제 8b 도에 도시된 바와 같이 폴리실리콘 에미터 접점 (90) 에 자기 정렬된 방식으로 형성된다. 고도 경사의 베이스 주입 결과로서, tBW가 다시 tBV를 초과한다.
제 7도의 공정에서와 같이, P+ 베이스 접촉 영역 (80) 은 절연용 전계 영역 (52) 의 형성후의 어느 시점에서 형성된다. 비교적 두꺼운 전기 절연 재료층 (92) 은 구조의 상부에 데포지트된다. 금속 접점 (94E, 94B, 94C) 은 그후 금속 접접 (84E, 84B, 84C) 이 제조 공정의 이전 단계에서 형성되는 동일한 방식으로 에미터 접점 (90), 베이스 접촉 영역 (80), 및 콜렉터 접촉 영역 (76) 과 접촉하도록 제공된다. 제 8c 도는 결과적인 구조를 예시한 것이다. 비활성화 층의 데포지션 및 패드 개구부의 에칭은 트랜지스터 제조를 완료시키도록 이행된다.
제 9 도는 어떠한 방식으로 베이스 주입이 회전 경사 각도 ( θ) 에서 이행되는지를 예시한 것이다. 본 발명에 따라 주입되는 바이폴라 트랜지스터는 반도체 웨이퍼 (102) 의 일부를 형성하는 반도체 다이 (100) 의 일부이다. 이온 비임 공급원 (104) 은 웨이퍼 (102) 의 상부 표면의 수직선 (108) 에 대해 경사진 각도 ( θ ) 로 이온 비임 (106) 을 제공한다. 베이스 주입시, 웨이퍼 (102) 는 상부 웨이퍼 표면의 수직선 (110) 에 대해 회전된다. 회전양은 웨이퍼 (102) 의 선택된 반경 (112) 에 대해 한정된 공간 각도 ( twisted angle ) 만큼 반시계 방향으로 측정된다. 회전 속도는 그리하여 dΦ/dt 이다.
비록 본 발명이 특정 실시예를 참고로 설명되었지만, 이러한 설명은 단지 예시를 위한 것 뿐이며 하기에 권리주장된 발명의 범위를 제한하는 것으로 해석되어선 안된다. 예를들면, 상기에 기술한 것과는 반대의 도전 형태의 반도체 재료는 유사한 결과를 이루는데 사용될 수 있다. 수직형 PNP 트랜지스터는 그리하여 tBV가 tBL및/또는 tBW보다 작도록 제조될 수 있다.
베이스 주입시, 경사 각도 ( θ ) 는 일정하게 유지되기 보다는 오히려 작은 각도 범위에 걸쳐 변화될 수 있다. 경사 각도 ( θ) 에 대한 일정 회전을 이루도록 일정 비율로 공간 각도 ( Φ) 를 변화시키는 대신에, 공간 각도 (Φ) 는, 특히 반도체 영역이 서로에 나란하고 수직으로 뻗은 라인에 배치설계되는 바이폴라 트랜지스터를 제조함에 있어서, 하나 이상의 고정값으로 설정될 수 있다. 예를들면, 제3b 도에서의 화살표 (58) 는 180 ° 만큼 차이가 나는 공간 각도 ( Φ) 의 2 개의 고정값을 표시할 수 있다. 이온은 동일 시간 주기동안 2 개의 Φ 값으로 주입되는 것이 전형적이다. 보다 일반적으로는, 베이스 주입은, n 이 양 ( + ) 의 정수인 경우 180°/n 만큼 차이가 나는 공간 각도 ( Φ) 의 2n 값으로 선택된, 전형적으로는 동일한 시간 주기 동안 이행될 수 있다.
절연용 전계 영역 (52) 은 N+ 매몰 영역 (74) 의 하방으로 쭉 연장될 수 있다. 따라서, 첨부된 특허청구의 범위에서 한정된 바와 같은 발명의 진정한 범위 및 사상으로 부터 이탈하지 않고서 당업자에 의해 여러 변경 및 응용이 생길 수 있다.

Claims (24)

  1. 트랜지스터 베이스 영역 제조방법에 있어서
    도우핑된 영역 외측에 있는 반도체 몸체부의 인접 재료와 PN 접합을 형성하는 도우핑된 영역으로서, 그 일부가 바이폴라 트랜지스터용 베이스 영역을 구성하는 도우핑 영역을 한정하도록, 상부 표면 일부를 통해 반도체 몸체부내로 반도체 도우펀트를 도입하는 단계를 포함하며,
    상기 도입 단계는 상기 도우펀트가 상기 반도체 몸체부에 들어가는 부위를 제어하도록 시일드 ( shield ) 를 사용하여 반도체 몸체부의 상부 표면에 대체로 수직인 방향에 대해 최소한 15 ° 기울어진 각도로 반도체 몸체부내로 상기 도우펀트를 이온 주입하는 단계를 수반하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 도입 단계는 상기 도우펀트를 이온 주입하는 단계에 이어서 상기 몸체부를 어닐 처리하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  3. 제 1 항에 있어서, 상기 주입 단계 동안의 경사 각도 및 이온 주입 에너지에 대한 값이 가변적이어서, 반도체 몸체부의 상부 표면을 따라 존재하는 베이스 영역의 최소 두께가 반도체 몸체부의 상부 표면에 대체로 수직인 방향에서 상기 베이스 영역의 최소 두께로부터 개별적으로 제어될 수 있게 하는 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  4. 제 1 항에 있어서, 상기 베이스 영역은 반도체 몸체부의 상부 표면을 따라 반도체 몸체부내로 최소한 부분적으로 내려 앉은 전기 절연용 전계 영역의 경사 벽에 인접하고, 상기 주입 단계 동안의 경사 각도 및 이온 주입 에너지에 대한 값은 가변적이어서, 상기 절연용 전계 영역의 경사벽을 따라 존재하는 베이스 영역의 최소 두께가 반도체 몸체부의 상부 표면에 대체로 수직인 방향에서 상기 베이스 영역의 최소 두께로부터 개별적으로 제어될 수 있게 하는 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  5. 제 1 항에 있어서, 상기 주입 단계는 특정 범위내에 상기 경사 각도를 유지시키면서 도우펀트 공급원에 대하여 반도체 몸체부를 회전시키는 단계를 포함하는 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  6. 제 5 항에 있어서, 상기 경사 각도는 반도체 몸체부가 상기 도우펀트 공급원에 대하여 회전되는 경우 대략 일정하게 유지되는 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  7. 제 1 항에 있어서, 상기 주입 단계는 반도체 몸체부의 상부 표면을 가로질러 상기 도우펀트 공급원을 스캐닝하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  8. 제 1 항에 있어서, 상기 경사 각도는 최소한 20 °인 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  9. 제 1 항에 있어서, 상기 반도체 몸체부의 상부 표면에 대체로 수직인 방향에서의 베이스 영역의 최소 두께에 대한 어느 주어진 값에 대하여, 반도체 몸체부의 상부 표면을 따라 존재하는 베이스 영역의 최소 두께는 경사 각도가 상기 도입 단계중에 15 °미만인 경우에 생기는 것보다 큰 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  10. 제 1 항에 있어서, 상기 베이스 영역은 반도체 몸체부의 상부 표면을 따라 반도체 몸체부내로 최소한 부분적으로 내려앉은 전기 절연용 전제 영역의 경사벽에 인접하며, 상기 반도체 물체부의 표면에 대체로 수직인 방향에서의 베이스 영역의 최소 두께에 대한 어느 주어진 값에 대하여, 상기 절연용 전계 영역의 경사 벽을 따라 존재하는 베이스 영역의 최소 두께는 경사 각도가 상기 도입 단계중에 15 ° 미만인 경우에 생기는 것보다 큰 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  11. 제 10 항에 있어서, 상기 시일드는 상기 절연용 전계 영역의 일부를 포함하는 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  12. 제 1 항에 있어서, 상기 베이스 영역을 가로지르는 전류는 상기 반도체 몸체부의 상부 표면에 대체로 수직인 방향에서 대량 이동하는 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  13. 트랜지스터 베이스 영역 제조방법에 있어서,
    제 1 및 제 2 의 반대 도전성 영역을 각각 한정하도록 상부 표변의 최소한 부분적으로 중복하는 부분을 통해 반도체 몸체부내로 반대 도전형의 제 1 및 제 2 반도체 도우펀트를 도입하는 단계를 포함하며,
    상기 제 1 영역은,
    (2) 상기 2 개의 영역 외측에 있는 반도체 몸체부의 인접 재료와 제 1 의 PN 접합을 형성하고, 상기 인접 재료와 상기 제 2 영역을 분리시키며,
    (b) 제 2 의 PN 접합을 형성하도록 상기 제 2 영역과 맞닿고,
    (c) 바이폴라 트랜지스터의 베이스 영역이며,
    상기 제 2 영역이 반도체 몸체부의 상부 표면까지 연장되어 있고,
    상기 제 1 도우펀트를 도입시키는 단계는 상기 제 1 도우펀트가 상기 반도체 몸체부에 들어가는 부분을 제어하도록 시일드를 사용하여 반도체 몸체부의 상부 표면에 대체로 수직인 방향에 대하여 최소한 15 °경사진 각도로 반도체 몸체부내로 상기 제 1 도우펀트를 이온 주입하는 단계를 수반하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 상기 제 2 영역은 상기 트랜지스터의 에미터 영역인 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  15. 제 14 항에 있어서, 상기 반도체 몸체부의 상부 표면에 대체로 수직인 방향에서의 베이스 영역의 최소 두께(tBV)에 대한 어느 주어진 값에 대하여, 반도체 몸체부의 상부 표면을 따라 존재하는 베이스 영역의 최소 두께(tBL)는 상기 경사 각도가 15°미만인 경우에 생기는 것보다 큰 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  16. 제 15 항에 있어서, 상기 경사 각도는 tBL이 tBV보다 크도록 충분히 크며 tBL은 상기 경사 각도가 0 인 경우 tBV보다 작은 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  17. 제 15 항에 있어서, tBv및 tBV는 tBL이 tBV로 부터 개별적으로 제어될 수 있게 하는 방식으로 상기 주입 단계 동안의 경사 각도 및 이온 주입 에너지에 따라 변화하는 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  18. 제 17 항에 있어서, tBL은 경사 각도를 증가시킴에 따라 대체로 증가하는 반면에 tBV는 각도를 증가시킴에 따라 대체로 감소하는 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  19. 제 14 항에 있어서, 상기 베이스 및 에미터 영역은 상부 표면을 따라 반도체 몸체부내로 최소한 부분적으로 내려앉은 전기 절연용 전계 영역의 경사 벽에 인접하며, 반도체 몸체부의 상부 표면에 대체로 수직인 방향에서의 베이스 영역의 최소 두께(tBV)에 대한 어느 주어진 값에 대하여, 상기 절연용 전계 영역의 경사벽을 따라 존재하는 베이스 영역의 최소 두께(tBW)는 상기 경사 각도가 15°미만인 경우에 생기는 것보다 큰 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  20. 제 19 항에 있어서, 상기 경사 각도는 tBW가 tBV보다 크도록 충분히 크며,tBW는 상기 경사 각도가 0인 경우 tBV보다 작은 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  21. 제 19 항에 있어서, tBW및 tBV는 tBW가 tBV로 부터 개별적으로 제어될 수 있게 하는 방식으로 상기 주입 단계중의 경사 각도 및 이온 주입 에너지에 따라 변화하는 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  22. 제 21 항에 있어서, tBW는 경사 각도를 증가시킴에 따라 대체로 증가하는 반면에 tBV는 경사 각도를 증가시킴에 따라 대체로 감소하는 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  23. 제 13 항에 있어서 상기 제 1 도우펀트를 도입시키는 단계는 상기 제 1 도우펀트를 이온 주입하는 단계에 이어서 반도체 몸체부를 어닐처리하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
  24. 제 13 항에 있어서, 상기 제 1 및 제 2 영역은 상부 표면을 따라 반도체 몸체부내로 최소한 부분적으로 내려앉은 전기 절연용 전계 영역에 의해 측면으로 에워싸이며, 상기 시일드는 상기 절연용 전계 영역의 일부를 포함하는 것을 특징으로 하는 트랜지스터 베이스 영역 제조방법.
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