JP4812480B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4812480B2
JP4812480B2 JP2006079227A JP2006079227A JP4812480B2 JP 4812480 B2 JP4812480 B2 JP 4812480B2 JP 2006079227 A JP2006079227 A JP 2006079227A JP 2006079227 A JP2006079227 A JP 2006079227A JP 4812480 B2 JP4812480 B2 JP 4812480B2
Authority
JP
Japan
Prior art keywords
active region
resist pattern
pattern
conductivity type
gate pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006079227A
Other languages
English (en)
Other versions
JP2007258365A (ja
Inventor
琢爾 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2006079227A priority Critical patent/JP4812480B2/ja
Priority to US11/524,945 priority patent/US7579246B2/en
Publication of JP2007258365A publication Critical patent/JP2007258365A/ja
Application granted granted Critical
Publication of JP4812480B2 publication Critical patent/JP4812480B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • General Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体装置の製造方法及びレチクルパターン生成方法に関し、特に斜め方向からイオン注入を行う工程を含む半導体装置の製造方法、及びその製造方法に用いられるレチクルパターンの生成方法に関する。
図１８Ａに、スタティックランダムアクセスメモリ（ＳＲＡＭ）の平面図を示し、図１８Ｂに、図１８Ａの一点鎖線Ｂ１８−Ｂ１８における断面図を示す。図１８Ａの縦方向に延在するｐ型ウェル２１５及び２１７が、相互に平行に配置されている。両者の間にｎ型ウェル２１６が配置されている。ｎ型ウェルとｐ型ウェルとの境界を破線で示す。６個のＭＯＳトランジスタを含む１つのメモリセル２１０が、ｐ型ウェル２１５内からｎ型ウェル２１６を横切り、もう１つのｐ型ウェル２１７内まで達する。ｎ型ウェル２１６内にＰＭＯＳ用活性領域２１１が画定され、ｐ型ウェル２１７内にＮＭＯＳ用活性領域２１２及び２１３が画定されている。
メモリセル２１０を構成する１つのＮＭＯＳトランジスタＴ１がＮＭＯＳ用活性領域２１２内に配置され、１つのＰＭＯＳトランジスタＴ２がＰＭＯＳ用活性領域２１１内に配置される。ＰＭＯＳ用活性領域２１１及びＮＭＯＳ用活性領域２１２の両方を横切る１本のゲートパターン２０５が、ＮＭＯＳトランジスタＴ１及びＰＭＯＳトランジスタＴ２のゲートパターンを構成する。ＰＭＯＳ用活性領域２１３を、他のゲートパターン２０６が横切る。
ＮＭＯＳトランジスタＴ１のポケット注入を行う際に、ＰＭＯＳ用活性領域２１１がレジストパターン２２０で覆われる。ここで、ポケット注入とは、ＭＯＳトランジスタの短チャネル効果を抑制するために、ソース領域とチャネル領域との間、及びドレイン領域とチャネル領域との間に、ソース及びドレインとは逆導電型の不純物を、ソース及びドレインよりも深く、かつ低濃度に注入するためのイオン注入のことである。ポケット注入により形成される不純物添加領域をポケット領域という。なお、ポケット注入は、ハロー注入とも呼ばれる。
ポケット注入は、ゲートパターンの下方まで不純物をもぐりこませるために、通常、斜めから行われる。例えば、基板表面に垂直な仮想直線を、ゲートパターンが活性領域を横切る方向（以下、単に「ゲートパターンの方向」という。）と平行な方向に傾けた２つの方向、及び直交する方向に傾けた２つの方向の、合計４方向からイオン注入を行う。また、基板を３６０°回転させながらイオン注入を行う場合もある。
図１８Ｂは、基板表面に垂直な仮想直線を、ＮＭＯＳ用活性領域２１２からＰＭＯＳ用活性領域２１１側に向かって傾けた方向２３０に沿ってイオン注入が行われる状態を示す。このとき、ＰＭＯＳ用活性領域２１１はレジストパターン２２０で覆われている。ＮＭＯＳ用活性領域２１２とＰＭＯＳ用活性領域２１１との間隔が狭くなると、ＮＭＯＳ用活性領域２１２の一部が、レジストパターン２２０の陰になってしまう。陰になった部分には、不純物が届かない。このため、陰になった部分のポケット領域の不純物濃度が他の部分に比べて低下する。
ポケット領域の不純物濃度が低い部分には、他の部分、例えば活性領域の中央部分に比べてチャネルが形成されやすい。このため、所望のしきい値が得られなくなる場合がある。また、レジストパターン２２０の位置のばらつきや、形状のばらつきによって、レジストパターン２２０の陰になる部分の大きさが変動する。このため、ＭＯＳトランジスタの特性にばらつきが生じてしまう。
下記の特許文献１に、ゲートパターンの方向に対して垂直な方向に傾けた２つの方向からポケット注入を行う技術が開示されている。この２方向からポケット注入を行う場合には、図１８Ｂに示したＮＭＯＳ用活性領域２１２は、レジストパターン２２０の陰にならない。このため、トランジスタＴ１の特性のばらつきを抑制することができる。
特開平８−２７９６１２号公報
一般的に、半導体基板上には、多数のＭＯＳトランジスタが配置され、これらのＭＯＳトランジスタのゲートパターンの方向が揃っているとは限らない。例えば、ゲートパターンの方向が相互に直交する第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタが形成される。特許文献１に開示された方法を用いて第１のＭＯＳトランジスタのポケット注入を行うと、第２のＭＯＳトランジスタにおいては、活性領域の一部がレジストパターンの陰になってしまう場合がある。特許文献１に開示された発明では、イオン注入の方向と、活性領域に隣接するレジストパターンの形状等との関係については何ら考慮されていない。
本発明の目的は、ポケット領域の不純物濃度のばらつきを抑制し、ＭＯＳトランジスタの特性のばらつきを防止することが可能な半導体装置の製造方法を提供することである。本発明の他の目的は、この半導体装置の製造方法で用いられるレチクルのパターンの生成方法を提供することである。
本発明の一観点によると、
（ａ）半導体基板の表層部に素子分離絶縁膜を形成することにより、該素子分離絶縁膜を介して隣り合う第１導電型の第１の活性領域、第２の活性領域、第３の活性領域、及び第２導電型の逆導電型活性領域を形成する工程と、
（ａ１）前記第１の活性領域を、前記逆導電型活性領域に対向する縁から反対側の縁に向かって横切る第１のゲートパターンと、前記第１のゲートパターンが第１の活性領域を横切る方向と直交する方向に前記第２の活性領域を横切る第２のゲートパターンと、前記第１のゲートパターンが第１の活性領域を横切る方向と平行な方向に前記第３の活性領域を横切る第３のゲートパターンを形成する工程と、
（ｂ）前記第１の活性領域と前記逆導電型活性領域との間の素子分離絶縁膜上に縁が配置されるように、前記逆導電型活性領域を第１のレジストパターンで覆う工程と、
（ｃ）前記第１のレジストパターン及び前記第１のゲートパターンをマスクとして前記第１の活性領域の表層部に第１導電型の不純物をイオン注入してポケット領域を形成すると同時に、前記第２及び第３の活性領域にも前記第１導電型の不純物をイオン注入する工程と、
（ｄ）前記第１のゲートパターンをマスクとして、第２導電型の不純物を注入してソース及びドレインを形成する工程と、
（ｅ）前記第１の活性領域及び逆導電型活性領域を第２のレジストパターンで覆った状態で、前記第２及び第３の活性領域に、方位角が４５°〜１３５°の範囲内及び２２５°〜３１５°の範囲内の少なくとも１つの方位角でイオン注入を行う工程と
を有し、前記第１の活性領域の縁を含み、かつ基板表面に対して垂直な仮想面を、該第１のレジストパターンに最も近い基板上の点を支点として、該第１のレジストパターンに向かって、該第１のレジストパターンに接触するまで傾けたときのチルト角を第１の角度としたとき、前記工程ｃにおいて、基板法線方向からのチルト角が該第１の角度よりも大きく、かつ前記第１のレジストパターンの前記第１の活性領域側の側面の最も上の縁を通過したイオンが、前記第１の活性領域の、前記第１のレジストパターン側の縁か、または該第１の活性領域と該第１のレジストパターンとの間の素子分離絶縁膜に入射する方位からイオン注入を行い、かつ前記第１のレジストパターンの前記第１の活性領域側の側面の最も上の縁を通過したイオンが、該第１の活性領域内に入射する方位からはイオン注入を行わず、
前記第１のゲートパターンが前記第１の活性領域を横切る方向と直交する方向を方位角０°としたとき、前記工程ｃにおいて、方位角が−４５°〜＋４５°の範囲内及び１３５°〜２２５°の範囲内の少なくとも１つの方位角でイオン注入を行う半導体装置の製造方法が提供される。
半導体装置の製造方法において、第１のレジストパターンの上端を通過したイオンが第１の活性領域内に入射する条件ではイン注入を行わないため、第１の活性領域が第１のレジストパターンの陰になることがない。このため、第１の活性領域内に、部分的に不純物濃度の低い領域が形成されることが防止される。さらに、この効果を念頭におくことにより、活性領域をより高密度に配置した設計を行うことが可能になる。
図１Ａ〜図７Ｄを参照して、第１の実施例による半導体装置の製造方法について説明する。
図１Ａは、半導体装置の製造途中における平面図を示し、図１Ｂ、図１Ｃ、及び図１Ｄは、それぞれ図１Ａの一点鎖線Ｂ−Ｂ、Ｃ−Ｃ、及びＤ−Ｄにおける断面図を示す。図２Ａ〜図２Ｄ、図３Ａ〜図３Ｄ、図４Ａ〜図４Ｄ、図５Ａ〜図５Ｄ、図６Ａ〜図６Ｄ、及び図７Ａ〜図７Ｄの各々は、図１Ａ〜図１Ｄと同じ位置の、異なる製造段階における平面図及び断面図である。
図１Ａ〜図１Ｄに示すように、シリコン等からなる半導体基板１の表層部にシャロートレンチアイソレーション（ＳＴＩ）構造の素子分離絶縁膜２が形成され、活性領域３及び４が画定されている。半導体基板１の表面をｘｙ面とし、基板表面の法線方向をｚ方向とするｘｙｚ直交座標系を定義する。
活性領域３及び４の各々は、ｘ方向に長い形状を有し、素子分離絶縁膜２を介してｙ方向に相互に隣り合う位置関係を有する。一方の活性領域３を含むように、ｐ型ウェル１０が形成され、他方の活性領域４を含むようにｎ型ウェル１１が形成されている。以下、活性領域３をＮＭＯＳ用活性領域と呼び、活性領域４をＰＭＯＳ用活性領域と呼ぶ。
ポリシリコン等で形成されたゲートパターン１５が、ＮＭＯＳ用活性領域３をｙ方向に横切るとともに、ＰＭＯＳ用活性領域４の上まで伸び、ＰＭＯＳ用活性領域４をもｙ方向に横切る。ＮＭＯＳ用活性領域３の表面とゲートパターン１５との間、及びＰＭＯＳ用活性領域４の表面とゲートパターン１５との間に、ゲート絶縁膜１４が配置されている。
図１Ａ〜図１Ｄに示した構造は、周知のフォトリソグラフィ、成膜、エッチング、イオン注入等の技術により形成される。
図２Ａ〜図２Ｃに示すように、ＰＭＯＳ用活性領域４をレジストパターン１３で覆う。レジストパターン１３の縁が、ＮＭＯＳ用活性領域３とＰＭＯＳ用活性領域４との間の素子分離絶縁膜２の上をｘ方向に通過する。レジストパターン１３をマスクとして、ＮＭＯＳトランジスタのソース及びドレインのエクステンション部を形成するためのｎ型不純物のイオン注入を行う。このイオン注入は、基板の表面に対してほぼ垂直な方向から行う。図２Ｄに示すように、ゲートパターン１５の両側の基板表層部に、ｎ型のエクステンション部２０が形成される。
図３Ａ〜図３Ｄに示すように、レジストパターン１３をマスクとして、ＮＭＯＳトランジスタのポケット領域形成のためのｐ型不純物のイオン注入を行う。このイオン注入は、基板表面に垂直な仮想直線を、ｘ軸の正の向きに傾けた方向に沿って行う。例えば、図３Ｄにおいて、基板表面に垂直な仮想直線を図の右側に傾けた方向に沿ってイオン注入を行う。
図３Ｃ及び図３Ｄに示すように、ＮＭＯＳ用活性領域３の表層部にｐ型のポケット領域２２が形成される。ゲートパターン１５の右側（ｘ軸の正の側）に形成されるポケット領域２２は、ゲートパターン１５の下方にもぐり込むが、ゲートパターン１５の左側（ｘ軸の負の側）においては、ゲートパターン１５の陰になる部分に不純物が注入されないため、ポケット領域２２は、ゲートパターン１５の縁から離れる。
ポケット領域２２を形成するためのイオン注入は、不純物が、エクステンション部２０よりも深い領域まで達し、ポケット領域２０の不純物濃度がエクステンション部２０の不純物濃度よりも低くなる条件で行う。
図４Ａ〜図４Ｄに示すように、基板表面に垂直な仮想直線をｘ軸の負の向きに傾けた方向、すなわち図３Ａ〜図３Ｄの工程におけるイオン注入時のイオンビームの傾斜の向きとは反対向きに傾けた方向に沿って、同一の条件でイオン注入を行う。例えば、図４Ｄにおいて、基板表面に垂直な仮想直線を図の左側に傾けた方向からイオン注入を行う。このイオン注入により、ゲートパターン１５の左側においてもポケット領域２２がゲートパターン１５の下方にもぐり込み、一対のポケット領域２２が、ゲートパターン１５に関して対称になる。ポケット注入後、マスクとして用いたレジストパターン１３を除去する。
図３Ａ〜図４Ｄに示したポケット注入の工程において、基板表面に垂直な仮想直線をｘ軸の正及び負の向きに傾けた方向に沿ってイオン注入を行い、ｙ軸方向に傾けた方向に沿うイオン注入は行わない。このため、ＮＭＯＳ用活性領域３がレジストパターン１３の陰になることはない。
図５Ｃに示すように、ＰＭＯＳ用活性領域４においても同様に、エクステンション部３０及びポケット領域３２を形成するためのイオン注入を行う。
図５Ａ、図５Ｂ及び図５Ｄに示すように、ゲートパターン１５の側面上に、酸化シリコン等からなるサイドウォールスペーサ１６を形成する。
図６Ａ〜図６Ｃに示すように、ＰＭＯＳ用活性領域４をレジストパターン２５で覆う。レジストパターン２５をマスクとして、ＮＭＯＳ用活性領域３の表層部に、ｎ型不純物をイオン注入する。このイオン注入は、基板の法線とほぼ平行な方向に沿って行う。これにより、図６Ｄに示すように、ソース及びドレインの深い領域２１が形成される。深い領域２１を形成するためのイオン注入は、深い領域２１の不純物濃度がエクステンション部２０の不純物濃度よりも高くなり、深い領域２１が、エクステンション部２０よりも深くなる条件で行う。このイオン注入後、マスクとして用いたレジストパターン２５を除去する。
図７Ｃに示すように、ＰＭＯＳ用活性領域４においても同様に、ＰＭＯＳトランジスタのソース及びドレインの深い領域３１を形成するためのイオン注入を行う。
図７Ｂ〜図７Ｄに示すように、ゲートパターン１５の上面、ソース及びドレインの深い領域２１、３１の上面に、コバルトシリサイド、チタンシリサイド等からなる金属シリサイド膜１８を形成する。金属シリサイド膜１８は、周知の自己整合シリサイド法（サリサイド法）により形成することができる。
第１の実施例では、図３Ａ〜図４Ｄに示したポケット注入の工程において、基板表面に垂直な仮想直線をｘ軸方向に傾けた方向に沿ってイオン注入を行い、ｙ軸方向に傾けた方向に沿うイオン注入は行わない。このため、ＮＭＯＳ用活性領域３がレジストパターン１３の陰になることが回避される。以下、図８〜図９Ｆを参照して、ＮＭＯＳ用活性領域３がレジストパターン１３の陰になることを回避するためのより一般的な条件について説明する。
図８に、半導体基板の表面をｘｙ面とするｘｙｚ直交座標系を示す。ｘｙ面と交わる仮想直線ＶＬを考えたとき、ｘｙ面と仮想直線ＶＬとの交点を通過し、ｚ軸に平行な直線を基準とし、この基準直線から仮想直線ＶＬまでの傾斜角を、その仮想直線のチルト角θと呼ぶこととする。ｘ軸の正の向きから、仮想直線ＶＬをｘｙ面に垂直投影した像ＶＬｉまでの回転角を方位角Φと呼ぶこととする。ｘ軸の正の向きからｙ軸の正の向きに向かって回転する向きを方位角Φの正の向きとする。チルト角θ、方位角Φの仮想直線に沿ったイオンビームでイオン注入を行う場合、チルト角θを「イオン注入のチルト角」と呼び、方位角Φを「イオン注入の方位角」と呼ぶこととする。
図９Ａ、図９Ｃ及び図９Ｅに、ＮＭＯＳ用活性領域３、及びそれに近接して配置されたレジストパターン１３との平面図を示す。図９Ｂに、図９Ａの一点鎖線Ｂ９−Ｂ９における断面図を示し、図９Ｄに、図９Ｃの一点鎖線Ｄ９−Ｄ９における断面図を示し、図９Ｆに、図９Ｅの一点鎖線Ｆ９−Ｆ９における断面図を示す。イオンビームの進行方向を矢印４０Ａ、４０Ｂ及び４０Ｃで表す。
ＮＭＯＳ用活性領域３がｘ方向に長い形状を有し、レジストパターン１３の、ＮＭＯＳ用活性領域３に対向する縁が、ＮＭＯＳ用活性領域３からｙ方向に離れて配置されている。ＮＭＯＳ用活性領域３とレジストパターン１３との相互に対向する縁は、共にｘ軸に平行な直線である。ＮＭＯＳ用活性領域３からレジストパターン１３に向かう向きをｙ軸の正の向きとする。
図９Ｂに示すように、ＮＭＯＳ用活性領域３の、レジストパターン１３側の縁を含み、ｚ軸に平行な仮想平面ＶＰを考える。ＮＭＯＳ用活性領域３の縁を支点として仮想平面ＶＰをレジストパターン１３に向かって、レジストパターン１３に接触するまで傾けたときの傾き角を第１の角θ０と呼ぶこととする。イオン注入のチルト角θを、第１の角θ０よりも大きくする場合を考える。
図９Ａに示すように、イオン注入の方位角Φを９０°とすると、図９Ｂに示すように、レジストパターン１３の上端を通過したイオンビームがＮＭＯＳ用活性領域３の内部に入射する。この入射位置よりもレジストパターン１３側の領域は、レジストパターン１３の陰になる。
図９Ｃに示すように、イオン注入の方位角Φを９０°よりも小さなある方位角としたときに、図９Ｄに示すように、レジストパターン１３の上端を通過したイオンビームがＮＭＯＳ用活性領域３の縁に入射する。このときの方位角ΦをΦ０とする。この方位角Φ０は、イオン注入のチルト角θに依存する。
図９Ｅに示すように、方位角Φをさらに小さくすると、図９Ｆに示すように、レジストパターン１３の上端を通過したイオンビームがＮＭＯＳ用活性領域３とレジストパターン１３との間の素子分離絶縁膜２に入射する。
イオン注入のチルト角θを、第１の角θ０よりも大きくする場合、イオン注入の方位角Φを、図９Ｃで定義した角Φ０で表現して０°±Φ０の範囲内にすることにより、ＮＭＯＳ用活性領域３がレジストパターン１３の陰にならず、面内方向に関して均一に不純物を注入することができる。また、方位角を１８０°±Φ０の範囲内としても、同様に、ＮＭＯＳ用活性領域３がレジストパターン１３の陰にならず、面内方向に関して均一に不純物を注入することができることが自明である。さらに、図９Ａ〜図９Ｆにおいて、レジストパターンがＮＭＯＳ用活性領域３の右側に存在しない場合には、方位角Φを１８０°＋Φ０から３６０°−Φ０の範囲内としても、ＮＭＯＳ用活性領域３がレジストパターンの陰にならず、面内方向に関して均一に不純物を注入することができることが自明である。
一般に、活性領域の周囲のレジストパターンの上端を通過したイオンビームが、活性領域の、レジストパターン側の縁に入射するか、または活性領域とレジストパターンとの間の素子分離絶縁膜に入射する条件を、「活性領域がレジストパターンの陰にならない条件」と呼ぶこととする。
第１の実施例の図３Ａに示したポケット注入工程においては、方位角０°でイオン注入が行われることになる。第１の実施例において、ポケット注入時の方位角が、図９Ｃで定義した方位角Φ０で表現して、０°±Φ０の範囲内であれば、ＮＭＯＳ用活性領域３内に均一に不純物を注入することが可能になる。図４Ａに示したポケット注入工程においては、方位角１８０°でイオン注入が行われることになる。このイオン注入の方位角を、１８０°±Φ０の範囲内としてもよい。
図３Ａ及び図４Ａに示した工程において、ポケット注入の方位角を９０°または２７０°に近づけると、図３Ｄ及び図４Ｄに示したポケット領域２０の、ゲートパターン１５の下方へのもぐり込みの長さが短くなる。ポケット領域２０をゲートパターン１５の下方に十分もぐりこませるために、ポケット注入の方位角を−４５°〜４５°の範囲内、及び１３５°〜２２５°の範囲内とすることが好ましい。
図９Ａに示したように、方位角９０°でイオン注入を行う場合にも、活性領域３がレジストパターン１３の陰にならないようにするためには、イオン注入のチルト角θを小さくするか、またはレジストパターン１３の縁を活性領域３から遠ざけなければならない。活性領域３の近傍に、反対導電型の活性領域が配置されている場合には、レジストパターン１３の縁を活性領域３から十分遠ざけることができない。従って、活性領域をより高密度に配置する場合に、第１の実施例の効果が顕著に現れる。言い換えると、第１の実施例の効果を念頭におくことにより、活性領域をより高密度に配置した設計を行うことが可能になる。
第１の実施例では、ＭＯＳトランジスタのポケット注入を行う工程を例にとって説明を行ったが、より一般的に、活性領域に近接してレジストパターンが配置されている場合に、大きなチルト角でその活性領域にイオン注入を行う必要がある場合に、上記第１の実施例の方法が有効である。特に、図９Ｂで定義した第１の角θ０よりも大きなチルト角でイオン注入を行う必要がある場合に有効である。
次に、図１０Ａ〜図１２Ｃを参照して、第２の実施例による半導体装置の製造方法について説明する。
図１０Ａに半導体装置の平面図を示し、図１０Ｂ及び図１０Ｃに、それぞれ図１０Ａの一点鎖線Ｂ１０−Ｂ１０及びＣ１０−Ｃ１０における断面図を示す。半導体基板１の表面をｘｙ面とするｘｙｚ直交座標系を定義する。半導体基板１の表層部に素子分離絶縁膜２が形成されている。素子分離絶縁膜２により、活性領域ＮＭＯＳ用活性領域３、５３、８０及び８１が画定され、さらにＰＭＯＳ用活性領域４及び５４が画定されている。ＮＭＯＳ用活性領域３、８１、及びＰＭＯＳ用活性領域４は、ｘ方向に長い形状を有し、ＮＭＯＳ用活性領域５３、８０、及びＰＭＯＳ用活性領域５４は、ｙ方向に長い形状を有する。
ＮＭＯＳ用活性領域３及びＰＭＯＳ用活性領域４は、図１Ａに示した第１の実施例のＮＭＯＳ用活性領域３及びＰＭＯＳ用活性領域４と同じ位置関係になるように配置される。ＮＭＯＳ用活性領域５３及びＰＭＯＳ用活性領域５４は、ｘ軸方向にある間隔を隔てて配置される。
ゲートパターン１５が、ＮＭＯＳ用活性領域３及びＰＭＯＳ用活性領域４をｙ方向に横切る。ゲートパターン６５が、ＮＭＯＳ用活性領域５３及びＰＭＯＳ用活性領域５４をｘ方向に横切る。ゲートパターン８４が、ＮＭＯＳ用活性領域８０をｘ方向に横切り、ゲートパターン８５が、ＮＭＯＳ用活性領域８１をｙ方向に横切る。ＮＭＯＳ用活性領域３及び５３の近傍には、それぞれＰＭＯＳ用活性領域４及び５４が配置されているが、ＮＭＯＳ用活性領域８０及び８１の近傍には、ＰＭＯＳ用活性領域が配置されていない。
図１０Ｂに示すように、ゲートパターン１５の両側のＮＭＯＳ用活性領域３の表層部に、ソース及びドレインのエクステンション部２０が形成されている。図１０Ｃに示すように、ゲートパターン６５の両側のＮＭＯＳ用活性領域５３の表層部に、ソース及びドレインのエクステンション部７０が形成されている。他のＮＭＯＳ用活性領域８０及び８１にも、それぞれゲートパターン８４及び８５の両側にエクステンション部が形成されている。
図１１Ａに示すように、ＮＭＯＳ用活性領域３、８０及び８１を露出させ、ＮＭＯＳ用活性領域５３及びＰＭＯＳ用活性領域４、５４をレジストパターン９０で覆う。ＮＭＯＳ用活性領域３とレジストパターン９０との位置関係は、図３Ａ及び図４Ａに示した第１の実施例におけるＮＭＯＳ用活性領域３とレジストパターン１３との位置関係と同一である。レジストパターン９０をマスクとして、方位角０°及び１８０°でポケット領域形成のためのイオン注入を行う。なお、活性領域３がレジストパターン９０の陰にならない条件であれば、その他の方位角でイオン注入を行ってもよい。
図１１Ｂ及び図１１Ｃに、それぞれ図１１Ａの一点鎖線Ｂ１１−Ｂ１１、及びＣ１１−Ｃ１１における断面図を示す。図１１Ｂに示すように、ゲートパターン１５の両側のＮＭＯＳ用活性領域３の表層部に、ポケット領域２２が形成される。同時に、活性領域８０及び８１においても、それぞれゲートパターン８４及び８５の両側にポケット領域が形成される。ただし、ＮＭＯＳ用活性領域８０においては、ゲートパターン８４がＮＭＯＳ用活性領域８０をｘ方向に横切っている。イオンビームをｘ方向に傾けてイオン注入が行われているため、ポケット領域は、ゲートパターン８４の下方にほとんどもぐり込まない。
図１１Ｃに示すように、ＮＭＯＳ用活性領域５３はレジストパターン９０で覆われているため、ＮＭＯＳ用活性領域５３の表層部には不純物が注入されない。
図１２Ａに示すように、レジストパターン９０を除去し、他のレジストパターン９１を形成する。レジストパターン９１は、ＮＭＯＳ用活性領域５３、８０及び８１を露出させ、もう１つのＮＭＯＳ用活性領域３を覆う。さらに、ＰＭＯＳ用活性領域４及び５４を覆う。
方位角９０°及び２７０°でポケット領域形成のためのイオン注入を行う。なお、ＮＭＯＳ用活性領域５３が、それに近接するＰＭＯＳ用活性領域５４を覆っているレジストパターン９１の陰にならない条件であれば、その他の方位角でイオン注入を行ってもよい。
図１２Ｃに示すように、ゲートパターン６５の両側のＮＭＯＳ用活性領域５３の表層部に、ポケット領域７２が形成される。他のＮＭＯＳ用活性領域８０及び８１においても、それぞれゲートパターン８４及び８５の両側にポケット注入が行われる。図１１Ａに示したポケット注入工程では、ゲートパターン８４の下方に不純物がもぐり込まなかったが、図１２Ａに示したポケット注入工程で、ゲートパターン８４の下方に不純物がもぐり込む。
図１２Ｂに示すように、ＮＭＯＳ用活性領域３はレジストパターン９１で覆われているため、不純物が注入されない。
その後、レジストパターン９１を除去し、ＰＭＯＳトランジスタのエクステンション部、及びポケット領域を形成する。その後、ゲートパターンの側面上にサイドウォールスペーサを形成し、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース及びドレインの深い領域を形成する。
図１１Ａに示したＮＭＯＳ用活性領域３にポケット注入を行うときに、他のＮＭＯＳ用活性領域５３にも同時にポケット注入を行うと、ＮＭＯＳ用活性領域５３には、活性領域がレジストパターンの陰になる条件でイオン注入が行われてしまう。同様に、図１２Ａに示したＮＭＯＳ用活性領域５３にポケット注入を行うときに、他のＮＭＯＳ用活性領域３にも同時にポケット注入を行うと、ＮＭＯＳ用活性領域３には、活性領域がレジストパターンの陰になる条件でイオン注入が行われてしまう。
第２の実施例では、ｙ方向のゲートパターン１５と交差するＮＭＯＳ用活性領域３にポケット注入を行うときに、ｘ方向のゲートパターン６５と交差するＮＭＯＳ用活性領域５３をレジストパターン９０で覆っている。さらに、ＮＭＯＳ用活性領域５３にポケット注入を行うときには、他のＮＭＯＳ用活性領域３をレジストパターン９１で覆っている。このため、ＮＭＯＳ用活性領域３及び５３のいずれにも、活性領域がレジストパターンの陰になるような条件ではイオン注入が行われない。さらに、ＮＭＯＳ用活性領域３及び５の近傍には、同一の条件、すなわち２回のポケット注入が行われるため、相互に直交するゲートパターンを持つ２つのＮＭＯＳトランジスタの特性を揃えることができる。
ＮＭＯＳ用活性領域８０及び８１の近傍には、ＰＭＯＳ用活性領域が配置されていないため、レジストパターン９０の縁をＮＭＯＳ用活性領域８０及び８１の縁から遠ざけることができる。このため、図１１Ａ及び図１２Ａのいずれのポケット注入工程においても、ＮＭＯＳ用活性領域８０及び８１がレジストパターン９０の陰になることはない。また、ＮＭＯＳ用活性領域８０及び８１には、同一の条件、すなわち４回のポケット注入が行われるため、相互に直交するゲートパターンを持つ２つのＮＭＯＳトランジスタの特性を揃えることができる。
図１３に、第３の実施例による製造方法で作製される半導体装置の平面図を示す。第３の実施例では、図１１Ａに示した２つの活性領域８０及び８１が連続し、１つの活性領域８２になっている。ゲートパターン８４及び８５が、それぞれＮＭＯＳ用活性領域８２をｘ方向及びｙ方向に横切る。その他の活性領域のレイアウトは、第２の実施例の構成と同じである。第３の実施例においては、第２の実施例の図１１Ａに示したポケット注入工程において、ＮＭＯＳ用活性領域８２を露出させ、図１２Ａに示したポケット注入工程においても、ＮＭＯＳ用活性領域８２を露出させる。
これにより、ＮＭＯＳ用活性領域８２内に配置される２つのＮＭＯＳトランジスタの特性を揃えることができる。
次に、図１４Ａ〜図１５Ｂを参照して、第４の実施例によるレチクルパターンの生成方法について説明する。
図１４Ａに、半導体基板上に画定された活性領域及びゲートパターンの平面図を示す。半導体基板の表面をｘｙ面とするｘｙｚ直交座標系を定義する。
半導体基板の表面に、ＮＭＯＳ用活性領域１００〜１０７及びＰＭＯＳ用活性領域１１０〜１１３が配置されている。これらの活性領域は、すべてポケット注入を行う必要があるものである。ＮＭＯＳ用活性領域１００とＰＭＯＳ用活性領域１１０、及びＮＭＯＳ用活性領域１０１とＰＭＯＳ用活性領域１１１が、ｙ方向にある間隔を隔てて近接して配置されている。ＮＭＯＳ用活性領域１０２とＰＭＯＳ用活性領域１１２、及びＮＭＯＳ用活性領域１０３とＰＭＯＳ用活性領域１１３が、ｘ方向にある間隔を隔てて近接して配置されている。
ゲートパターン１２０が、ＮＭＯＳ用活性領域１００とＰＭＯＳ用活性領域１１０とをｙ方向に横切る。ゲートパターン１２１が、ＮＭＯＳ用活性領域１０１とＰＭＯＳ用活性領域１１１とをｙ方向に横切る。ゲートパターン１２２が、ＮＭＯＳ用活性領域１０２とＰＭＯＳ用活性領域１１２とをｘ方向に横切る。ゲートパターン１２３が、ＮＭＯＳ用活性領域１０３とＰＭＯＳ用活性領域１１３とをｘ方向に横切る。
ゲートパターン１２４及び１２６が、それぞれＮＭＯＳ用活性領域１０４及び１０６をｙ方向に横切る。ゲートパターン１２５が、ＮＭＯＳ用活性領域１０５をｘ方向に横切る。ゲートパターン１２７及び１２８が、それぞれＮＭＯＳ用活性領域１０７をｙ方向及びｘ方向に横切る。
レイアウト基準間隔Ｇを定義する。ｘ方向のゲートパターンと交差するＮＭＯＳ用活性領域１００及び１０１からレイアウト基準間隔Ｇだけ隔てた位置よりも近い位置には、ｙ方向のゲートパターンと交差するＮＭＯＳ用活性領域が配置されていない。例えば、ＮＭＯＳ用活性領域１００及び１０１から、ｘ方向のゲートパターン１２２及び１２３と交差するＮＭＯＳ用活性領域１０２及び１０３までの間隔Ｇ１Ｇ１は、レイアウト基準間隔Ｇよりも長い。同様に、ｘ方向のゲートパターン１２２及び１２３と交差するＮＭＯＳ用活性領域１０２及び１０３からレイアウト基準間隔Ｇだけ離れた位置よりも近い位置には、ｙ方向のゲートパターンと交差するＮＭＯＳ用活性領域が配置されていない。
ｘ方向のゲートパターン１２５と交差するＮＭＯＳ用活性領域１０５の周囲には、ｙ方向のゲートパターン１２４及び１２６とそれぞれ交差するＮＭＯＳ用活性領域１０４及び１０６が配置されている。ＮＭＯＳ用活性領域１０４と１０５との間隔Ｇ２、及びＮＭＯＳ用活性領域１０５と１０６との間隔Ｇ２は、レイアウト基準間隔Ｇよりも狭い。
図１４Ｂに、設計者が作成するＮＭＯＳ用ポケット注入のためのパターンを示す。ＮＭＯＳ用活性領域１００〜１０７を内包するパターン１４５が作図されている。以下に示す手順は、設計者が作成した図１４Ｂのパターンに、ゲートパターンの方向を示すデータ、ＮＭＯＳ用活性領域１００〜１０７からレイアウト基準間隔Ｇよりも近い位置に他の活性領域が配置されているか否かを示すデータに基づいて、コンピュータ等により自動的に行われる。ゲートパターンの方向を示すデータは、ゲートパターン形成用のレチクルパターンデータから取得することができる。ＮＭＯＳ用活性領域１００〜１０７からレイアウト基準間隔Ｇよりも近い位置に他の活性領域が配置されているか否かを示すデータは、素子分離領域形成のためのレチクルパターンデータ、ウェル注入を行うためのレチクルパターンデータ等から取得することができる。
まず、ｙ方向のゲートパターンと交差するＮＭＯＳ用活性領域を抽出する。図１４Ａにおいて、活性領域１００、１０１、１０４及び１０６が抽出される。これらのＮＭＯＳ用活性領域のうち、レイアウト基準間隔Ｇだけ離れた位置よりも近い位置に、ｘ方向のゲートパターンと交差する他のＮＭＯＳ用活性領域が配置されていないものを第１の群１３０に分類する。図１４Ａにおいて、ＮＭＯＳ用活性領域１００及び１０１が第１の群１３０に分類される。
次に、ｘ方向のゲートパターンと交差するＮＭＯＳ用活性領域を抽出する。図１４Ａにおいて、活性領域１０２、１０３及び１０５が抽出される。これらのＮＭＯＳ用活性領域のうち、レイアウト基準間隔Ｇだけ離れた位置よりも近い位置に、ｙ方向のゲートパターンと交差する他のＮＭＯＳ用活性領域が配置されていないものを第２の群１３１に分類する。図１４Ａにおいて、ＮＭＯＳ用活性領域１０２及び１０３が第２の群１３１に分類される。
ｙ方向のゲートパターンと交差するが第１の群１３０に属さないＮＭＯＳ用活性領域、及びｘ方向のゲートパターンと交差するが第２の群に属さないＮＭＯＳ用活性領域を、第３の群１３２に分類する。図１４Ａにおいて、ＮＭＯＳ用活性領域１０４〜１０６が第３の群１３２に分類される。さらに、ｘ方向のゲートパターン及びｙ方向のゲートパターンの両方と交差する活性領域を第３の群１３２に分類する。図１４Ａにおいて、ＮＭＯＳ用活性領域１０７が第３の群１３２に分類される。なお、図１４Ａには、第１の群１３０、第２の群１３１、及び第３の群１３２の各々が、少なくとも１つのＮＭＯＳ用活性領域を含む場合を示すが、いずれかの群が、ＮＭＯＳ用活性領域を含まないような場合であっても、本実施例を適用することが可能である。
図１５Ａに示すように、第２の群１３１に属するＮＭＯＳ用活性領域、及び第３の群１３２に属するＮＭＯＳ用活性領域を露出させ、第１の群１３０に属するＮＭＯＳ用活性領域を覆うレジストパターンを形成するためのレチクルパターン１５０及び１５１を生成する。このレチクルパターンは、図１２Ａに示したレジストパターン９１を形成するために用いられる。
図１５Ｂに示すように、第１の群１３０に属するＮＭＯＳ用活性領域、及び第３の群１３２に属するＮＭＯＳ用活性領域を露出させ、第２の群１３１に属するＮＭＯＳ用活性領域を覆うレジストパターンを形成するためのレチクルパターン１５２〜１５４を生成する。このレチクルパターンは、図１１Ａに示したレジストパターン９０を形成するために用いられる。
このように、レイアウト基準間隔Ｇを定義することにより、２枚のレチクルのレチクルパターンを自動生成することができる。このレチクルパターンを使用して半導体装置を製造することにより、第３の群１３２に属するＮＭＯＳ用活性領域に、同一の条件でポケット注入を行うことができる。これにより、これらの活性領域内のＮＭＯＳトランジスタの特性を揃えることができる。
また、第１の群１３０及び第２の群１３１に属するＮＭＯＳ用活性領域の近傍にＰＭＯＳ用活性領域が配置されている場合でも、これらのＮＭＯＳ用活性領域に、レジストパターンの陰にならない条件でポケット注入を行うことができる。
設計者が、図１４Ｂに示したポケット注入を行うべきＮＭＯＳ用活性領域に対応するパターンデータを作図するのみで、図１５Ａ及び図１５Ｂに示した２枚のレチクルパターンが自動的に生成される。このため、設計者の負担を軽減することができる。
次に、図１６〜図１７Ｂを参照して、第５の実施例によるレチクルパターンの生成方法について説明する。第４の実施例では、第２の群１３１に属するＮＭＯＳ用活性領域１０２及び１０３の近傍、例えばＮＭＯＳ用活性領域とＰＭＯＳ用活性領域との間隔のレイアウト基準値だけ離れた位置に、ＰＭＯＳ用活性領域１１２及び１１３が配置されていたが、第５の実施例では、ＮＭＯＳ用活性領域１０２及び１０３の近傍に、ＰＭＯＳ用活性領域が配置されていない。その他の構成は、第４の実施例の構成と同一である。
図１７Ａに示したレチクルのパターンは、図１５Ａに示したものと同一である。第５の実施例では、第４の実施例の図１５Ｂに示したレチクルのパターンを生成するときに、レチクルパターン１５２〜１５４に加えて、第２の群１３１に属するＮＭＯＳ用活性領域１０２及び１０３が露出するように、レチクルパターン１５５を生成する。
第２の群１３１に属するＮＭＯＳ用活性領域１０２及び１０３の近傍にはＰＭＯＳ用活性領域が配置されていないため、レチクルパターン１５５によって形成されるレジストパターンの縁を、ＮＭＯＳ用活性領域１０２及び１０３の縁から遠ざけることができる。このため、方位角０°及び１８０°でイオン注入を行う場合でも、ＮＭＯＳ用活性領域１０２及び１０３がレジストパターンの陰にならない条件を見出すことができる。
第５の実施例による方法で生成されたレチクルパターンを用いると、第２の群１３１に属するＮＭＯＳ用活性領域に、第３の群１３２に属するＮＭＯＳ用活性領域と同一の条件でポケット注入が行われる。このため、ＮＭＯＳトランジスタの特性を揃えることができる。
上記実施例では、ＮＭＯＳ用活性領域へのポケット注入を例によって説明を進めたが、上記実施例がＰＭＯＳ用活性領域へのポケット注入にも適用できることは自明である。また、上記実施例によるイオン注入方法は、図１８に示したＳＲＡＭセルの製造に限定されることなく、特開２００５−３４０２６９号公報に開示されたＣＡＭセルの製造等、他の半導体装置の製造にも適用可能である。また、上記実施例では、ＮＭＯＳ用活性領域と、それに隣り合うＰＭＯＳ用活性領域との双方を横切る共通のゲートパターンを備えた半導体装置の製造方法を例に挙げたが、ＮＭＯＳ用活性領域を横切るゲートパターンが、それに隣り合うＰＭＯＳ用活性領域を横切らない場合にも上記実施例が適用できることが自明である。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
上記実施例から、以下の付記に示す発明が導出される。
（付記１）
（ａ）半導体基板の表層部に素子分離絶縁膜を形成することにより、該素子分離絶縁膜を介して隣り合う第１導電型の第１の活性領域及び第２導電型の逆導電型活性領域を形成する工程と、
（ｂ）前記第１の活性領域と前記逆導電型活性領域との間の素子分離絶縁膜上に縁が配置されるように、前記逆導電型活性領域を第１のレジストパターンで覆う工程と、
（ｃ）前記第１のレジストパターンをマスクとして前記第１の活性領域の表層部に不純物をイオン注入する工程と
を有し、前記第１の活性領域の縁を含み、かつ基板表面に対して垂直な仮想面を、該第１のレジストパターンに最も近い基板上の点を支点として、該第１のレジストパターンに向かって、該第１のレジストパターンに接触するまで傾けたときのチルト角を第１の角度としたとき、前記工程ｃにおいて、基板法線方向からのチルト角が該第１の角度よりも大きく、かつ前記第１のレジストパターンの前記第１の活性領域側の側面の最も上の縁を通過したイオンが、前記第１の活性領域の、前記第１のレジストパターン側の縁か、または該第１の活性領域と該第１のレジストパターンとの間の素子分離絶縁膜に入射する方位からイオン注入を行い、かつ前記第１のレジストパターンの前記第１の活性領域側の側面の最も上の縁を通過したイオンが、該第１の活性領域内に入射する方位からはイオン注入を行わない半導体装置の製造方法。
（付記２）
前記工程ａと工程ｂとの間に、さらに、
（ｄ）前記第１の活性領域を、前記逆導電型活性領域に対向する縁から反対側の縁に向かって横切る第１のゲートパターンを形成する工程を含み、
前記工程ｃにおいて、前記第１のゲートパターンをマスクとして第１導電型の不純物を注入してポケット領域を形成し、
前記第１のゲートパターンを形成した後、さらに、
（ｅ）前記第１のゲートパターンをマスクとして、第２導電型の不純物を注入してソース及びドレインを形成する工程を含む付記１に記載の半導体装置の製造方法。
（付記３）
さらに、前記第１のゲートパターンの側壁上にサイドウォールスペーサを形成する工程を含み、前記工程ｄを、前記サイドウォールスペーサ形成前または形成後に行い、前記工程ｅを、前記サイドウォールスペーサ形成前または形成後に行う付記２に記載の半導体装置の製造方法。
（付記４）
前記第１のゲートパターンが前記第１の活性領域を横切る方向と直交する方向を方位角０°としたとき、
前記工程ｃにおいて、方位角が−４５°〜＋４５°の範囲内及び１３５°〜２２５°の範囲内の少なくとも１つの方位角でイオン注入を行う付記２または３に記載の半導体装置の製造方法。
（付記５）
前記工程ａにおいて、前記第１の活性領域及び逆導電型活性領域の他に、第１導電型の第２及び第３の活性領域を形成し、
前記工程ｄにおいて、前記第１のゲートパターンが第１の活性領域を横切る方向と直交する方向に前記第２の活性領域を横切る第２のゲートパターンと、前記第１のゲートパターンが第１の活性領域を横切る方向と平行な方向に前記第３の活性領域を横切る第３のゲートパターンとを形成し、
前記工程ｃにおいて、前記第１の活性領域へのイオン注入と同時に、前記第２及び第３の活性領域にもイオン注入を行い、
さらに、
（ｆ）前記第１の活性領域及び逆導電型活性領域を第２のレジストパターンで覆った状態で、前記第２及び第３の活性領域に、方位角が４５°〜１３５°の範囲内及び２２５°〜３１５°の範囲内の少なくとも１つの方位角でイオン注入を行う工程
を含む付記４に記載の半導体装置の製造方法。
（付記６）
前記第２の活性領域と第３の活性領域とが、連続する１つの活性領域である付記５に記載の半導体装置の製造方法。
（付記７）
前記工程ａにおいて、前記第１〜第３の活性領域及び逆導電型活性領域の他に、第１導電型の第４の活性領域を形成し、
前記工程ｄにおいて、前記第４の活性領域を、前記第１のゲートパターンが第１の活性領域を横切る方向と直交する方向に横切る第４のゲートパターンを形成し、
前記工程ｆにおいて、前記第２及び第３の活性領域にイオン注入すると同時に、前記第４の活性領域にもイオン注入する付記５または６に記載の半導体装置の製造方法。
（付記８）
第１導電型トランジスタと第２導電型トランジスタとが配置される基板に、該第１導電型トランジスタのポケット領域形成のためのイオン注入時のレジストパターン形成用レチクルのパターンを生成する方法であって、
（Ａ）基板上にｘｙ直交座標系を定義したとき、第１導電型のトランジスタが配置される複数の活性領域を、ｙ方向に横切るゲートパターンと交差する活性領域であって、レイアウト基準間隔よりも近い位置に、ｘ方向に横切るゲートパターンと交差する活性領域が配置されていない活性領域が属する第１の群と、ｘ方向に横切るゲートパターンと交差する活性領域であって、レイアウト基準間隔よりも近い位置に、ｙ方向に横切るゲートパターンと交差する活性領域が配置されていない活性領域が属する第２の群と、ｙ方向に横切るゲートパターンと交差するが前記第１の群に属さない活性領域、及びｘ方向に横切るゲートパターンと交差するが前記第２の群に属さない活性領域が属する第３の群とに分類する工程と、
（Ｂ）前記第１の群に属する活性領域を覆い、前記第２及び第３の群の少なくとも一方に属する活性領域を露出させるレジストパターンを形成するための第１のレチクルパターンを生成する工程と
を有するレチクルパターン生成方法。
（付記９）
前記工程Ａにおいて、ｘ方向に横切るゲートパターン及びｙ方向に横切るゲートパターンの両方と交差する活性領域を前記第３の群に属させる付記８に記載のレチクルパターン生成方法。
（付記１０）
前記第１の群に属する活性領域からｐｎ基準間隔よりも狭い間隔を隔てて第２導電型トランジスタ用の活性領域が配置されており、前記第２の群に属する活性領域から、最近接の第２導電型トランジスタ用の活性領域までの間隔は前記ｐｎ基準間隔よりも広い付記８または９に記載のレチクルパターン生成方法。
（付記１１）
前記第１の群に属する活性領域からｐｎ基準間隔よりも狭い間隔を隔てて第２導電型トランジスタ用の活性領域が配置されており、前記第２の群に属する活性領域からｐｎ基準間隔よりも狭い間隔を隔てて、第２導電型トランジスタ用の活性領域が配置されており、
さらに、
（Ｃ）前記第２の群に属する活性領域を覆い、前記第１及び第３の群に属する活性領域を露出させるレジストパターンを形成するための第２のレチクルパターンを生成する工程を有する付記８または９に記載のレチクルパターン生成方法。
（付記１２）
同一基板上に、複数の第１導電型トランジスタと複数の第２導電型トランジスタとが配置される半導体装置を製造するためのレチクルパターン生成プログラムであって、
前記第１導電型トランジスタのゲートパターンの方向を示すデータ、及び前記第１導電型トランジスタの配置される活性領域からレイアウト基準間隔よりも近い位置に他の活性領域が配置されているか否かを示すデータの少なくとも一方のデータと、設計者が作成した前記第１導電型トランジスタ用の活性領域のうち斜めイオン注入を行うべき領域を指示するデータとに基づいて、前記第１導電型トランジスタの配置される活性領域に斜めイオン注入を行うための異なるパターンを持つ少なくとも２枚のレチクルのパターンを生成するレチクルパターン生成プログラム。
（付記１３）
前記少なくとも２枚のレチクルパターンは、前記第１導電型トランジスタのポケット注入のためのレチクルパターンである付記１２に記載のレチクルパターン生成プログラム。
（１Ａ）は、第１の実施例による製造方法で製造される半導体装置の製造途中段階における装置の平面図（その１）であり、（１Ｂ）〜（１Ｄ）は、それぞれ（１Ａ）一点鎖線Ｂ−Ｂ、Ｃ−Ｃ、及びＤ−Ｄにおける断面図である。 （２Ａ）は、第１の実施例による製造方法で製造される半導体装置の製造途中段階における装置の平面図（その２）であり、（２Ｂ）〜（２Ｄ）は、それぞれ（２Ａ）一点鎖線Ｂ−Ｂ、Ｃ−Ｃ、及びＤ−Ｄにおける断面図である。 （３Ａ）は、第１の実施例による製造方法で製造される半導体装置の製造途中段階における装置の平面図（その３）であり、（３Ｂ）〜（３Ｄ）は、それぞれ（３Ａ）一点鎖線Ｂ−Ｂ、Ｃ−Ｃ、及びＤ−Ｄにおける断面図である。 （４Ａ）は、第１の実施例による製造方法で製造される半導体装置の製造途中段階における装置の平面図（その４）であり、（４Ｂ）〜（４Ｄ）は、それぞれ（４Ａ）一点鎖線Ｂ−Ｂ、Ｃ−Ｃ、及びＤ−Ｄにおける断面図である。 （５Ａ）は、第１の実施例による製造方法で製造される半導体装置の製造途中段階における装置の平面図（その５）であり、（５Ｂ）〜（５Ｄ）は、それぞれ（５Ａ）一点鎖線Ｂ−Ｂ、Ｃ−Ｃ、及びＤ−Ｄにおける断面図である。 （６Ａ）は、第１の実施例による製造方法で製造される半導体装置の製造途中段階における装置の平面図（その６）であり、（６Ｂ）〜（６Ｄ）は、それぞれ（６Ａ）一点鎖線Ｂ−Ｂ、Ｃ−Ｃ、及びＤ−Ｄにおける断面図である。 （７Ａ）は、第１の実施例による製造方法で製造される半導体装置の平面図（その７）であり、（７Ｂ）〜（７Ｄ）は、それぞれ（７Ａ）一点鎖線Ｂ−Ｂ、Ｃ−Ｃ、及びＤ−Ｄにおける断面図である。 チルト角と方位角の定義を説明する線図である。 （９Ａ）、（９Ｃ）及び（９Ｅ）は、イオンビームの入射方向と活性領域及びレジストパターンとの位置関係を示す平面図であり、（９Ｂ）、（９Ｄ）及び（９Ｆ）は、それぞれ（９Ａ）、（９Ｃ）及び（９Ｅ）の一点鎖線Ｂ９−Ｂ９、Ｄ９−Ｄ９及びＦ９−Ｆ９における断面図である。 （１０Ａ）は、第２の実施例による製造方法で製造される半導体装置の製造途中段階における装置の平面図（その１）であり、（１０Ｂ）及び（１０Ｃ）は、それぞれ（１０Ａ）の一点鎖線Ｂ１０−Ｂ１０及びＣ１０−Ｃ１０における断面図である。 （１１Ａ）は、第２の実施例による製造方法で製造される半導体装置の製造途中段階における装置の平面図（その２）であり、（１１Ｂ）及び（１１Ｃ）は、それぞれ（１１Ａ）の一点鎖線Ｂ１１−Ｂ１１及びＣ１１−Ｃ１１における断面図である。 （１２Ａ）は、第２の実施例による製造方法で製造される半導体装置の製造途中段階における装置の平面図（その３）であり、（１２Ｂ）及び（１２Ｃ）は、それぞれ（１２Ａ）の一点鎖線Ｂ１２−Ｂ１２及びＣ１２−Ｃ１２における断面図である。 第３の実施例による製造方法で製造される半導体装置の平面図である。 （１４Ａ）は、第４の実施例による製造方法で製造される半導体装置の活性領域とゲートパターンの平面図であり、（１４Ｂ）は、設計者が作成するＮＭＯＳ用ポケット注入のためのレチクルパターンの平面図である。 （１５Ａ）及び（１５Ｂ）は、第４の実施例による製造方法で製造される半導体装置の製造途中段階における平面図である。 第５の実施例による製造方法で製造される半導体装置の活性領域とゲートパターンの平面図である。 （１７Ａ）及び（１７Ｂ）は、第５の実施例による製造方法で製造される半導体装置の製造途中段階における平面図である。 （１８Ａ）は、ＳＲＡＭの平面図であり、（１８Ｂ）は、（１８Ａ）の一点鎖線Ｂ１８−Ｂ１８における断面図である。
符号の説明
１、２００ 半導体基板
２、２０１ 素子分離絶縁膜
３、５３、８０、８１、８２、１００〜１０７、２１２、２１３ ＮＭＯＳ用活性領域
４、５４、１１０〜１１３、２１１ ＰＭＯＳ用活性領域
１０、２１５、２１７ ｐ型ウェル
１１、２１６ ｎ型ウェル
１３、２５、９０、９１、２２０ レジストパターン
１４ ゲート絶縁膜
１５、６５、８４、８５、１２０〜１２８、２０５、２０６ ゲートパターン
１６ サイドウォールスペーサ
１８ シリサイド膜
２０、３０、７０ エクステンション部
２１ ソース及びドレインの深い領域
２２、３２、７２ ポケット領域
４０ イオンビームの進行方向
１３０ 第１の群
１３１ 第２の群
１３２ 第３の群
１４０、１４１、１４２ レチクル
１４５ ＮＭＯＳ用活性領域を内包するパターン
１５０〜１５５ レチクルパターン
２１０ メモリセル
２３０ イオンビーム
Ｇ レイアウト基準間隔
Ｔ１ ＮＭＯＳトランジスタ
Ｔ２ ＰＭＯＳトランジスタ

Claims (3)

  1. （ａ）半導体基板の表層部に素子分離絶縁膜を形成することにより、該素子分離絶縁膜を介して隣り合う第１導電型の第１の活性領域、第２の活性領域、第３の活性領域、及び第２導電型の逆導電型活性領域を形成する工程と、
    （ａ１）前記第１の活性領域を、前記逆導電型活性領域に対向する縁から反対側の縁に向かって横切る第１のゲートパターンと、前記第１のゲートパターンが第１の活性領域を横切る方向と直交する方向に前記第２の活性領域を横切る第２のゲートパターンと、前記第１のゲートパターンが第１の活性領域を横切る方向と平行な方向に前記第３の活性領域を横切る第３のゲートパターンを形成する工程と、
    （ｂ）前記第１の活性領域と前記逆導電型活性領域との間の素子分離絶縁膜上に縁が配置されるように、前記逆導電型活性領域を第１のレジストパターンで覆う工程と、
    （ｃ）前記第１のレジストパターン及び前記第１のゲートパターンをマスクとして前記第１の活性領域の表層部に第１導電型の不純物をイオン注入してポケット領域を形成すると同時に、前記第２及び第３の活性領域にも前記第１導電型の不純物をイオン注入する工程と、
    （ｄ）前記第１のゲートパターンをマスクとして、第２導電型の不純物を注入してソース及びドレインを形成する工程と、
    （ｅ）前記第１の活性領域及び逆導電型活性領域を第２のレジストパターンで覆った状態で、前記第２及び第３の活性領域に、方位角が４５°〜１３５°の範囲内及び２２５°〜３１５°の範囲内の少なくとも１つの方位角でイオン注入を行う工程と
    を有し、前記第１の活性領域の縁を含み、かつ基板表面に対して垂直な仮想面を、該第１のレジストパターンに最も近い基板上の点を支点として、該第１のレジストパターンに向かって、該第１のレジストパターンに接触するまで傾けたときのチルト角を第１の角度としたとき、前記工程ｃにおいて、基板法線方向からのチルト角が該第１の角度よりも大きく、かつ前記第１のレジストパターンの前記第１の活性領域側の側面の最も上の縁を通過したイオンが、前記第１の活性領域の、前記第１のレジストパターン側の縁か、または該第１の活性領域と該第１のレジストパターンとの間の素子分離絶縁膜に入射する方位からイオン注入を行い、かつ前記第１のレジストパターンの前記第１の活性領域側の側面の最も上の縁を通過したイオンが、該第１の活性領域内に入射する方位からはイオン注入を行わず、
    前記第１のゲートパターンが前記第１の活性領域を横切る方向と直交する方向を方位角０°としたとき、前記工程ｃにおいて、方位角が−４５°〜＋４５°の範囲内及び１３５°〜２２５°の範囲内の少なくとも１つの方位角でイオン注入を行う半導体装置の製造方法。
  2. 前記第２の活性領域と第３の活性領域とが、連続する１つの活性領域である請求項１に記載の半導体装置の製造方法。
  3. 前記工程ａにおいて、前記第１〜第３の活性領域及び逆導電型活性領域の他に、第１導電型の第４の活性領域を形成し、
    前記工程ａ１において、前記第４の活性領域を、前記第１のゲートパターンが第１の活性領域を横切る方向と直交する方向に横切る第４のゲートパターンを形成し、
    前記工程ｅにおいて、前記第２及び第３の活性領域にイオン注入すると同時に、前記第４の活性領域にもイオン注入する請求項１または２に記載の半導体装置の製造方法。
JP2006079227A 2006-03-22 2006-03-22 半導体装置の製造方法 Expired - Fee Related JP4812480B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006079227A JP4812480B2 (ja) 2006-03-22 2006-03-22 半導体装置の製造方法
US11/524,945 US7579246B2 (en) 2006-03-22 2006-09-22 Semiconductor device manufacturing method including oblique ion implantation process and reticle pattern forming method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006079227A JP4812480B2 (ja) 2006-03-22 2006-03-22 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2007258365A JP2007258365A (ja) 2007-10-04
JP4812480B2 true JP4812480B2 (ja) 2011-11-09

Family

ID=38534005

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006079227A Expired - Fee Related JP4812480B2 (ja) 2006-03-22 2006-03-22 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US7579246B2 (ja)
JP (1) JP4812480B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7820985B2 (en) * 2007-12-28 2010-10-26 Varian Semiconductor Equipment Associates, Inc. High tilt implant angle performance using in-axis tilt
JP2009218580A (ja) * 2008-03-06 2009-09-24 Toshiba Corp ２方向ハロ注入
EP2222081A1 (en) 2009-02-19 2010-08-25 Thomson Licensing Methods and devices for digital content protection
JP2011154117A (ja) * 2010-01-26 2011-08-11 Renesas Electronics Corp 半導体装置の設計方法、半導体装置の製造方法、半導体設計装置、及びプログラム
US9337040B1 (en) * 2014-12-05 2016-05-10 Varian Semiconductor Equipment Associates, Inc. Angled ion beam processing of heterogeneous structure
US12009423B2 (en) * 2020-12-28 2024-06-11 Texas Instruments Incorporated Two-rotation gate-edge diode leakage reduction for MOS transistors

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5223445A (en) * 1990-05-30 1993-06-29 Matsushita Electric Industrial Co., Ltd. Large angle ion implantation method
US5190887A (en) * 1991-12-30 1993-03-02 Intel Corporation Method of making electrically erasable and electrically programmable memory cell with extended cycling endurance
JPH06295875A (ja) * 1993-04-08 1994-10-21 Sony Corp レジストパターンの形成方法と半導体装置の製造方法
EP0689239B1 (en) * 1994-06-23 2007-03-07 STMicroelectronics S.r.l. Manufacturing process for MOS-technology power devices
US5605849A (en) * 1994-10-07 1997-02-25 National Semiconductor Corporation Use of oblique implantation in forming base of bipolar transistor
JPH08279612A (ja) * 1995-04-07 1996-10-22 Sony Corp イオン注入方法
JP3495869B2 (ja) * 1997-01-07 2004-02-09 株式会社東芝 半導体装置の製造方法
US6083794A (en) * 1997-07-10 2000-07-04 International Business Machines Corporation Method to perform selective drain engineering with a non-critical mask
US6008094A (en) * 1997-12-05 1999-12-28 Advanced Micro Devices Optimization of logic gates with criss-cross implants to form asymmetric channel regions
US6194278B1 (en) * 1999-06-21 2001-02-27 Infineon Technologies North America Corp. Device performance by employing an improved method for forming halo implants
JP2001176984A (ja) * 1999-12-22 2001-06-29 Hitachi Ltd 半導体集積回路装置の製造方法
US6566204B1 (en) * 2000-03-31 2003-05-20 National Semiconductor Corporation Use of mask shadowing and angled implantation in fabricating asymmetrical field-effect transistors
JP2002026313A (ja) * 2000-07-06 2002-01-25 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002043436A (ja) * 2000-07-28 2002-02-08 Denso Corp 半導体装置の製造方法
JP4044721B2 (ja) * 2000-08-15 2008-02-06 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2003045993A (ja) * 2001-07-31 2003-02-14 Hitachi Ltd 半導体集積回路装置の製造方法
US20030064550A1 (en) * 2001-09-28 2003-04-03 Layman Paul Arthur Method of ion implantation for achieving desired dopant concentration
JP2003188269A (ja) * 2001-12-14 2003-07-04 Mitsubishi Electric Corp トランジスタの製造方法
TW200501317A (en) * 2003-06-17 2005-01-01 Promos Technologies Inc Method of forming a contact hole and method of forming a semiconductor device
US6794256B1 (en) * 2003-08-04 2004-09-21 Advanced Micro Devices Inc. Method for asymmetric spacer formation

Also Published As

Publication number Publication date
US20070224755A1 (en) 2007-09-27
US7579246B2 (en) 2009-08-25
JP2007258365A (ja) 2007-10-04

Similar Documents

Publication Publication Date Title
US6204542B1 (en) Field effect transistor with improved driving capability
JP4812480B2 (ja) 半導体装置の製造方法
US20070018253A1 (en) Memory cell and manufacturing methods
EP1172861A2 (en) Nonvolatile semiconductor memory device and method for fabricating the same
US6596466B1 (en) Contact structure and method of forming a contact structure
KR101727798B1 (ko) Ｆｉｎｆｅｔ 구조물 및 그 제조 방법
US20090166765A1 (en) Mos transistor and method for manufacturing the transistor
US10236375B2 (en) High voltage metal oxide semiconductor device and manufacturing method thereof
JP5000863B2 (ja) 半導体素子の製造方法
KR100289810B1 (ko) 반도체 소자 제조를 위한 할로 이온 주입 방법
KR20190022248A (ko) 비선형 전력 레일로의 ic 설계 및 방법
US11011527B2 (en) Semiconductor structure and static random access memory, and fabrication methods thereof
JP4302952B2 (ja) 半導体装置の製造方法
TWI402945B (zh) 用於製造具有球形凹入通道之半導體元件的方法
JP5343320B2 (ja) 半導体装置の製造方法
JP5767467B2 (ja) 最適化されたチャンネル領域を有するｍｏｓトランジスタを具備する半導体素子
US6060372A (en) Method for making a semiconductor device with improved sidewall junction capacitance
JP3919751B2 (ja) Ｃｍｏｓデバイスの製造方法及びマスクデータ生成方法
KR20060125403A (ko) 콘택형 채널 트렌치 패턴을 갖는 마스크 세트 및 이를이용한 모스 트랜지스터 제조방법
WO2022028117A1 (zh) 半导体结构及半导体结构的形成方法
JP3253846B2 (ja) 半導体装置およびその製造方法
CN117858496B (zh) 静态随机存取存储器单元的制备方法
JP7234568B2 (ja) 半導体装置及びその製造方法
KR20240151382A (ko) 반도체 소자의 레이아웃 설계 방법
KR100371284B1 (ko) 플랫 셀형 반도체 메모리 장치의 제조 방법

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080729

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081015

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110304

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110315

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110425

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110809

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110823

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140902

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees