JP5767467B2 - 最適化されたチャンネル領域を有するｍｏｓトランジスタを具備する半導体素子 - Google Patents
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Description
本発明は、半導体素子及びその製造方法に係り、特に最適化されたチャンネル領域を有するＭＯＳトランジスタを具備する半導体素子に関する。
半導体素子はスイッチング素子のような能動素子としてＭＯＳトランジスタを広く採用している。半導体素子の電気的特性の１つである待機電流特性（ｓｔａｎｄｂｙ ｃｕｒｒｅｎｔ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を改善させるためにＮＭＯＳトランジスタ及びＰＭＯＳトランジスタで構成されたＣＭＯＳ集積回路が広く使われている。
一般的に、ＣＭＯＳ集積回路は様々なチャンネル幅を有するＭＯＳトランジスタを含むことができる。例えば、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタはフォトリソグラフィ工程の解像限界度と係わる最小大きさと同一の狭いチャンネル幅を有することができる。
一方、ＣＭＯＳ集積回路の動作特性を改善させるためにはＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの電流駆動力（ｃｕｒｒｅｎｔ ｄｒｉｖａｂｉｌｉｔｙ）を向上しなければならない。電流駆動力はＭＯＳトランジスタのスレッショルド電圧を低めることによって改善することができる。最近、ＮＭＯＳトランジスタのスレッショルド電圧を低めるために、ゲート電極とチャンネル領域との間にランタンを含有する物質膜を形成する技術が使われている。それにもかかわらず、ランタンを含有する物質膜を狭いチャンネル幅を有するＮＭＯＳトランジスタに適用する場合に、狭いチャンネルのＮＭＯＳトランジスタは広いチャンネルのＮＭＯＳトランジスタに比較して高いスレッショルド電圧を示す。したがって、これら狭いチャンネルのＮＭＯＳトランジスタを含む半導体素子の電気的特性を改善させるのに限界があり得る。
一般的に、ＣＭＯＳ集積回路は様々なチャンネル幅を有するＭＯＳトランジスタを含むことができる。例えば、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタはフォトリソグラフィ工程の解像限界度と係わる最小大きさと同一の狭いチャンネル幅を有することができる。
一方、ＣＭＯＳ集積回路の動作特性を改善させるためにはＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの電流駆動力（ｃｕｒｒｅｎｔ ｄｒｉｖａｂｉｌｉｔｙ）を向上しなければならない。電流駆動力はＭＯＳトランジスタのスレッショルド電圧を低めることによって改善することができる。最近、ＮＭＯＳトランジスタのスレッショルド電圧を低めるために、ゲート電極とチャンネル領域との間にランタンを含有する物質膜を形成する技術が使われている。それにもかかわらず、ランタンを含有する物質膜を狭いチャンネル幅を有するＮＭＯＳトランジスタに適用する場合に、狭いチャンネルのＮＭＯＳトランジスタは広いチャンネルのＮＭＯＳトランジスタに比較して高いスレッショルド電圧を示す。したがって、これら狭いチャンネルのＮＭＯＳトランジスタを含む半導体素子の電気的特性を改善させるのに限界があり得る。
本発明の目的は、ＭＯＳトランジスタの狭いチャンネル幅効果（ｎａｒｒｏｗ ｃｈａｎｎｅｌ ｗｉｄｔｈ ｅｆｆｅｃｔ）を改善させるのに適する半導体素子を提供することにある。
請求項１に記載の発明によると、ＭＯＳトランジスタを具備する半導体素子を提供する。半導体素子は半導体基板の所定領域に形成されて活性領域を区画する素子分離膜を含む。活性領域は（１００）面の中心上面（ｃｅｎｔｒａｌ ｔｏｐ ｓｕｒｆａｃｅ）及び中心上面から素子分離膜に向けて延びる傾斜エッジ面（ｉｎｃｌｉｎｅｄ ｅｄｇｅ ｓｕｒｆａｃｅ）を有する。活性領域の中心上面及び傾斜エッジ面は半導体パターンで覆われる。半導体パターンは中心上面に平行な（１００）面の平坦な上面及び平坦な上面に実質的に垂直な側壁を有する。半導体パターンの上部を通り側壁に交差する方向に延びるゲートパターンが配置される。
請求項２に記載の発明によると、半導体基板は（１００）面の主表面を有することができる。
請求項２に記載の発明によると、半導体基板は（１００）面の主表面を有することができる。
請求項３に記載の発明によると、中心上面と傾斜エッジ面との接触部の位置は傾斜エッジ面と素子分離膜との接触部の位置より高くすることができる。
請求項４に記載の発明によると、傾斜エッジ面は（１１０）面を含むことができる。
請求項５に記載の発明によると、傾斜エッジ面は曲面形状とすることができる。
請求項６に記載の発明によると、半導体パターンの側壁は（１００）面でありうる。
請求項７に記載の発明によると、ゲートパターンは順に積層されたゲート絶縁膜及びゲート電極を含むことができる。ゲート絶縁膜はランタンを含有する物質膜でありうる。
請求項９に記載の発明によると、活性領域、ゲートパターン及び半導体パターンはそれぞれ第１活性領域、第１ゲートパターン及び第１半導体パターンであり、半導体素子は第２活性領域、第２ゲートパターン及び第２半導体パターンをさらに含むことができる。
第２活性領域は第１活性領域に隣接し、素子分離膜によって区画され、第２半導体パターンは第２活性領域上に順に積層された下部半導体パターン及び上部半導体パターンを有することができる。下部半導体パターン及び上部半導体パターンは互いに異なるバンドギャップエネルギーを有することができる。また、第２ゲートパターンは上部半導体パターンの上部を横切るように配置することができる。
第２活性領域は第１活性領域に隣接し、素子分離膜によって区画され、第２半導体パターンは第２活性領域上に順に積層された下部半導体パターン及び上部半導体パターンを有することができる。下部半導体パターン及び上部半導体パターンは互いに異なるバンドギャップエネルギーを有することができる。また、第２ゲートパターンは上部半導体パターンの上部を横切るように配置することができる。
請求項１０に記載の発明によると、下部半導体パターン及び上部半導体パターンのうちのいずれか１つは第１半導体パターンと同一のシリコンパターンであり、他の１つはシリコンゲルマニウムパターンでありうる。
本発明のＭＯＳトランジスタを備える半導体素子の製造方法では、半導体基板の所定領域に素子分離膜を形成して活性領域を区画することを含む。活性領域は（１００）面の中心上面及び中心上面から素子分離膜に向けて延長する傾斜エッジ面を有するように形成される。活性領域の中心上面及び縁表面上に半導体パターンが形成される。半導体パターンは中心上面に平行な（１００）面の平坦な上面及び平坦な上面に実質的に垂直な側壁を有するように形成される。半導体パターンの上部を通り側壁に交差する方向にゲートパターンが形成される。
本発明の半導体素子の傾斜エッジ面は（１１０）面を含むことができる。
本発明によると、半導体パターンは選択的エピタキシャル成長技術を使って（１００）面を有するように形成することができる。
また、ゲートパターンは順に積層されたゲート絶縁膜及びゲート電極を含むことができる。
また、ゲート絶縁膜はランタンを含有する物質膜でありうる。
また、ゲートパターンは順に積層されたゲート絶縁膜及びゲート電極を含むことができる。
また、ゲート絶縁膜はランタンを含有する物質膜でありうる。
本発明の半導体素子の製造方法によると、半導体基板の所定領域に素子分離膜を形成して第１活性領域及び第２活性領域を区画する。第１活性領域及び第２活性領域のうちの少なくとも第１活性領域は（１００）面の中心上面（ｃｅｎｔｒａｌ ｔｏｐ ｓｕｒｆａｃｅ）及び中心上面から素子分離膜に向けて延びる傾斜エッジ面（ｉｎｃｌｉｎｅｄ ｅｄｇｅ ｓｕｒｆａｃｅ）を有するように形成される。第１活性領域及び第２活性領域上にそれぞれ第１半導体パターン及び第２半導体パターンを形成する。第１半導体パターンは第１活性領域の中心上面に平行な（１００）面の平坦な上面及び平坦な上面に実質的に垂直な側壁を有するように形成され、第２半導体パターンは互いに異なるバンドギャップエネルギーを有する下部半導体パターン及び上部半導体パターンを有するように形成される。第１半導体パターン及び第２半導体パターンの上部を横切るように第１ゲートパターン及び第２ゲートパターンを形成する。
本発明の半導体素子は、傾斜エッジ面は（１１０）面を含むことができる。
本発明の半導体素子は、傾斜エッジ面は（１１０）面を含むことができる。
本発明の半導体素子の製造方法によると、第１半導体パターンの側壁は選択的エピタキシャル成長技術を使って（１００）面を有するように形成することができる。
また、第１及び第２半導体パターンを形成するとき、第１活性領域及び第２活性領域上にそれぞれ選択的に第１シリコンパターン及び第２シリコンパターンを形成し、第１シリコンパターンを覆うマスクパターンを形成し、第２活性領域上に選択的にシリコンゲルマニウムパターンを形成し、マスクパターンを除去することを含むことができる。
また、第１及び第２半導体パターンを形成するとき、第１活性領域を覆うマスクパターンを形成し、第２活性領域上に選択的にシリコンゲルマニウムパターンを形成し、マスクパターンを除去し、第１活性領域及びシリコンゲルマニウムパターン上にそれぞれ第１シリコンパターン及び第２シリコンパターンを形成することを含むことができる。
また、第１及び第２半導体パターンを形成するとき、第１活性領域及び第２活性領域上にそれぞれ選択的に第１シリコンパターン及び第２シリコンパターンを形成し、第１シリコンパターンを覆うマスクパターンを形成し、第２活性領域上に選択的にシリコンゲルマニウムパターンを形成し、マスクパターンを除去することを含むことができる。
また、第１及び第２半導体パターンを形成するとき、第１活性領域を覆うマスクパターンを形成し、第２活性領域上に選択的にシリコンゲルマニウムパターンを形成し、マスクパターンを除去し、第１活性領域及びシリコンゲルマニウムパターン上にそれぞれ第１シリコンパターン及び第２シリコンパターンを形成することを含むことができる。
（発明の効果）
本発明により、（１００）面と異なる面方位を有する傾斜エッジ面を含む活性領域上に（１００）面の平坦な上面を具備する半導体パターンが配置され、半導体パターン上にゲートパターンが配置される。その結果、ゲートパターンは傾斜エッジ面との直接的な接触なしに半導体パターンの（１００）面の平坦な上面と直接接触する。したがって、傾斜エッジ面に起因するスレッショルド電圧の不安定性を解決することができる。
本発明により、（１００）面と異なる面方位を有する傾斜エッジ面を含む活性領域上に（１００）面の平坦な上面を具備する半導体パターンが配置され、半導体パターン上にゲートパターンが配置される。その結果、ゲートパターンは傾斜エッジ面との直接的な接触なしに半導体パターンの（１００）面の平坦な上面と直接接触する。したがって、傾斜エッジ面に起因するスレッショルド電圧の不安定性を解決することができる。
以下、添付の図面を参照して本発明の実施形態を詳細に説明する。しかし、本発明はここで説明する実施形態に限定されず、他の形態を具体化することもできる。さらに、ここで紹介する実施形態は開示された内容が徹底かつ完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。明細書の全体にかけて同じ参照番号は同じ構成要素を示す。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体素子の一部分を示す平面図である。図２Ａは、本発明の一実施形態に係る半導体素子を説明するために図１のＩ−Ｉ’に沿って切断した断面図である。
図１及び図２Ａを参照すると、第１領域Ａ及び第２領域Ｂを有する半導体基板１が提供される。半導体基板１は（１００）面の主表面を有する単結晶シリコン基板でありうる。第１領域ＡはＮＭＯＳトランジスタ領域であり、第２領域ＢはＰＭＯＳトランジスタ領域でありうる。半導体基板１の所定領域に素子分離膜１４が配置され、素子分離膜１４は第１領域Ａ及び第２領域Ｂ内にそれぞれ第１活性領域９ａ及び第２活性領域９ｂを区画する。第１活性領域９ａ及び第２活性領域９ｂはそれぞれ第１幅Ｗｎ及び第２幅Ｗｐを有するように区画することができる。
図２Ａに示さないが、第１領域Ａの半導体基板１内に第１ウェルを提供することができ、第２領域Ｂの半導体基板１内に第２ウェルを提供することができる。第１ウェル及び第２ウェルはそれぞれＰ型ウェル及びＮ型ウェルでありうる。
図１は、本発明の第１実施形態に係る半導体素子の一部分を示す平面図である。図２Ａは、本発明の一実施形態に係る半導体素子を説明するために図１のＩ−Ｉ’に沿って切断した断面図である。
図１及び図２Ａを参照すると、第１領域Ａ及び第２領域Ｂを有する半導体基板１が提供される。半導体基板１は（１００）面の主表面を有する単結晶シリコン基板でありうる。第１領域ＡはＮＭＯＳトランジスタ領域であり、第２領域ＢはＰＭＯＳトランジスタ領域でありうる。半導体基板１の所定領域に素子分離膜１４が配置され、素子分離膜１４は第１領域Ａ及び第２領域Ｂ内にそれぞれ第１活性領域９ａ及び第２活性領域９ｂを区画する。第１活性領域９ａ及び第２活性領域９ｂはそれぞれ第１幅Ｗｎ及び第２幅Ｗｐを有するように区画することができる。
図２Ａに示さないが、第１領域Ａの半導体基板１内に第１ウェルを提供することができ、第２領域Ｂの半導体基板１内に第２ウェルを提供することができる。第１ウェル及び第２ウェルはそれぞれＰ型ウェル及びＮ型ウェルでありうる。
第１活性領域９ａ及び第２活性領域９ｂのうちの少なくとも第１活性領域９ａは（１００）面の中心上面９ｔと、中心上面９ｔから延長して素子分離膜１４に向けて延長する傾斜エッジ面９ｅとを含むことができる。
傾斜エッジ面９ｅは正の傾いたプロファイル（ｐｏｓｉｔｉｖｅｓｌｏｐｅｄ ｐｒｏｆｉｌｅ）を有することができる。すなわち、中心上面９ｔと傾斜エッジ面９ｅとの接触部の位置は傾斜エッジ面９ｅと素子分離膜１４との接触部の位置より高くすることができる。傾斜エッジ面９ｅは（１１０）面を含むことができる。
図２Ａに示したように傾斜エッジ面９ｅは、平面形状を有することができる。これとは異なり、傾斜エッジ面９ｅは曲面形状を有することもできる。
傾斜エッジ面９ｅは正の傾いたプロファイル（ｐｏｓｉｔｉｖｅｓｌｏｐｅｄ ｐｒｏｆｉｌｅ）を有することができる。すなわち、中心上面９ｔと傾斜エッジ面９ｅとの接触部の位置は傾斜エッジ面９ｅと素子分離膜１４との接触部の位置より高くすることができる。傾斜エッジ面９ｅは（１１０）面を含むことができる。
図２Ａに示したように傾斜エッジ面９ｅは、平面形状を有することができる。これとは異なり、傾斜エッジ面９ｅは曲面形状を有することもできる。
さらに、第２活性領域９ｂも１００結晶面の中心上面９ｔと、中心上面９ｔから延長して素子分離膜１４に向けて延長する傾斜エッジ面９ｅとを有することができる。第２活性領域９ｂの傾斜エッジ面９ｅも（１１０）面を含むことができる。図２Ａに示したように第２活性領域９ｂの傾斜エッジ面９ｅは、平面形状を有する。これとは異なり、第２活性領域９ｂの傾斜エッジ面９ｅは曲面形状を有することもできる。
図２Ａに示したように素子分離膜１４の上面の位置は、活性領域９ａ、９ｂの中心上面９ｔの位置より高くすることができる。
第１活性領域９ａの中心上面９ｔ及び傾斜エッジ面９ｅは第１半導体パターン１５ａで覆われ、第２活性領域９ｂの中心上面９ｔ及び傾斜エッジ面９ｅは第２半導体パターンで覆われうる。第１半導体パターン１５ａは単結晶シリコンパターンでありうる。第２半導体パターンは順に積層された下部半導体パターン１５ｂ及び上部半導体パターン１９を含むことができる。
下部半導体パターン１５ｂは第１半導体パターン１５ａと同一の物質膜でありうる。例えば、下部半導体パターン１５ｂ及び第１半導体パターン１５ａは単結晶シリコンパターンでありうる。
上部半導体パターン１９は下部半導体パターン１５ｂと異なるバンドギャップエネルギーを有する物質膜でありうる。上部半導体パターン１９は下部半導体パターン１５ｂより小さいバンドギャップエネルギーを有する物質膜でありうる。
例えば、下部半導体パターン１５ｂが単結晶シリコンパターンの場合、上部半導体パターン１９は単結晶シリコンゲルマニウムパターンでありうる。
上部半導体パターン１９は下部半導体パターン１５ｂと異なるバンドギャップエネルギーを有する物質膜でありうる。上部半導体パターン１９は下部半導体パターン１５ｂより小さいバンドギャップエネルギーを有する物質膜でありうる。
例えば、下部半導体パターン１５ｂが単結晶シリコンパターンの場合、上部半導体パターン１９は単結晶シリコンゲルマニウムパターンでありうる。
第１半導体パターン１５ａは図２Ａに示したように、第１活性領域９ａの中心上面９ｔに平行な（１００）面の平坦な上面１５ｔと、平坦な上面１５ｔに実質的に垂直な側壁１５ｓとを有することができる。すなわち、第１半導体パターン１５ａの側壁１５ｓも（１００）面を有することができる。結果的に、第１半導体パターン１５ａの上面１５ｔ及び側壁１５ｓは第１活性領域９ａとは異なり、傾いた表面を含まない。
これに加えて、下部半導体パターン１５ｂも第１半導体パターン１５ａと同一の形態を有することができる。すなわち、下部半導体パターン１５ｂも図２Ａに示したように、第２活性領域９ｂの中心上面９ｔに平行な（１００）面の平坦な上面１５ｔと、平坦な上面１５ｔに実質的に垂直な側壁１５ｓとを具備することができる。したがって、下部半導体パターン１５ｂの側壁１５ｓも（１００）面を有することができる。結果的に、下部半導体パターン１５ｂの上面１５ｔ及び側壁１５ｓも傾いた表面を含まないことができる。
他の実施形態において、素子分離膜１４の上面の位置は第１活性領域９ａおよび第２活性領域９ｂの中心上面９ｔの位置より低くすることができる。この場合にも、第１半導体パターン１５ａ及び下部半導体パターン１５ｂは第１活性領域９ａ及び第２活性領域９ｂの中心上面９ｔに平行な（１００）面の平坦な上面１５ｔと、平坦な上面１５ｔに実質的に垂直な側壁１５ｓとを有することができる。すなわち、素子分離膜１４の上面の位置が第１活性領域９ａおよび第２活性領域９ｂの中心上面９ｔの位置より低くしても、第１半導体パターン１５ａ及び下部半導体パターン１５ｂは（１１０）面を有する傾いた表面を含まないことができる。
他の実施形態において、素子分離膜１４の上面の位置は第１活性領域９ａおよび第２活性領域９ｂの中心上面９ｔの位置より低くすることができる。この場合にも、第１半導体パターン１５ａ及び下部半導体パターン１５ｂは第１活性領域９ａ及び第２活性領域９ｂの中心上面９ｔに平行な（１００）面の平坦な上面１５ｔと、平坦な上面１５ｔに実質的に垂直な側壁１５ｓとを有することができる。すなわち、素子分離膜１４の上面の位置が第１活性領域９ａおよび第２活性領域９ｂの中心上面９ｔの位置より低くしても、第１半導体パターン１５ａ及び下部半導体パターン１５ｂは（１１０）面を有する傾いた表面を含まないことができる。
第１半導体パターン１５ａの上部を横切るように第１ゲートパターン２６ａが配置され、上部半導体パターン１９の上部を横切るように第２ゲートパターン２６ｂが配置される。
第１ゲートパターン２６ａは順に積層された第１ゲート絶縁膜２４ａ及び第１ゲート電極２５ａを含むことができ、第２ゲートパターン２６ｂも順に積層された第２ゲート絶縁膜２４ｂ及び第２ゲート電極２５ｂを含むことができる。第１ゲート絶縁膜２４ａは順に積層された第１高誘電膜２１ａ及び第１キャッピング膜２３ａを含むことができる。第２ゲート絶縁膜２４ｂは第１ゲート絶縁膜２４ａと同一の物質膜である第２高誘電膜２１ｂ及び第２キャッピング膜２３ｂを含むことができる。他の実施形態において、第１キャッピング膜２３ａ及び第２キャッピング膜２３ｂは第１高誘電膜２１ａ及び第２高誘電膜２１ｂの下部に配置することもできる。第１キャッピング膜２３ａ及び第２キャッピング膜２３ｂはランタンを含有する物質膜でありうる。例えば、第１キャッピング膜２３ａ及び第２キャッピング膜２３ｂはランタン酸化膜でありうる。
第１ゲートパターン２６ａは順に積層された第１ゲート絶縁膜２４ａ及び第１ゲート電極２５ａを含むことができ、第２ゲートパターン２６ｂも順に積層された第２ゲート絶縁膜２４ｂ及び第２ゲート電極２５ｂを含むことができる。第１ゲート絶縁膜２４ａは順に積層された第１高誘電膜２１ａ及び第１キャッピング膜２３ａを含むことができる。第２ゲート絶縁膜２４ｂは第１ゲート絶縁膜２４ａと同一の物質膜である第２高誘電膜２１ｂ及び第２キャッピング膜２３ｂを含むことができる。他の実施形態において、第１キャッピング膜２３ａ及び第２キャッピング膜２３ｂは第１高誘電膜２１ａ及び第２高誘電膜２１ｂの下部に配置することもできる。第１キャッピング膜２３ａ及び第２キャッピング膜２３ｂはランタンを含有する物質膜でありうる。例えば、第１キャッピング膜２３ａ及び第２キャッピング膜２３ｂはランタン酸化膜でありうる。
図１に示すように、第１ゲート電極２５ａの両側に位置した第１活性領域９ａ内にＮ型ソース領域ＳＮ及びＮ型ドレイン領域ＤＮが提供される。結果的に、第１ゲート電極２５ａ及びＮ型ソースドレイン領域ＳＮ、ＤＮはＮＭＯＳトランジスタを構成する。第１幅ＷｎはＮＭＯＳトランジスタのチャンネル幅に相応する。
これと同様に、第２ゲート電極２５ｂの両側に位置した第２活性領域９ｂ内にＰ型ソース領域ＳＰ及びＰ型ドレイン領域ＤＰが提供される。したがって、第２ゲート電極２５ｂ及びＰ型ソース／ドレイン領域ＳＰ、ＤＰはＰＭＯＳトランジスタを構成する。第２幅ＷｐはＰＭＯＳトランジスタのチャンネル幅に相応する。
これと同様に、第２ゲート電極２５ｂの両側に位置した第２活性領域９ｂ内にＰ型ソース領域ＳＰ及びＰ型ドレイン領域ＤＰが提供される。したがって、第２ゲート電極２５ｂ及びＰ型ソース／ドレイン領域ＳＰ、ＤＰはＰＭＯＳトランジスタを構成する。第２幅ＷｐはＰＭＯＳトランジスタのチャンネル幅に相応する。
第１実施形態において、ランタンを含有する第１キャッピング膜２３ａはＮＭＯＳトランジスタのスレッショルド電圧を下げるために採択されるの物質膜である。すなわち、第１キャッピング膜２３ａ内のランタン原子はＮＭＯＳトランジスタの電流駆動力及びスイッチング速度を改善させるために採択される。第１領域Ａ内の第１キャッピング膜２３ａ内のランタン原子は第１高誘電膜２１ａを貫通して第１半導体パターン１５ａと第１高誘電膜２１ａとの間の界面に分布することができる。第１半導体パターン１５ａと第１高誘電膜２１ａとの間の界面に分布したランタン原子は双極子を生成させ、双極子は第１半導体パターン１５ａ及び第１活性領域９ａ内にＮ型のチャンネル反転層を形成するため、要求されるゲート電圧を下げる。
一方、第１半導体パターン１５ａがなければ、第１高誘電膜２１ａは第１活性領域９ａの中心上面９ｔ及び傾斜エッジ面９ｅと直接接触する。この場合に、第１キャッピング膜２３ａ内のランタン原子は第１高誘電膜２１ａだけではなく、第１高誘電膜２１ａと傾斜エッジ面９ｅとの間の界面を貫通して第１活性領域９ａ内のバルク領域内に拡散することができる。これは傾斜エッジ面９ｅが（１００）面ではない（１１０）面を含むためである。その結果、第１高誘電膜２１ａと傾斜エッジ面９ｅとの間の界面にいかなる双極子も分布しない。これによって、ＮＭＯＳトランジスタのスレッショルド電圧はむしろ増加する。
特に、ＮＭＯＳトランジスタのチャンネル幅を表す第１幅Ｗｎが減少するほど、（１００）面の中心上面９ｔの面積に対する傾斜エッジ面９ｅの面積の割合は増加する。すなわち、ＮＭＯＳトランジスタのチャンネル幅が減少するほど、ＮＭＯＳトランジスタのスレッショルド電圧はさらに増加する。
さらに、第１キャッピング膜２３ａは小さいステップカバレッジを示す。例えば、第１キャッピング膜２３ａがスパッタリング技術のような物理的気相蒸着工程を使って形成される場合、１より小さいステップカバレッジを示す。したがって、第１半導体パターン１５ａがない場合、傾斜エッジ面９ｅの上部に形成される第１キャッピング膜２３ａの厚さは中心上面９ｔの上部に形成される第１キャッピング膜２３ａの厚さより小さいことがある。すなわち、傾斜エッジ面９ｅの上部の第１キャッピング膜２３ａ内のランタン含量は中心上面９ｔの上部の第１キャッピング膜２３ａ内のランタン含量より小さいことがある。その結果、ＮＭＯＳトランジスタのチャンネル幅である第１幅Ｗｎが減少するほど、ＮＭＯＳトランジスタのスレッショルド電圧は顕著に増加する。
しかし、第１実施形態によると、傾斜エッジ面９ｅを有する第１活性領域９ａは（１１０）面の傾斜エッジ面がない（１００）面の平坦な上面１５ｔを有する第１半導体パターン１５ａで覆われる。したがって、第１幅Ｗｎが減少しても、ＮＭＯＳトランジスタのスレッショルド電圧が増加することを防止することができる。
これに加えて、上部半導体パターン１９、すなわちシリコンゲルマニウムパターンはＰＭＯＳトランジスタのスレッショルド電圧を減少させるために利用される物質膜である。これは、単結晶シリコンゲルマニウムのバンドギャップエネルギーが単結晶シリコンのバンドギャップエネルギーより小さいからである。すなわち、チャンネル領域のバンドギャップエネルギーが小さいほど、チャンネル反転層を形成するために要求されるゲート電圧は減少する。
（第２実施形態）
図２Ｂは、本発明の第２実施形態に係る半導体素子を説明するために図１のＩ−Ｉ’に沿って切断した断面図である。第２実施形態は半導体パターンの位置において図２Ａの第１実施形態と異なる。したがって、説明の便宜のために、図２Ａの第１実施形態に示したものと同一の構成要素に対する詳細な説明は省略する。
図２Ｂは、本発明の第２実施形態に係る半導体素子を説明するために図１のＩ−Ｉ’に沿って切断した断面図である。第２実施形態は半導体パターンの位置において図２Ａの第１実施形態と異なる。したがって、説明の便宜のために、図２Ａの第１実施形態に示したものと同一の構成要素に対する詳細な説明は省略する。
図１及び図２Ｂを参照すると、第１活性領域９ａと第１高誘電膜２１ａとの間に第１半導体パターン５５ａが提供され、第２活性領域９ｂと第２高誘電膜２１ｂとの間に第２半導体パターンが提供される。第１半導体パターン５５ａは図２Ａに示した第１半導体パターン１５ａと同一の物質膜でありうる。例えば、第１半導体パターン５５ａは単一の半導体パターン、例えば単結晶シリコンパターンでありうる。第２半導体パターンは順に積層された下部半導体パターン５３及び上部半導体パターン５５ｂを含むことができる。
第２実施形態において、下部半導体パターン５３は上部半導体パターン５５ｂより小さいバンドギャップエネルギーを有する物質膜でありうる。例えば、下部半導体パターン５３は単結晶シリコンゲルマニウムパターンであり、上部半導体パターン５５ｂは第１半導体パターン５５ａと同一の単結晶シリコンパターンである。
第１半導体パターン５５ａも図２Ａに示す第１実施形態の第１半導体パターン１５ａと同一の形態を有することができる。すなわち、第１半導体パターン５５ａは図２Ｂに示したように、第１活性領域９ａの中心上面９ｔに平行な（１００）面の平坦な上面５５ｔと、平坦な上面５５ｔに実質的に垂直な側壁５５ｓとを具備することができる。すなわち、第１半導体パターン５５ａの側壁５５ｓも（１００）面を有することができる。結果的に、第１半導体パターン５５ａの上面５５ｔ及び側壁５５ｓは第１活性領域９ａとは異なり、傾いた表面を含まない。
第１半導体パターン５５ａも図２Ａに示す第１実施形態の第１半導体パターン１５ａと同一の形態を有することができる。すなわち、第１半導体パターン５５ａは図２Ｂに示したように、第１活性領域９ａの中心上面９ｔに平行な（１００）面の平坦な上面５５ｔと、平坦な上面５５ｔに実質的に垂直な側壁５５ｓとを具備することができる。すなわち、第１半導体パターン５５ａの側壁５５ｓも（１００）面を有することができる。結果的に、第１半導体パターン５５ａの上面５５ｔ及び側壁５５ｓは第１活性領域９ａとは異なり、傾いた表面を含まない。
これに加えて、下部半導体パターン５３も第１半導体パターン５５ａと同一の形態を有することができる。すなわち、下部半導体パターン５３も図２Ｂに示したように、第２活性領域９ｂの中心上面９ｔに平行な（１００）面の平坦な上面５３ｔと、平坦な上面５３ｔに実質的に垂直な側壁５３ｓとを具備することができる。したがって、下部半導体パターン５３の側壁５３ｓも（１００）面を有することができる。結果的に、下部半導体パターン５３の上面５３ｔ及び側壁５３ｓは傾いた表面を含まないことができる。
第２実施形態に係るＮＭＯＳトランジスタは図２Ａに示したＮＭＯＳトランジスタと実質的に同一の構造を有する。したがって、第２実施形態のＮＭＯＳトランジスタは図２ＡのＮＭＯＳトランジスタと同一の効果を示す。
一方、第２実施形態に係るＰＭＯＳトランジスタのチャンネル領域は順に積層されたシリコンゲルマニウムパターン及びシリコンパターンを含むことができる。たとえシリコンゲルマニウムパターンがシリコンパターンの下部に位置しても、シリコンゲルマニウムパターンもＰＭＯＳトランジスタのスレッショルド電圧を低めるのに寄与することができる。
一方、第２実施形態に係るＰＭＯＳトランジスタのチャンネル領域は順に積層されたシリコンゲルマニウムパターン及びシリコンパターンを含むことができる。たとえシリコンゲルマニウムパターンがシリコンパターンの下部に位置しても、シリコンゲルマニウムパターンもＰＭＯＳトランジスタのスレッショルド電圧を低めるのに寄与することができる。
以下、図１、図２Ａ及び図２Ｂに示した半導体素子を製造する方法を説明する。
図３〜図７を参照すると、第１領域Ａ及び第２領域Ｂを有する半導体基板１上にハードマスクパターン６を形成する。第１領域Ａ及び第２領域ＢはそれぞれＮＭＯＳトランジスタ領域及びＰＭＯＳトランジスタ領域に該当することができる。半導体基板１は（１００）面の主表面を有する単結晶シリコン基板でありうる。また、ハードマスクパターン６の順に積層されたパッド酸化膜パターン３及びパッド窒化膜パターン５を含むことができる。
パッドマスクパターン６をエッチングマスクとして使って半導体基板１をエッチングしてトレンチ７を形成する。トレンチ７は第１領域Ａ及び第２領域Ｂ内に第１活性領域９ａ及び第２活性領域９ｂを区画する。
図４を参照すると、トレンチ７を有する基板を熱酸化させてトレンチ７の側壁及び底面に熱酸化膜１１を形成することができる。熱酸化膜１１はトレンチ７を形成するとき半導体基板１に加えられたエッチングによる損傷を修復するために形成する。熱酸化工程の間パッド酸化膜パターン３と第１活性領域９ａ及び第２活性領域９ｂとの間の界面内に酸素原子を供給することができる。その結果、第１活性領域９ａ及び第２活性領域９ｂの上部角部が酸化されてバーズビーク（ｂｉｒｄ’ｓ ｂｅａｋ）を形成することができる。したがって、第１活性領域９ａ及び第２活性領域９ｂの上部角部は傾斜エッジ面９ｅに変形されうる。すなわち、第１活性領域９ａ及び第２活性領域９ｂは（１００）面の中心上面９ｔと、中心上面９ｔから延長する傾斜エッジ面９ｅとを形成することができる。
熱酸化膜１１を有する基板の全面上に絶縁膜を蒸着し、絶縁膜を平坦化させてハードマスクパターン６を露出させる。その結果、熱酸化膜１１によって取り囲まれたトレンチ７内に絶縁膜パターン１３が形成される。熱酸化膜１１及び絶縁膜パターン１３は素子分離膜１４を構成する。絶縁膜を形成する間バーズビークはパッド酸化膜パターン３と第１活性領域９ａ及び第２活性領域９ｂとの間の界面内でさらに拡大することができる。その結果、傾斜エッジ面９ｅの面積をさらに増加することができ、（１００）面の中心上面９ｔの面積はさらに減少することができる。
第１活性領域９ａ及び第２活性領域９ｂの中心上面９ｔ、及び中心上面９ｔに垂直な側壁が（１００）面を有すれば、傾斜エッジ面９ｅは図４の断面図に見られるように中心上面９ｔと約４５°の角度で傾いた勾配を示す平面形状の表面でありうる。この場合、傾斜エッジ面９ｅは（１１０）面を有する。言い替えれば、第１活性領域９ａ及び第２活性領域９ｂが（１００）面の主表面及び（１００）面のフラットゾーン面（ｆｌａｔ ｚｏｎｅ ｐｌａｎｅ）を有するウェハーに形成される場合、第１活性領域９ａ及び第２活性領域９ｂの側壁がフラットゾーン面に平行になるかまたは垂直な場合、傾斜エッジ面９ｅは（１１０）面を含むことができる。
他の実施形態において、傾斜エッジ面９ｅは曲面形状を有するように形成することができる。この場合にも、傾斜エッジ面９ｅの少なくとも一部分は（１１０）面を有することができる。
図５及び図６を参照すると、ハードマスクパターン６を除去して第１活性領域９ａ及び第２活性領域９ｂの中心上面９ｔと傾斜エッジ面９ｅとを露出する。続いて、第１活性領域９ａ及び第２活性領域９ｂ上にそれぞれ第１半導体パターン１５ａ及び下部半導体パターン１５ｂを形成する。第１半導体パターン１５ａ及び下部半導体パターン１５ｂは選択的エピタキシャル技術を使ってシリコン膜で形成することができる。その結果、第１半導体パターン１５ａ及び下部半導体パターン１５ｂは単結晶シリコンパターンとなる。
第１半導体パターン１５ａ及び下部半導体パターン１５ｂを選択的エピタキシャル技術を使って形成する場合、（１００）面の中心上面９ｔ上に形成される半導体パターンの成長速度は、（１１０）面を含む傾斜エッジ面９ｅ上に形成される半導体パターンの成長速度より速い。したがって、第１半導体パターン１５ａ及び下部半導体パターン１５ｂは図６に示したように、中心上面９ｔに平行な平坦な上面１５ｔと平坦な上面１５ｔに実質的に垂直な側壁１５ｓとを有するように形成することができる。結果的に、第１半導体パターン１５ａ及び下部半導体パターン１５ｂの上面１５ｔ及び側壁１５ｓはすべて（１００）面を有するように形成することができる。言い替えれば、第１半導体パターン１５ａ及び下部半導体パターン１５ｂの上面１５ｔ及び側壁１５ｓは第１活性領域９ａ及び第２活性領域９ｂとは異なり、（１１０）面のような傾いた表面を含まない。
第１領域Ａ内にマスクパターン１７を形成する。マスクパターン１７は少なくとも第１半導体パターン１５ａを覆うように形成する。マスクパターン１７は例えば酸化膜で形成することができる。続いて、下部半導体パターン１５ｂ上に選択的に上部半導体パターン１９を形成する。上部半導体パターン１９は選択的エピタキシャル技術を使って形成することができる。
上部半導体パターン１９は下部半導体パターン１５ｂより小さいバンドギャップエネルギーを有する半導体膜で形成することができる。例えば、下部半導体パターン１５ｂをシリコン膜で形成する場合に、上部半導体パターン１９はシリコンゲルマニウム膜で形成することができる。下部半導体パターン１５ｂ及び上部半導体パターン１９は第２半導体パターンを構成する。
図７を参照すると、マスクパターン１７を除去して第１半導体パターン１５ａを露出する。続いて、露出した第１半導体パターン１５ａを有する基板の全面上にゲート絶縁膜を形成する。ゲート絶縁膜はシリコン酸化膜より高い誘電定数を有する第１高誘電膜２１ａ及び第２高誘電膜２１ｂとランタンを含有する第１キャッピング膜２３ａ及び第２キャッピング膜２３ｂを順に積層させて形成することができる。これとは異なり、ゲート絶縁膜は第１キャッピング膜２３ａ及び第２キャッピング膜２３ｂと第１高誘電膜２１ａ及び第２高誘電膜２１ｂを順に積層させて形成することができる。第１キャッピング膜２３ａ及び第２キャッピング膜２３ｂはランタン酸化膜で形成することができる。
ゲート絶縁膜上にゲート導電膜を形成する。ゲート導電膜及びゲート絶縁膜をパターニングして第１半導体パターン１５ａの上部を横切る第１ゲートパターン及び上部半導体パターン１９の上部を横切る第２ゲートパターンを形成する。結果的に、第１ゲートパターンは第１活性領域９ａの上部を横切る第１ゲート電極２５ａを含むように形成され、第２ゲートパターンは第２活性領域９ｂの上部を横切る第２ゲート電極２５ｂを含むように形成される。
第１ゲート電極２５ａをイオン注入マスクとして使って第１活性領域９ａ内にＮ型の不純物イオンを注入してＮ型のソース領域（図１のＳＮ）及びＮ型のドレイン領域（図１のＤＮ）を形成する。これと同様に、第２ゲート電極２５ｂをイオン注入マスクとして使って第２活性領域９ｂ内にＰ型の不純物イオンを注入してＰ型のソース領域（図１のＳＰ）及びＰ型のドレイン領域（図１のＤＰ）を形成する。
本実施形態では、第１キャッピング膜２３ａ内のランタン原子は第１高誘電膜２１ａを貫通して第１半導体パターン１５ａと第１高誘電膜２１ａとの間の界面に分布することができ、第１半導体パターン１５ａ及び第１活性領域９ａ内のバルク領域内にこれ以上拡散しないようにすることができる。これは第１半導体パターン１５ａの上面１５ｔが（１１０）面がない（１００）面を有することからである。その結果、第１半導体パターン１５ａと第１高誘電膜２１ａとの間の界面に分布したランタン元素は双極子を生成させ、双極子はＮＭＯＳトランジスタのスレッショルド電圧を減少させることができる。双極子は第２領域Ｂに形成されたＰＭＯＳトランジスタのスレッショルド電圧の減少には全然寄与しない。
さらに、第１半導体パターン１５ａが傾斜面を含まないので、第１キャッピング膜２３ａは優れたステップカバレッジを有するように形成することができる。すなわち、第１キャッピング膜２３ａは半導体基板の全体にかけて均一なランタン含量を有するように形成することができる。その結果、ＮＭＯＳトランジスタのチャンネル幅が減少しても、ＮＭＯＳトランジスタのスレッショルド電圧が増加することを防止することができる。
一方、ＰＭＯＳトランジスタのスレッショルド電圧は上部半導体パターン１９、すなわちシリコンゲルマニウムパターンによって減少することができる。これは上述のようにシリコンゲルマニウムがシリコンに比べて小さいバンドギャップエネルギーを有するからである。
一方、ＰＭＯＳトランジスタのスレッショルド電圧は上部半導体パターン１９、すなわちシリコンゲルマニウムパターンによって減少することができる。これは上述のようにシリコンゲルマニウムがシリコンに比べて小さいバンドギャップエネルギーを有するからである。
図８及び図９は、図２Ｂに示した半導体素子を製造する方法を説明するための断面図である。本実施形態に係る方法は半導体パターンの形成方法において図３から図７に示した製造方法の実施形態と異なる。したがって、本実施形態では半導体パターンの形成方法に関して具体的に説明する。
図８を参照すると、図３〜図５を参照して説明したものと同一の方法を使って素子分離膜１４及び露出した第１活性領域９ａ及び第２活性領域９ｂを形成する。第１活性領域９ａを覆うマスクパターン５１を形成した後、第２活性領域９ｂ上に選択的に下部半導体パターン５３を形成する。下部半導体パターン５３は選択的エピタキシャル技術を使って単結晶シリコンゲルマニウム膜で形成することができる。その結果、下部半導体パターン５３も１００結晶面の平坦な上面５３ｔと、平坦な上面５３ｔに実質的に垂直な側壁５３ｓとを有するように形成することができる。
図９を参照すると、マスクパターン５１を除去して第１活性領域９ａを露出させる。露出した第１活性領域９ａ及び下部半導体パターン５３上にそれぞれ選択的に第１半導体パターン５５ａ及び上部半導体パターン５５ｂを形成する。第１半導体パターン５５ａ及び上部半導体パターン５５ｂは選択的エピタキシャル技術を使ってシリコン膜で形成することができる。その結果、第１半導体パターン５５ａも１００結晶面の平坦な上面５５ｔと平坦な上面５５ｔに実質的に垂直な１００結晶面の側壁５５ｓとを有するように形成することができる。すなわち、第１半導体パターン５５ａは１１０結晶面の傾いた表面を含まないように形成することができる。下部半導体パターン５３及び上部半導体パターン５５ｂは第２半導体パターンを構成する。
上述のように、上部半導体パターン５５ｂはシリコン膜で形成することができ、下部半導体パターン５３はシリコンより小さいバンドギャップエネルギーを有するシリコンゲルマニウム膜で形成することができる。したがって、下部半導体パターン５３も第２領域Ｂに形成されるＰＭＯＳトランジスタのスレッショルド電圧を減少させるのに寄与することができる。
上述のように、上部半導体パターン５５ｂはシリコン膜で形成することができ、下部半導体パターン５３はシリコンより小さいバンドギャップエネルギーを有するシリコンゲルマニウム膜で形成することができる。したがって、下部半導体パターン５３も第２領域Ｂに形成されるＰＭＯＳトランジスタのスレッショルド電圧を減少させるのに寄与することができる。
以上、本発明は上述の実施形態を例にとって説明したが、本発明は上述の実施形態に限定されず、本発明の技術的思想内で様々な変形が可能であることは明白である。
１ ・・・半導体基板、
９ａ ・・・第１活性領域、
９ｂ ・・・第２活性領域、
９ｔ ・・・中心上面、
９ｅ ・・・傾斜エッジ面、
１４ ・・・素子分離膜、
１５ｔ ・・・平坦な上面、
１５ｓ ・・・側壁、
１５ａ ・・・第１半導体パターン（半導体パターン）、
１５ｂ ・・・第２半導体パターン（半導体パターン）、
２４ａ ・・・第１ゲート絶縁膜（ゲート絶縁膜）、
２４ｂ ・・・第２ゲート絶縁膜（ゲート絶縁膜）、
２５ａ ・・・第１ゲート電極（ゲート電極）、
２５ｂ ・・・第２ゲート電極（ゲート電極）、
２６ａ ・・・第１ゲートパターン（ゲートパターン）、
２６ｂ ・・・第２ゲートパターン（ゲートパターン）、
９ａ ・・・第１活性領域、
９ｂ ・・・第２活性領域、
９ｔ ・・・中心上面、
９ｅ ・・・傾斜エッジ面、
１４ ・・・素子分離膜、
１５ｔ ・・・平坦な上面、
１５ｓ ・・・側壁、
１５ａ ・・・第１半導体パターン（半導体パターン）、
１５ｂ ・・・第２半導体パターン（半導体パターン）、
２４ａ ・・・第１ゲート絶縁膜（ゲート絶縁膜）、
２４ｂ ・・・第２ゲート絶縁膜（ゲート絶縁膜）、
２５ａ ・・・第１ゲート電極（ゲート電極）、
２５ｂ ・・・第２ゲート電極（ゲート電極）、
２６ａ ・・・第１ゲートパターン（ゲートパターン）、
２６ｂ ・・・第２ゲートパターン（ゲートパターン）、
Claims (10)
- 半導体基板の所定領域に形成される素子分離膜と、
（１００）面の中心上面、前記中心上面から前記素子分離膜に向かって延びる傾斜エッジ面、及び、前記傾斜エッジ面から前記半導体基板に向かって延びる第一側壁を有し、前記素子分離膜に区画される活性領域と、
前記活性領域の前記中心上面及び前記傾斜エッジ面を覆うよう設けられ、前記中心上面に平行な（１００）面の平坦な上面、及び、前記上面に垂直な第二側壁を有する半導体パターンと、
前記半導体パターンの上部を通り前記第二側壁に交差する方向に延びるゲートパターンと、
を備え、
前記第一側壁と前記第二側壁とは同一平面上に位置することを特徴とする半導体素子。 - 前記半導体基板は（１００）面の主表面を有することを特徴とする請求項１に記載の半導体素子。
- 前記中心上面と前記傾斜エッジ面との接触部の位置は、前記傾斜エッジ面と前記素子分離膜との接触部の位置より高いことを特徴とする請求項１に記載の半導体素子。
- 前記傾斜エッジ面は（１１０）面を含むことを特徴とする請求項１に記載の半導体素子。
- 前記傾斜エッジ面は曲面形状であることを特徴とする請求項１に記載の半導体素子。
- 前記第二側壁は（１００）面であることを特徴とする請求項１に記載の半導体素子。
- 前記ゲートパターンは順に積層されたゲート絶縁膜及びゲート電極を含むことを特徴とする請求項１に記載の半導体素子。
- 前記ゲート絶縁膜はランタンを含有する物質膜であることを特徴とする請求項７に記載の半導体素子。
- 前記活性領域、前記ゲートパターン及び前記半導体パターンはそれぞれ第１活性領域、第１ゲートパターン及び第１半導体パターンであり、
前記第１活性領域に隣接し、前記素子分離膜によって区画される第２活性領域と、
前記第２活性領域上に順に積層された下部半導体パターン及び上部半導体パターンを有する第２半導体パターンと、
前記下部半導体パターンと前記上部半導体パターンとは互いに異なるバンドギャップエネルギーを有し、前記上部半導体パターンの上部を通り前記第二側壁に交差する方向に延びる第２ゲートパターンと、
をさらに備えることを特徴とする請求項１に記載の半導体素子。 - 前記下部半導体パターン及び前記上部半導体パターンのうちのいずれか１つは前記第１半導体パターンと同一のシリコンパターンであり、他の１つはシリコンゲルマニウムパターンであることを特徴とする請求項９に記載の半導体素子。
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