JP2007142408A

JP2007142408A - コンタクトタイプマスクパターンを用いたローカルダマシンＦｉｎＦＥＴＳを製造する方法（ＭＥＴＨＯＤＳＯＦＦＡＢＲＩＣＡＴＩＮＧＬＯＣＡＬＤＡＭＡＳＣＥＮＥＦｉｎＦＥＴＳＵＳＩＮＧＣＯＮＴＡＣＴＴＹＰＥＭＡＳＫＰＡＴＴＥＲＮ）

Info

Publication number: JP2007142408A
Application number: JP2006306421A
Authority: JP
Inventors: Ryusei Kin; 龍成金; Tae-Yong Jung; 泰榮鄭
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-11-14
Filing date: 2006-11-13
Publication date: 2007-06-07

Abstract

【課題】活性領域を定義するために第１ハードマスクパターン、そして活性領域間の絶縁領域の部分を保護するために第２ハードマスクパターンを用いてＦｉｎＦＥＴを製造する方法を公開する。
【解決手段】フィールド絶縁構造は活性領域１０４の表面によって区画される基準面から垂直方向へのオフセットによって区別される３つの領域を有する。これらの３つの領域は、ダマシンエッチングから得られた凹部開口の下部表面、側方向フィールド絶縁領域の残り部分上の中間表面及び上部表面を含む。基準面と中間表面との間を概ね一致させることにより、ゲート電極を形成する間に残存するゲート電極材料を抑制または除去する傾向があって、隣接する活性領域との間の電気的な分離が向上し、半導体素子の性能が向上される。
【選択図】図２７

Description

本発明は、半導体素子の製造方法に関し、特にフィン（fin）タイプチャンネル領域を含む半導体素子の製造方法に関するものである。

半導体素子の集積度が高くなるに連れて、従来の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成するために利用可能な表面領域は減少する。従来の平面トランジスタを用いる半導体素子の場合、高い集積度のためにその素子に用いられたトランジスタのチャンネル長さも減少される。チャンネル長さが減少すると、例えば動作速度の向上などのように、結果的に素子の一部のパラメトリック（parametric）あるいは動作特性が向上する。

しかしながら、平面トランジスタのチャンネル長さが約１００ｎｍ以下のレベルまで減少した場合、結果的に素子の他のパラメトリックあるいは動作特性が劣化する傾向がある。短チャンネル（short channel）素子の１つの特別な問題は、ゲート電極の対向側に提供された対応ソース領域とドレイン領域との間の距離が減少してリークが増加するという点である。この問題を解決するための１つのアプローチは、チャンネル領域のドーピングレベルを増加させることである。この場合、リークは減少するが、ドーピングの増加によりトランジスタのアクティブスイッチ機能が低下する傾向がある。結果的に、ＭＯＳＦＥＴ素子の全体の性能はこれらＳＣＥ（short channel effect）により著しく低下することになる。すなわち、例えば、リーク電流の増加、サブスレッショルド電圧の不安定的化、不均一化を招く。

ＭＯＳＦＥＴ素子において、ＳＣＥ問題を解決する１つの方法は、非平面チャネル構造の二重ゲート電解効果トランジスタを製造することである。この電解効果トランジスタは、非平坦化チャンネルの対向面上に形成された２つのゲートを有する。この方式で製造された二重ゲート電界効果トランジスタは、少なくとも部分的には２つのゲートにおいてチャンネルを制御することによって向上されたチャンネル制御能力を示す傾向があり、ＳＣＥの問題は低減される。また、二重ゲート電界効果トランジスタのゲート電極に印加される電圧がトランジスタを“オン（ｏｎ）”状態とするのに十分な場合、反転層がゲート電極により制御される非平面チャンネルの各表面から延長されて、同一表面領域に形成された従来の平面トランジスタに比べて達成可能である“オン”電流レベルＩｏｎを増加させる傾向がある。

電界効果トランジスタは、半導体素子において一定の素子性能パラメーターを向上させるためにフィンチャンネル構造（以下、ＦｉｎＦＥＴ構造という）で製造されている。ＦｉｎＦＥＴ構造を用いた半導体素子の一例としては、トランジスタのスレッショルド電圧に対して追加的な制御を提供するために、半導体基板をハードマスクを用いてエッチングし、ホームをシリコンオキサイドのような絶縁材料で埋め込み、活性領域の垂直及び水平表面の部分を露出させている。そして、例えば薄いオキサイドなどのゲート誘電膜を活性領域の露出した表面上に形成し、ゲート電極をゲート誘電膜上に形成することで、活性領域（一部の例において、フィン構造ともいう）を形成する方法を利用して製造することができる二重ゲート電界効果トランジスタが得られる。

ＦｉｎＦＥＴ素子の他の例としては、主表面、及び主表面上に形成された活性チャンネルパターンを有する基板を含む集積回路電界効果トランジスタ素子がある。この活性チャンネルパターンは、隣接するチャンネルとの間に少なくとも１つのトンネルを定義するために、互いに離隔された一連の積層チャンネルを含む。そして、少なくとも１つのトンネルを介して延長されたチャンネルの露出した表面を含む前記露出した表面上にゲート電極が形成される。

ＦｉｎＦＥＴのフィンの最上部表面及び側面は、チャンネル領域として用いられる。そのため、ＦｉｎＦＥＴは、基板の同一表面領域に形成される従来の平面トランジスタよりも広い有効チャンネル領域を確保することができる。よって、ＦｉｎＦＥＴは、大きな動作電流を提供することができ、結果的に許容可能なパラメトリック及び性能特性を維持しつつ対応平面トランジスタに比べて性能が向上され、集積度が増加する。

多くの従来のＦｉｎＦＥＴは、フィン構造がバルク基板本体から電気的に絶縁されたＳＯＩ（Silicon-on-insulator）基板を用いて製造される。よって、このようなＦｉｎＦＥＴトランジスタのスレッショルド電圧は、本体−バイアスを用いて効果的に制御することができない。そのため、ＣＭＯＳトランジスタのスレッショルド電圧を制御することは困難になる。しかしながら、より効果的な本体−バイアス制御を達成するために従来のバルク基板を用いる場合、ドレイン空乏領域の増加によって接合リーク電流、オフ電流、及び接合キャパシタンスが増加する傾向がある。その結果、半導体素子の性能は低下する。また、高集積素子では、短チャンネル効果によってスレッショルド電圧がさらに減少し、オフ電流が増加する傾向にある。

ＦｉｎＦＥＴの他の問題点は高いコンタクト抵抗にある。例えば、従来のＦｉｎＦＥＴ構造は、フィンの最上部表面にかけて、その最上部の表面と接触して形成されたビットラインコンタクトを含む。しかし、ビットラインはただフィンの狭い最上部表面と接触するので、これらのビットラインコンタクトの抵抗は、素子の性能を低下させる。前記フィンの構成は、ビットラインコンタクトを形成するのに利用可能な領域を増加させ、コンタクト抵抗を減少させるために修正することもできる。しかし、追加的なコンタクト領域を提供するためにフィン構造を再構成すると、半導体素子製造が煩雑化し、達成可能な集積度が減少する。その結果、コストが増加し、生産量が抑制されるという問題を招く。

一部の従来技術では、フィンと接触するソース領域及びドレイン領域の大きさは、さらに大きなコンタクト領域を確保するために増加させることができる。しかし、拡大されたソース領域及びドレイン領域を収容するためにフィンとの間の距離が増加し、かえってＦｉｎＦＥＴ素子において達成できる全体的な集積度は減少することになる。

ＦｉｎＦＥＴの製造に関する他の問題点は、基板から突出した薄いフィンの損傷及び崩壊である。このような損傷及び崩壊が生じる可能性は、フィンの幅が減少することによって増加する。例えば、従来工程によって基板から突出するフィンには、初期の段階においていかなる支持または強化構造も設けられていない。よって、このような方式でフィンを形成する場合、フィンは機械的に損傷する可能性が大きく、後続の製造工程においてフィンの損傷を招く。

本発明が解決しようとする技術的課題は、特に隣接するフィンを長さ方向に分離した領域においてゲート電極材料の除去を向上させることで、ゲート電極形成間に過剰なエッチング及び欠陥を低減する半導体素子の製造方法を提供することにある。
本発明が解決しようとする他の技術的課題は、本体−バイアス制御が向上され、動作電流の向上及びコンタクト抵抗の低減が図られ、例えばＳＯＩ基板または半導体基板を含む多様な基板上にＦｉｎＦＥＴを製造するのに好適な半導体素子を提供することにある。

前記技術的課題を解決するために本発明は、コンタクトタイプマスクパターンを用いたローカルダマシンＦｉｎＦＥＴの製造方法を提供する。
本発明では、以下のような要素を含んでいる。すなわち、複数の活性領域は平行な長さ方向軸に沿って配列されている。特定の長さ方向軸に沿って配列された活性領域は、隣接する長さ方向軸に沿って配列される活性領域に対して長さ方向にオフセットされる。これにより、特定の長さ方向軸に沿って配列された活性領域は、特定フィールド絶縁領域により隣接する活性領域から分離される。また、特定の長さ方向軸に沿って配列された活性領域は、側方向フィールド絶縁領域により隣接する長さ方向軸に沿って配列された活性領域から分離される。フィールド絶縁領域は、フィールド絶縁材料からなり活性領域を囲むように形成されている。また、半導体基板上にはハードマスクパターンが形成される。このハードマスクパターンの下方に、活性領域及びハードマスクパターンの周辺にフィールド絶縁領域が形成される。さらに、特定フィールド絶縁領域を露出させるパターンが形成される。フィールド絶縁材料に開口を形成するために、特定フィールド絶縁領域からフィールド絶縁材料が除去される。そして、特定フィールド絶縁領域を露出させるパターンは除去される。開口を埋め込むために、ハードマスク材料層が蒸着される。ハードマスク材料層の表面は平坦化され、側方向フィールド絶縁領域の上部表面を露出させるためにハードマスク材料層の上部が除去される。側方向フィールド絶縁領域を露出させるために、平行な長さ方向軸に対して１０〜９０度の角度でダマシン（damascene）パターンガ形成される。側方向フィールド絶縁領域の残り部分によって分離された凹部開口を形成するために、ダマシンパターンに対応する側方向フィールド絶縁領域からフィールド絶縁材料が部分的に除去される。ダマシンパターンは除去される。ハードマスクパターン及びハードマスク材料層を除去して活性領域及びフィールド絶縁材料が露出される。フィールド絶縁材料は、凹部開口のそれぞれの下部に下部表面、特定フィールド絶縁領域のそれぞれの上部に中間表面、及び側方向フィールド絶縁領域の上部に上部表面を有するように形成される。活性領域が露出する表面上には、ゲート誘電層が形成され、ゲート電極材料層が蒸着され、ゲート電極を形成するためにゲート電極材料層がパターニング及びエッチングされる。

一般に、長さ方向へのオフセットは、例えば、動作デザインルール、活性領域の構造、隣接する活性領域との間の長さ方向、側方向ピッチによって、単一活性領域の長さの割合に対応する。殆んどの例において、長さ方向のオフセットは他の行ごと、または第３行ごとの活性領域が整列できるように、２５％〜７５％であり、例えば、３３％または５０％とすることが期待される。単一活性領域にかけて延長された一グループのゲート電極のすべては隣接する行にある最も近い活性領域、すなわち、該当活性領域のいかなる側面上において平行な長さ方向軸と整列された活性領域とにかけて延長されない。

実施形態による方法は、長手方向（major dimension）及び短手方向（minor dimension）を有する活性領域として、長手方向と短手方向との比が少なくとも２：１である概ね楕円形の活性領域を有している。この楕円形状の活性領域の長手方向は１００〜３００ｎｍを有している。また、楕円形状の活性領域は、長手方向が１６０〜２００ｎｍであり、短手方向が１０〜６０ｎｍ程度に設定してもよい。

本発明による方法では、シリコンナイトライドをハードマスクパターンとして用い、ハードマスクパターンを形成する。また、以下の要素を含む。すなわち、半導体基板上にハードマスク層が形成される。ハードマスク層を露出させるフォトレジストパターンが形成される。フォトレジストパターンをエッチングマスクとして用いてハードマスク層がエッチングされる。フォトレジストパターンは半導体基板から除去される。

また、本発明による方法では、活性領域及びフィールド絶縁領域を形成する。そのため、以下の要素を含む。すなわち、ハードマスクパターンをエッチングマスクとして用いて半導体基板をエッチングしてフィールド開口が形成される。フィールド開口を埋め込むようにフィールド絶縁材料がハードマスクパターン上に形成される。フィールド絶縁材料の表面を平坦化してハードマスクパターンの上部表面は露出される。

さらに、本発明による方法では、半導体基板とハードマスクパターンとの間にパッド層を形成する段階をさらに含んでもよい。例えば、パッド層は１０Å〜１５０Åの厚さを有する半導体オキサイド層で形成される。ハードマスクパターンは、それぞれ１００Å〜７００Åの厚さＴｍ１を有するシリコンナイトライドとすることができる。ハードマスク材料層は、ハードマスクパターンと等しい物質からなってもよい。また、厚さは、１００Å〜７００ÅのＴｍ２としてもよい。ゲート電極を形成するために用いられる材料は、例えば非ドーピングまたは従来のｎ−タイプゲート電極材料に比べて少なくとも０．５Ｖほどの仕事関数を増加させるために十分なレベルの１つ以上のｐタイプドーパントを含む。ダマシンエッチングの間に側方向フィールド絶縁領域に形成されるフィールド開口は、一般的に活性領域の上部表面によって定義された基準面の下に少なくとも１０００Åの深さを有する。一方、フィールド開口は、これら領域内のフィールド絶縁材料の深さよりは小さい。

さらに、本発明による方法では、フィールド開口をフィールド絶縁材料で埋め込む。そのため、以下の要素を含む。半導体基板を覆うようにハードマスクパターン上にシリコンオキサイド層が形成される。シリコンナイトライド層がシリコンオキサイド層上に形成される。フィールド開口を完全に埋め込むのに十分であるように、シリコンナイトライド層上に少なくとも１つのシリコンオキサイド層が蒸着される。

さらに、本発明による方法では、シリコンナイトライド、シリコンオックシナイトライド、及びポリシリコンで構成されたグループからハードマスク材料層を選択する段階をさらに含んでもよい。第２ハードマスク材料は、側方向フィールド絶縁領域内の絶縁材料を除去する際に用いられるエッチングのための化学物物質に耐えられるように選択される。したがって、長さ方向軸に沿って整列された活性領域から隣接する活性領域を分離する特定フィールド絶縁領域は保護される。

上記のような手順により半導体基板を処理すると、ＦｉｎＦＥＴ構造は活性領域の表面によって形成された基準面から垂直方向にオフセットされた３つの相違なるフィールド絶縁材料表面を備える。そして、凹んだゲート開口のフィールド絶縁材料表面は、基準面より少なくとも５００Å下方にあり、特定フィールド絶縁領域のフィールド絶縁材料表面は基準面から４００Åオフセットされ、側方向フィールド絶縁領域の残り部分のフィールド絶縁表面は基準面より上方に位置する。例えば、本発明においてゲートホームのフィールド絶縁材料表面は、基準面よりも５００〜２０００Å下方にある。また、特定フィールド絶縁領域のフィールド絶縁材料表面は、基準面から４００Åほどオフセットされ、側方向フィールド絶縁領域の残り部分のフィールド絶縁表面は、基準面より少なくとも３００Åほど上方に位置する。

本発明によるｆｉｎＦＥＴ構造は、ゲートホームのフィールド絶縁材料表面が基準面より５００〜２０００Å下方にあり、特定フィールド絶縁領域のフィールド絶縁材料表面が基準面から１００Å程度オフセットされている。また、側方向フィールド絶縁領域の残った部分のフィールド絶縁表面は、少なくとも３００Åほど上方にある。

本発明では、以下のような要素を含む。すなわち、フィールド絶縁領域は、フィールド絶縁材料からなり、活性領域を囲むように形成されている。活性領域は、複数の平行な長さ方向軸に沿って配列され、活性領域のそれぞれが特定フィールド絶縁領域によって隣接する活性領域から分離されている。そして、活性領域は、側方向フィールド絶縁領域により囲まれている。半導体基板上には、ハードマスクパターンを形成される。ハードマスクパターンは、厚さＴｍ１を有する第１ハードマスク材料層から形成されている。ハードマスクパターンをエッチングマスクとして用いて活性領域及びフィールド絶縁領域が半導体基板に形成される。特定フィールド絶縁領域、及び特定フィールド絶縁領域に隣接する活性領域の端子部分を露出させるパターンが形成される。フィールド絶縁材料に深さＤｏを有する開口を形成するために、フィールド絶縁材料は特定フィールド絶縁領域から部分的に除去される。活性領域の端子部分を露出させるパターンパターンも除去される。活性領域及びフィールド絶縁領域上に第２ハードマスク材料層が形成され、第２ハードマスク材料層は厚さＴｍ２を有する。第２ハードマスク材料層の表面は平坦化される。側方向フィールド絶縁領域の上部表面を露出させるために、第２ハードマスク材料層の上部は除去される。側方向フィールド絶縁領域を露出させるために、平行な長さ方向軸に対してオフセット角度θでダマシンパターンが形成される。ダマシンパターンを介して側方向フィールド絶縁領域の残り部分に凹部開口が形成される。活性領域の表面部分を露出させるため、側方向フィールド絶縁領域からフィールド絶縁材料が部分的に除去される。ダマシンパターンも除去される。ハードマスクパターン及び第２ハードマスク材料層を除去して活性領域及びフィールド絶縁材料が露出される。フィールド絶縁材料は、凹部開口のそれぞれの下部に下部表面、特定フィールド絶縁領域のそれぞれの上部に中間表面、側方向フィールド絶縁領域の上部に上部表面を有するように形成される。活性領域の露出する表面上にはゲート誘電層が形成される。これには、ゲート電極材料層が蒸着される。ゲート電極を形成するために、ゲート電極材料層がパターニング及びエッチングされる。

本発明によれば、隣接する活性領域の対向端部が“ゲート電極”の構造により部分的に囲まれる従来素子に比べてリークを低減することができる。よって、素子の機能的性能及び信頼性を高めることができる。

以下、本発明のフィン構造、このフィン構造を含む半導体素子、及びその製造方法の実施形態を添付の図面を参照しながらさらに詳しく説明する。
添付図面は、以下に提供する説明を補うために所定実施形態の方法及び材料の一般特性を例示するように意図されている。しかしながら、これら図面は与えられた実施形態の特性を一定な割合で正確に反映していないこともあって、請求範囲内での値の範囲、または実施形態の特性を定義または限定するものとして解釈してはならない。特に、層または領域の相対的な厚さ及び位置は、明瞭性のために縮小または拡大されている。各図面において類似または同一参照符号の使用は、類似または同一要素、または特徴の存在を現わすだめに意図されたものである。

以下、例示的な構造及びこれらの構造の製造工程段階を示す添付図面を参照して実施形態をより詳しく説明する。当業者は、関連図面が例示的なものに過ぎず、他の実施形態においては他に多様な形態を取ることもできるものと理解される。それ故に、添付の請求範囲は、実施形態に限定されるものとして解釈してはならない。これらの実施形態は、本明細書が徹底的で完全とさせて実施形態により具現される概念を当業者に完全に伝達するために提供される。実際に、他の関連実施形態は当該技術分野の従来技術に比較して本明細書から提供される開示技術に基づき当業者に明白であり、ここで詳しく説明される実施形態と矛盾しない程度までを含むことを意味する。

また、用語の“第１”、”第２”などは、各種の要素を記述するために用いられるものであり、これらの要素の間をより明確に区別するために用いられ、これらの用語によって限定されるものではない。例えば、“第１”要素を“第２”要素に単純に指定する場合でも、ある材料又は参照される構造の実質的な変化を示すものではなく、開示される実施形態の範囲からいかなる形式としても離脱しない。また、用語の“及び／または”は、選択的に少なくともいずれか一方を意味するものであり、述べられた該当項目から１つ以上の項目のいかなる組み合わせも含むものである。

ある要素が他の要素“上”にあるとか、“隣接”すると記載する場合は、それらの間に他の構造が存在してもよい。例えば、活性領域は多くの絶縁材料の複合構造を含むことのできるフィールド絶縁領域によって分離されているものであって、“隣接”しているといえる。対照的に、一要素が他の要素“上に集積”または“直接隣接して”存在しているとした場合は、この表現は、それらの間に他の要素が存在しないことを現わす。

また、本明細書中で用いている専門用語は、特別な実施形態のみを説明するためのことであり、本発明の実施形態を限定するためのものではない。単数表現は、一般的に複数解釈が明確に不合理であると文章にて明らかにしていなかったら複数形態を同様に含むこととして解釈すべきである。用語“具備”及び／または“含み”がここで用いられた場合は引用された構成、定数、段階、動作、要素、構成要素及び／またはグループが存在することを明示するものであり、しかし、１つ以上の他の構成、定数、段階、動作、要素、構成要素及び／またはそのグループが存在すること、または追加することを排除するのではない。

また、一部の代案的な具現において、述べられた機能／動作は添付された図面に反映されていたり、対応文章に説明された手順とは異なることもある。実際に、例えば、２つの連続された図面に反映された構造的変化は実質的に同時に実行することができるとともに、場合によっては逆順によって実行することができる。さらに、関連の機能／動作及び対応説明の文章によって介在する段階が記載されていないこともある。

本発明の一実施形態による半導体素子は、フィンがチャンネル領域として用いられ、及び／またはメモリ素子セルの一部を形成するフィン構造を有する電界効果トランジスタである。メモリ素子はランダムアクセスメモリ、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、相変化ランダムアクセスメモリ（ＰＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、及び／またはＮＯＲタイプフラッシュメモリ、またはＦｉｎＦＥＴ構造を用いる他の半導体素子としてもよい。

図１Ａ及び図１Ｂに示すように、半導体基板１００の表面上に、例えばシリコンナイトライド層からなる第１ハードマスク材料層１０２が形成される。図２Ａ及び図２Ｂに示すように、第１ハードマスクパターン１０２ａを形成するために、第１ハードマスク材料層１０２は例えば従来フォトリソグラフィ工程を用いてパターニングされた後、一般的に、相応しいプラズマエッチング工程を用いて露出した部分を除去するためにエッチングされる。次に、図３Ａ及び図３Ｂに示すように、第１ハードマスクパターン１０２ａは半導体基板の残り部分１００ａから突出したり、上方へ延長された活性領域１０４を区画（形成）するために半導体基板１００の上部を除去するためのエッチングマスクとして用いられる。エッチングが完了した後、活性領域１０４のそれぞれは第１凹部領域１０６によって隣接する活性領域から分離される。

次に、図４Ａ及び図４Ｂに示すように、凹部領域１０６は、隣接する活性領域１０４を分離して電気的に絶縁するフィールド絶縁領域１０８を形成するために１つの絶縁材料または一連の絶縁材料が充填される。次に、活性領域１０４の上部表面を露出させ、そして後続処理に適した平坦化された表面を形成するために、例えば、ＣＭＰ（chemical mechanical planarization）工程を用いてフィールド絶縁領域１０８の上部を除去する。これにより、結果物の表面には活性領域１０４のパターンが形成され、各活性領域はフィールド絶縁領域１０８によって取り囲まれる。

次に、図５Ａ及び図５Ｂに示すように、コンタクトタイプマスクパターン１１０が活性領域１０４及びフィールド絶縁領域１０８の表面上に形成される。コンタクトタイプマスクパターン１１０は、フィールド絶縁領域１０８の表面上における一連の領域、すなわち、特定フィールド絶縁領域を露出させる開口のパターンを含む。特定フィールド絶縁領域は、それぞれ平行な長さ方向軸に沿って整列された隣接する活性領域１０４との間に置かれた側方向フィールド絶縁領域とは対照的に、共通の長さ方向軸に沿って整列された隣接する活性領域１０４との間に置かれたフィールド絶縁領域１０８の領域である。

図６Ａ及び図６Ｂに示すように、フィールド絶縁領域の残り部分１０８ａに第２凹部領域１１２を形成するため、コンタクトタイプマスクパターン１１０を用いて、フィールド絶縁領域１０８の上部が特定フィールド絶縁領域から除去される。第２凹部領域１１２は、第１ハードマスクパターン１０２ａの残り厚さと概して等しい深さを有するように例示している。しかし、当業者なら理解できるように、第２凹部領域１１２の深さは、全体の半導体基板にかけて十分な除去深さを保障するために、及び／またはさらに表面が露出された時のローディング問題を考慮するために用いられる、例えば使用材料、用いられたエッチング化学物、露出された材料のエッチング選択比、及び過剰エッチング量を含む多数の因子によって第１ハードマスクパターンの厚さよりも多少大きいか、または小さい。一部の工程では、より大きな偏差が許容される場合あり、またはより小さな偏差が好ましい場合もあるが、殆んどの例では、第２凹部領域１１２の深さは第１ハードマスクパターン１０２ａの厚さの約ア３００Å以内であることが好ましい。次に、図７Ａ及び図７Ｂに示すように、コンタクトタイプマスクパターン１１０は除去され、さらなる処理のために基板は用意されることになる。

次に、図８Ａ及び図８Ｂに示すように、少なくとも１つの第２ハードマスク材料層１１４が第２凹部領域１１２を第２ハードマスク材料にて充填するのに十分な深さまで図７Ａに示された構造の表面上に蒸着される。第２ハードマスク材料は、一般的に、例えば、フィールド絶縁領域の残り部分１０８ａを除去するために後続的に用いられるダマシンエッチング化学物に類似のエッチング耐性を提供する第１ハードマスク材料との互換性のために選択され、第１ハードマスクパターン１０２ａを形成するのに用いられる材料と等しい材料とすることができる。次に、図９Ａ及び図９Ｂに示すように、第２ハードマスク材料の上部が、第２凹部領域１１２を埋め込む第２ハードマスク材料層１１４の部分として構成された第２ハードマスクパターン１１４ａを形成し、第１ハードマスクパターン１０２ａの上部表面を露出させ、フィールド絶縁領域の残り部分１０８ａの上部表面を露出させるために除去される。第２ハードマスク材料層１１４の上部はＣＭＰ工程を用いて除去することができ、これにより後続的な処理のために平坦化された表面が提供される。

次に、図１０Ａないし図１０Ｃに示すように、ゲート誘電層及びゲート電極の後続的な形成のために除去されるフィールド絶縁領域１０８ａの領域を区画（形成）するために、ダマシンパターン１１６が図９Ａに示す構造の表面上に形成される。図１０Ｂに示すように、第１ハードマスクパターン１０２ａ及び第２ハードマスクパターン１１４ａがダマシンパターン１１６によって露出される。次に、図１１Ａないし図１１Ｃに示すように、隣接する活性領域１０４との間に位置する側方向フィールド絶縁領域に多数の第３凹部領域１１８（図１１Ｃ）を形成するために、フィールド絶縁領域の残り部分１０８ａはエッチングされる。しかしながら、図１１Ｂに示すように、特定フィールド絶縁領域においてフィールド絶縁領域の残り部分１０８ｂは、第２ハードマスクパターン１１４ａにより保護されてエッチング工程の間に除去されない。次に、図１２Ａないし図１２Ｃに示すように、ダマシンパターン１１６が除去され、後続的な処理のために基板表面が用意される。

次に、図１３Ａないし図１３Ｃに示すように、第１ハードマスクパターン１０２ａ及び第２ハードマスクパターン１１４ａは、活性領域１０４の上部表面及びフィールド絶縁領域１０８の特定フィールド絶縁領域をそれぞれ露出させるために除去される。断層または多層ゲート誘電層（図示せず）は、第３凹部領域１１８により露出した上部表面及び側面を含んで活性領域１０４に露出した表面上に形成される。

次に、図１４Ａないし図１４Ｃに示すように、ゲート電極層１２０が第３凹部領域１１８を埋めるのに十分な厚さに形成され、活性領域１０４及びフィールド絶縁領域の残り部分１０８ｂにかけて延長させるのに十分な厚さに形成される。次に、図１５Ａないし図１５Ｃに示すように、ゲート電極になるゲート電極層１２０の部分を保護するためにゲート電極パターン１２２がゲート電極層１２０上に形成される。次に、図１６Ａないし図１６Ｃに示すように、ゲート電極１２０ａを形成するためにゲート電極パターン１２２により露出するゲート電極層１２０の部分が適したエッチングを用いて除去される。エッチングが完了した後、ゲート電極パターン１２２は除去され、基板はさらなる処理のために用意することになる。

上記説明した構造を形成する方法の一実施形態が図１７Ａに例示される。この図に示す素子の顕微鏡写真は、フィールド絶縁材料１０８の蒸着及び平坦化以後である図４Ａに相当する。Ａ−Ａ’線に沿って切断した２つの整列された活性領域１０４の断面が図１７Ｂに示されている。本発明の一実施形態による基板の処理は、図１８Ａ及び図１８Ｂに続いており、単一軸に沿って整列された隣接する活性領域１０４との間において特定フィールド絶縁領域を露出させるためにコンタクトタイプパターン１１０が形成される。

図１７Ａに示す実施形態において、活性領域１０４は主（長手方向）軸に沿って約１８０ｎｍの寸法を有し、副（短手方向）軸に沿って約５０ｎｍの寸法を有する。第１ハードマスクパターン１０２ａは、約１００Åの厚さを有するパッドオキサイド層上に形成された約５００ÅのＳｉＮを具備する。第１ハードマスクパターン１０２ａは、半導体基板の残り部分１００ａの上部に延長された活性領域１０４構造を定義するために半導体基板１００の約３０００Åの厚さが除去されるトレンチエッチング中に、活性領域１０４の上部表面を保護するために用いられる。次に、露出する半導体表面は薄いパッドオキサイド層及びシリコンナイトライドライナー（liner）に保護される。次に、トレンチの残り部分が１つの以上の絶縁材料、例えば、３０００Å〜３２００Åのシリコンオキサイドで埋め込まれた後に、フィールド絶縁材料によって取り囲まれた第１ハードマスクパターンの上部表面を露出させるために平坦化される。

次に、図１８Ａ及び図１８Ｂに示すように、隣接する活性領域１０４との間のフィールド絶縁材料の部分を露出させるためにフォトレジストパターン（コンタクトタイプパターン）１１０が形成される。除去されるフィールド絶縁材料の量は特に多くないから、向上した寸法制御を提供するために前記フォトレジスト層は用いられる露光システム、レジスト合成物、及びエッチング化学物によって比較的に薄い場合がある。例えば、約１８００Åとすることができる。

“コンタクトタイプ”のマスクとしたが、当業者は素子製造工程のこの段階において前記マスクを用いてコンタクトが形成されないことを分かる。実際の工程において、ここで用いられるように、“コンタクトタイプ”は基板の表面にかけて形成される比較的に小さい開口の結果的なアレイ、及び後続として形成されるコンタクトパターンとの類似物を言う。

また、パターンは、単一マスクを有して形成してもよく、下地構造及び利用可能なマスクの構成によって、本発明の一実施形態による“コンタクトタイプ”マスクは、実際に、所望する開口構成を得るために２つ以上のマスクの複合露出を提供してもよい。同様に、フォトレジストは、好適なＣＤ（critical dimensions）を確保あるいは維持するために追加的に処理することができる。形成される開口は、一般的に円形または楕円形とすることができ、一般的に活性領域の平行な行との間からフィールド絶縁領域１０８への拡張を同時に制限しながら隣接する活性領域１０４の端子部分を取り囲む。

図１９ないし図２１は、コンタクトタイプマスクパターン１１０を用いてフィールド絶縁領域の残り部分１０８ａに第２凹部領域１１２を形成することを示し、一般的に図６Ａないし図８Ａに対応する。次に、図２２Ａ及び図２２Ｂに示すように、第２凹部領域１１２はフィールド絶縁材料よりも大きいエッチング耐性を提供する絶縁材料、例えば、シリコンナイトライドで埋め込まれている。次に、活性領域１０４、フィールド絶縁領域の残り部分１０８ａ、及び第２ハードマスクパターン１１４ａを形成するのに用いられる第１ハードマスクパターン１０２ａの上部表面を含む異種（heterogeneous）表面を提供するために結果的な構造が平坦化される。

図１９に示すように、第２凹部領域１１２を形成するために特定フィールド絶縁領域から除去されたフィールド絶縁材料の厚さは、一般的に第１ハードマスクパターン１０２ａの厚さ、例えば、この実施形態において約４００Åの厚さに対応する。次に、図２０に示すように、さらなる処理のために基板を準備するために、例えばアッシング（ashing）工程及び／または湿式工程を用いてフォトレジストパターン１１０が除去される。次に、図２１に示すように、第２ハードマスク材料層１１４が凹部領域１１２を埋めるのに十分な厚さに積層される。第２ハードマスク材料層１１４を形成するのに用いられる材料は、フィールド絶縁領域において第３凹部領域１１８を開放させるために後続する工程で用いられるエッチング工程に好適な耐性を有する材料である。

この実施形態において、例えば、フィールド絶縁領域がシリコンオキサイドであれば、第２ハードマスク材料はフィールド絶縁材料に十分なエッチング選択比を提供する約５００Åのシリコンナイトライド、ポリシリコンまたは他の材料とすることができる。同一の第１ハードマスク材料及び第２ハードマスク材料を選択する場合、後続的な除去が容易である。しかし、下地構造に対して損傷なく２つのハードマスクパターンを順次に、または同時に除去するために、後続処理が適応することができる場合には、他の材料を用いることもできる。

次に、図２３Ａ及び図２３Ｂに示すように、活性領域１０４の部分に隣接して第３凹部領域１１８を形成するために除去されるフィールド絶縁領域の残り部分１０８ａの領域を定義するためにダマシンパターン１１６が形成される。図２４Ａ及び図２４Ｂに示すように、活性領域１０４の全体高さよりも低い深さを有する第３凹部領域１１８が形成される第２フィールド絶縁領域１０８ｂを形成するために、ダマシンパターン１１６を用いてフィールド絶縁領域の残り部分１０８ａは除去される。ダマシンパターン１１６、活性領域１０４、及び隣接グループの整列された活性領域との間の軸方向オフセットの相対的整列によって、ダマシンパターン１１６の開放された部分の一部は、単一軸に沿って整列された一グループの活性領域１０４のうち隣接する活性領域との間に形成された特定絶縁領域において少なくとも一部を露出させる傾向がある。

これらの各種領域との関係が図２６Ａ及び図２６Ｂに示されている。図２６Ａに示されたように、フィールド絶縁領域の残り部分１０８ａと共に、隣接する活性領域１０４との間の特定絶縁領域は、第３凹部領域１１８の形成中に、例えば、約８５〜９５ｎｍのフォトレジストライン幅、すなわち、対応とするものとして交互の空間の幅の２倍であるパターンラインを有することのできるダマシンパターン１１６、例えば、約３５〜４５ｎｍの空間幅を有している開口領域１１６ａでエッチング化学物に露出される。ダマシンパターン１１６、第１ハードマスクパターン１０２ａ、及び第２ハードマスクパターン１１４ａを後続的に除去した場合、図２５Ａ及び図２５Ｂに示す構造が生成される。

特定絶縁領域に追加された材料は、第３凹部領域１１８を形成するのに用いられるエッチング化学物によりも大きな耐性を示すので、活性領域１０４との間の材料はエッチングされて全体の厚さとして維持される。図２４Ｂ及び図２５Ｂに示す実施形態において、第３凹部領域１１８の深さはフィールド絶縁領域１０８の深さの約５０％、この例では約１５００〜１６００Åとすることができる。しかしながら、当業者は、これらの寸法は、例えば、より積極的であるかそうでないかのデザインルール、パラメトリック特性、材料および／またはエッチング選択比の変化を含む各種因子を償う必要がある場合は修正できるものである。

図２６Ｂに示すように、２つのハードマスクパターンを用いる場合には、図２６Ａに示すＢ−Ｂ’に沿って取られた断面に反映された３つの別の表面２０８ａ、２０８ｂ、２０８ｃを有する構造が得られる。上部表面２０８ａは、凹部領域１１８の形成中に除去されないフィールド絶縁領域の残り部分１０８ｂに対応する。下部表面２０８ｃはエッチング後に、そしてゲート誘電層及びゲート電極層の形成前における第３凹部領域１１８の底に対応する。中間表面２０８ｂは、第２ハードマスクパターン１１４ａの除去後における特定フィールド絶縁領域内の表面に対応する。

３つの絶縁表面２０８ａ、２０８ｂ、２０８ｃの相対的なレベルは、活性領域１０４の上部表面に対応する基準面Ｐよりそれらのそれぞれの垂直オフセットによって定義することができる。図２６Ｂに反映されたように、第１ハードマスクパターン１０２ａが除去される際、活性領域１０４の露出された表面は基準面Ｐから垂直オフセット距離Ｌｆほど、フィールド絶縁領域の残り部分１０８ｂを取り囲む非エッチング部分に対して相対的に凹んでいる。

逆に、第３凹部領域１１８を形成するためにフィールド絶縁領域の残り部分１０８ｂを除去すると、垂直オフセット距離Ｌｄ分基準面Ｐに対して相対的に凹んでいる表面２０８ｃが生成される。しかし、第２ハードマスクパターン１１４ａの除去により露出された中間表面２０８ｂは初期の短縮または部分的エッチング処理を介して処理された後、第３凹部領域１１８形成するために、フィールド絶縁材料の他の部分を除去するために後で用いられるエッチングによって後続的に保護される。結果的に、中間表面２０８ｂは基準面Ｐに対してポジティブまたはネガティブな垂直方向に垂直オフセット距離を示しているが、いかなる例においても、この垂直オフセット距離の大きさは他の表面２０８ａ、２０８ｃと係った垂直オフセットＬｆ、Ｌｄの大きさよりも小さい。例えば、特定フィールド絶縁領域からゲート電極材料の残余物（Residue）を抑制または除去するために、中間表面２０８ｂは基準面Ｐから２００Åよりも小さく、または１００Åよりもさらに小さくオフセットされ、一般的にはポジティブな垂直方向に、すなわち、基準面Ｐに対して上方にオフセットされる。

図２７に示すように、上述の実施形態に用いられた基本的な電界効果トランジスタ構造は、半導体基板の残り部分１００ａから延長された副軸（短手方向）に沿って厚さＴｂを有するように延長された薄い本体活性領域１０４を含む。活性領域１０４はフィールド絶縁領域の残り部分１０８ｂにより取り囲まれて、深さｘｊを有するチャンネル領域を提供するためにドーピングされる。活性領域は、またゲート誘電層（図示せず）によって、そしてゲート長さＬｇを有していてダマシンエッチング中にフィールド絶縁領域の残り部分１０８ｂに形成された第３凹部領域１１８の深さに概して対応するフィン高さＨｆを定義するために、活性領域の垂直表面に沿って延長されたゲート電極１２０ａにより部分的に覆われる。フィールド絶縁領域の残り部分１０８ｂとゲート電極１２０ａは、下部構造を明確に示すために部分的に点線で図示している。

本発明の一実施形態による“ＳＬＤ（self-aligned local damascene”は多様な素子製造方法、例えば、メモリ素子に用いられることができる。第２ハードマスクパターンを形成すると、ゲート電極の後続形成のためにＭ／Ａ（tolerance for misalignment）、すなわち、Ｍ／Ａマージンが増加する傾向がある。実際に、一部実施形態において、Ｍ／Ａマージンは結果的な素子の生産量及び性能を維持しながら従来のイメージングで許容されるＭ／Ａマージンよりも１００％以上増加される。

例えば、上述のように、特定フィールド絶縁領域及び活性領域を取り囲む側方向フィールド絶縁領域の一部を含む保護領域を定義するために、隣接する活性領域１０４の対向端部を取り囲む大きさを有する、概して円形または楕円形である開口が用いられる。楕円形の開口が大きすぎると、Ｍ／Ａマージンが増加されて、そのマージンは半導体素子の機能部分を形成するように協動する特別な要素のＣＤ（critical dimension）によって２８〜３０ｎｍ程度とすることができる。この向上されたＭ／Ａマージンは、ＡｒＦイメージングシステムの利用性を拡張させ、そして好適なイメージ解像度を得るためにイモション（immersion）ＡｒＦフォトリソグラフィを採択する必要性を遅延させるために用いられることができる。よって、この向上されたマージンは生産性を向上させ、及び／または製造費用を低減することができる。

本発明の実施形態による方法の利用は、基板の同一表面領域に形成される従来の平面素子よりも好ましく、及び／または向上された“オン”電流性能を相変らず提供しながら漏洩が減少され、サブスレッショルド性能が向上された構造を提供するために、“ＬＶＣＣ（low voltage common collector）”構成及び動作を用いて“ＲＣＡＴ（recess cell array transistors）”及び“ＳＲＣＡＴ（spear-shaped recess cell array transistors）”に統合することもできる。

当業者は、本発明の実施形態による方法によって、収容することができる活性領域及びゲート電極の相対的な方位に特別な制限はないことが理解できる。しかしながら、近来、上述のグループの整列された活性領域の平行軸がゲート電極に対する直交方位から、例えば２０゜と３５゜との間の角度θ分オフセットする構造によって、より高い集積度が達成された。本方法の実施形態により提供される増加されたＭ／Ａマージンは、デザインルールが減少されるによってますます重要になるはずであり、したがって、次世代素子の生産のためにＣＤが減少された場合でも生産量及び素子信頼性が向上したり維持させることができる。

結果的な素子の性能をさらに向上させるために、本発明の一実施形態による方法に他の技術が統合されることもできる。例えば、スレッショルド電圧制御を向上させるために、従来のｎ−ドーピングされたポリシリコンゲート電極材料ではない他の材料を採用することができる。その１つの材料がｎ−チャンネルトランジスタのスレッショルド電圧を０．８Ｖ以上増加させることのできるｐ＋−ドーピングされたポリシリコンである。ＣＭＯＳ素子においてゲート電極の相違なるドーピングを用いる仕事関数工学（work function engineering）は、ｐ−チャンネル素子及びｎ−チャンネル素子に増加されたスレッショルド電圧を提供するために用いられる。同様に、適切な半導体基板を用いると、スレッショルド電圧の向上された制御のために本体−バイアス技術を用いることもできる。

特に、隣接する活性領域１０４のうち、１つまたは２つの活性領域の端子部分と重畳される程度まで、そして活性領域１０４の表面によって定義された基準面Ｐから比較的に少ない垂直オフセットを有する表面２０８ｂを有する程度までに、存在する特定フィールド領域内の残りフィールド絶縁材料は結果的な素子の性能を向上させる。この向上は、部分的には、活性領域１０４のうち隣接する活性領域との間の異質の（extraneous）“ゲート電極”構造の形成を減らしたり除去することによって得られる。

本発明の一実施形態による半導体素子の製造方法を示す斜視図である。本発明の一実施形態による半導体素子の製造方法を示す図１Ａに図示された一連の活性領域における長さ方向軸のＢ−Ｂ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す斜視図である。本発明の一実施形態による半導体素子の製造方法を示す図２Ａに図示された一連の活性領域における長さ方向軸のＢ−Ｂ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す斜視図である。本発明の一実施形態による半導体素子の製造方法を示す図３Ａに図示された一連の活性領域における長さ方向軸のＢ−Ｂ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す斜視図である。本発明の一実施形態による半導体素子の製造方法を示す図４Ａに図示された一連の活性領域における長さ方向軸のＢ−Ｂ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す斜視図である。本発明の一実施形態による半導体素子の製造方法を示す図５Ａに図示された一連の活性領域における長さ方向軸のＢ−Ｂ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す斜視図である。本発明の一実施形態による半導体素子の製造方法を示す図６Ａに図示された一連の活性領域における長さ方向軸のＢ−Ｂ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す斜視図である。本発明の一実施形態による半導体素子の製造方法を示す図７Ａに図示された一連の活性領域における長さ方向軸のＢ−Ｂ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す斜視図である。本発明の一実施形態による半導体素子の製造方法を示す図８Ａに図示された一連の活性領域における長さ方向軸のＢ−Ｂ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す斜視図である。本発明の一実施形態による半導体素子の製造方法を示す図９Ａに図示された一連の活性領域における長さ方向軸のＢ−Ｂ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す斜視図である。本発明の一実施形態による半導体素子の製造方法を示す図１０Ａに図示された一連の活性領域における長さ方向軸のＢ−Ｂ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す図１０Ａに図示された側方向フィールド絶縁領域の長さ方向軸のＣ−Ｃ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す斜視図である。本発明の一実施形態による半導体素子の製造方法を示す図１１Ａに図示された一連の活性領域における長さ方向軸のＢ−Ｂ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す図１１Ａに図示された側方向フィールド絶縁領域の長さ方向軸のＣ−Ｃ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す斜視図である。本発明の一実施形態による半導体素子の製造方法を示す図１２Ａに図示された一連の活性領域における長さ方向軸のＢ−Ｂ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す図１２Ａに図示された側方向フィールド絶縁領域の長さ方向軸のＣ−Ｃ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す斜視図である。本発明の一実施形態による半導体素子の製造方法を示す図１３Ａに図示された一連の活性領域における長さ方向軸のＢ−Ｂ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す図１３Ａに図示された側方向フィールド絶縁領域の長さ方向軸のＣ−Ｃ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す斜視図である。本発明の一実施形態による半導体素子の製造方法を示す図１４Ａに図示された一連の活性領域における長さ方向軸のＢ−Ｂ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す図１４Ａに図示された側方向フィールド絶縁領域の長さ方向軸のＣ−Ｃ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す斜視図である。本発明の一実施形態による半導体素子の製造方法を示す図１５Ａに図示された一連の活性領域における長さ方向軸のＢ−Ｂ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す図１５Ａに図示された側方向フィールド絶縁領域の長さ方向軸のＣ−Ｃ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す斜視図である。本発明の一実施形態による半導体素子の製造方法を示す図１６Ａに図示された一連の活性領域における長さ方向軸のＢ−Ｂ平面に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す図１６Ａに図示された側方向フィールド絶縁領域の長さ方向軸のＣ−Ｃ平面に沿う断面図である。（Ａ）は本発明の一実施形態による半導体素子の製造方法を示す一連の活性領域の平面図であり、（Ｂ）は本発明の一実施形態による半導体素子の製造方法を示す単一特定フィールド領域によって分離された２つの隣接した活性領域を示す（Ａ）に図示されたＡ−Ａ’線に沿う断面図である。（Ａ）は本発明の一実施形態による半導体素子の製造方法を示す一連の活性領域の平面図であり、（Ｂ）は本発明の一実施形態による半導体素子の製造方法を示す単一特定フィールド領域によって分離された２つの隣接した活性領域を示す（Ａ）に図示されたＡ−Ａ’線に沿う断面図である。図１８Ｂ及び図２２Ａに示された段階との間において本発明の一実施形態による半導体素子の製造方法の段階を示す断面図である。図１８Ｂ及び図２２Ａに示された段階との間において本発明の一実施形態による半導体素子の製造方法の段階を示す断面図である。図１８Ｂ及び図２２Ａに示された段階との間において本発明の一実施形態による半導体素子の製造方法の段階を示す断面図である。（Ａ）は本発明の一実施形態による半導体素子の製造方法を示す一連の活性領域の平面図であり、（Ｂ）は本発明の一実施形態による半導体素子の製造方法を示す単一特定フィールド領域によって分離された２つの隣接した活性領域を示す（Ａ）に図示されたＡ−Ａ’線に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す一連の活性領域の平面図である。本発明の一実施形態による半導体素子の製造方法を示す単一特定フィールド領域によって分離された２つの隣接した活性領域を示す図２３Ａに図示されたＡ−Ａ’線に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す一連の活性領域の平面図である。本発明の一実施形態による半導体素子の製造方法を示す単一特定フィールド領域によって分離された２つの隣接した活性領域を示す図２４Ａに図示されたＡ−Ａ’線に沿う断面図である。本発明の一実施形態による半導体素子の製造方法を示す一連の活性領域の平面図である。本発明の一実施形態による半導体素子の製造方法を示す単一特定フィールド領域によって分離された２つの隣接した活性領域を示す図２５Ａに図示されたＡ−Ａ’線に沿う断面図である。本発明の一実施形態により製造された半導体素子構造のダマシン領域の平面図である。図２６Ａに図示された構造のＢ−Ｂ’線に沿う断面図である。ゲート電極が形成された活性領域の一部について基準寸法が表示された直交図（orthogonal view）である。

符号の説明

１００ａ：半導体基板の残り部分、１０４：活性領域、１０８ｂ：フィールド絶縁領域の残り部分、１１８：第３凹部領域、１２０ａ：ゲート電極、Ｈｆ：フィン高さ、Ｌｇ：長さ、Ｔｂ：厚さ、ｘｊ：深さ

Claims

半導体基板上にＦｉｎＦＥＴを形成する方法において、
前記半導体基板上にハードマスクパターンを形成する段階と、
前記半導体基板において前記ハードマスクパターンの下に活性領域及び前記ハードマスクパターンの周辺にフィールド絶縁領域を形成し、前記フィールド絶縁領域はフィールド絶縁材料から前記活性領域を取り囲むように形成され、前記活性領域は複数の平行な長さ方向軸に沿って配列され、そのうち特定の長さ方向軸に沿って配列された活性領域は隣接する他の長さ方向軸に沿って配列される活性領域に対して長さ方向にオフセットされ、前記特定の長さ方向軸に沿って配列された前記活性領域は特定フィールド絶縁領域によって隣接する他の活性領域から分離され、前記特定の長さ方向軸に沿って配列された活性領域を側方向フィールド絶縁領域により隣接する長さ方向軸に沿って配列された他の活性領域から分離する段階と、
前記特定フィールド絶縁領域を露出させるパターンを形成する段階と、
前記フィールド絶縁材料に開口を形成するために前記特定フィールド絶縁領域から前記フィールド絶縁材料を除去する段階と、
前記パターンを除去する段階と、
前記開口を埋め込むためにハードマスク材料層を蒸着する段階と、
前記ハードマスク材料層の表面を平坦化し、前記側方向フィールド絶縁領域の上部表面を露出させるために前記ハードマスク材料層の上部を除去する段階と、
前記側方向フィールド絶縁領域を露出させるために前記複数の長さ方向軸に対して１０〜９０度の角度でダマシンパターンを形成する段階と、
前記側方向フィールド絶縁領域の残り部分によって分離した凹部開口を形成するために前記ダマシンパターンに対応する前記側方向フィールド絶縁領域から前記フィールド絶縁材料を部分的に除去する段階と、
前記ダマシンパターンを除去する段階と、
前記ハードマスクパターン及び前記ハードマスク材料層を除去して前記活性領域及び前記フィールド絶縁材料を露出させ、前記フィールド絶縁材料は前記凹部開口のそれぞれの下部に下部表面、前記特定フィールド絶縁領域のそれぞれの上部に中間表面及び前記側方向フィールド絶縁領域の上部に上部表面を有するように形成する段階と、
前記活性領域の露出した表面上にゲート誘電層を形成する段階と、
ゲート電極材料層を蒸着する段階と、
ゲート電極を形成するために前記ゲート電極材料層をパターニング及びエッチングする段階と、
を含むことを特徴とする半導体基板上にＦｉｎＦＥＴを形成する方法。
前記活性領域は延長され、長手方向及び短手方向を有し、前記長手方向と前記短手方向との割合は少なくとも２：１であることを特徴とする請求項１記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記活性領域は、概して楕円形であり、長手方向の全長が１００〜３００ｎｍを有することを特徴とする請求項２記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記活性領域は、概して楕円形であり、長手方向の全長が１６０〜２００ｎｍ及び短手方向の全長が１０〜６０ｎｍを有することを特徴とする請求項３記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記ハードマスクパターンは、シリコンナイトライドであることを特徴とする請求項１記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記ハードマスクパターンを形成する段階は、
前記半導体基板上にハードマスク層を形成する段階と、
前記ハードマスク層を露出させるフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして用いて前記ハードマスク層をエッチングする段階と、
前記フォトレジストパターンを前記半導体基板から除去する段階と、
を含むことを特徴とする請求項１記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記活性領域及び前記フィールド絶縁領域を形成する段階は、
前記ハードマスクパターンをエッチングマスクとして用いて前記半導体基板をエッチングしてフィールド開口を形成する段階と、
前記フィールド開口を埋め込むように前記フィールド絶縁材料を前記ハードマスクパターン上に形成する段階と、
前記フィールド絶縁材料の表面を平坦化して前記ハードマスクパターンの上部表面を露出する段階と、
を含むことを特徴とする請求項６記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記半導体基板と前記ハードマスクパターンとの間にパッド層を形成する段階をさらに含むことを特徴とする請求項６記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記パッド層は１０Å〜１５０Åの厚さを有する半導体オキサイド層であり、
前記ハードマスクパターンのそれぞれは１００Å〜７００Åの厚さＴｍ１を有し、
前記ハードマスク材料層は前記ハードマスクパターンと同一物質からなり、１００Å〜７００Åの厚さＴｍ２を有することを特徴とする請求項８記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
仕事関数を、ｎ−ドーピングされたゲート電極材料層に比べて少なくとも０．５Ｖ増加させるために、前記ゲート電極材料層を十分なｐタイプドーパントにドーピングする段階をさらに含むことを特徴とする請求項１記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
仕事関数を、ｎ−ドーピングされたゲート電極材料層に比べて少なくとも０．８Ｖ増加させるために、前記ゲート電極材料層を十分なｐタイプドーパントにドーピングすることをさらに含むことを特徴とする請求項１記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
スレッショルド電圧を少なくとも０．３Ｖ変更するのに十分な本体バイアス電圧を設定するために、前記半導体基板に電気接続を形成する段階をさらに含むことを特徴とする請求項６記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記フィールド開口は、前記活性領域の表面によって区画された基準面の下方において、少なくとも１０００Åの深さを有することを特徴とする請求項６記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記凹部開口の深さは、前記フィールド開口の深さの４０〜７５％であることを特徴とする請求項６記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記凹部開口の深さは、フィールド開口の深さの４５〜５５％であることを特徴とする請求項１４記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記フィールド開口を前記フィールド絶縁材料で埋め込む段階は、
前記ハードマスクパターン上に前記半導体基板を覆うシリコンオキサイド層を形成する段階と、
前記シリコンオキサイド層上にシリコンナイトライド層を形成する段階と、
前記フィールド開口を完全に埋め込むのに十分となるように前記シリコンナイトライド層上に少なくとも１つのシリコンオキサイド層を蒸着する段階と、
を含むことを特徴とする請求項７記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記ハードマスク材料層は、シリコンナイトライド、シリコンオックシナイトライド及びポリシリコンで構成されたグループから選択された１つであることを特徴とする請求項１記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記フィールド絶縁材料の前記下部表面、前記中間表面、及び前記上部表面はいずれも前記活性領域の表面によって形成された基準面から垂直方向にオフセットされ、
前記下部表面はオフセット距離Ｌｄに相当する分基準面の下にあり、
前記中間表面はオフセット距離Ｌｓに相当する分前記基準面からオフセットされ、
前記上部表面は前記中間表面の上方にあり、前記基準面からオフセット距離Ｌｆに相当する分オフセットされ、
前記オフセット距離の相関関係は、式｜Ｌｄ｜＞｜Ｌｓ｜及び式｜Ｌｄ｜＞｜Ｌｆ｜を満足することを特徴とする請求項１記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記下部表面は、前記基準面より５００〜２５００Å下方にあり、
前記中間表面は、前記基準面から４００Åオフセットされ、
前記上部表面は、前記中間表面より少なくとも３００Å上方にあることを特徴とする請求項１８記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記下部表面は、前記基準面より５００〜２０００Å下方にあり、
前記中間表面は、前記基準面から１００Åオフセットされていることを特徴とする請求項１９記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記中間表面は、前記基準面の上方にあることを特徴とする請求項１９記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
半導体基板上にＦｉｎＦＥＴを形成する方法において、
前記半導体基板上に厚さＴｍ１を有する第１ハードマスク材料層からなるハードマスクパターンを形成する段階と、
前記ハードマスクパターンをエッチングマスクとして用いて前記半導体基板に複数の平行な長さ方向軸に沿って配列されそれぞれ特定フィールド絶縁領域によって隣接する活性領域から分離されつつ側方向フィールド絶縁領域によって取り囲まれる活性領域、及びフィールド絶縁材料からなり前記活性領域を取り囲むように形成されているフィールド絶縁領域を形成する段階と、
前記特定フィールド絶縁領域、及び前記特定フィールド絶縁領域に隣接した活性領域の端子部分を露出させるパターンを形成する段階と、
前記フィールド絶縁材料に深さＤｏを有する開口を形成するために、前記フィールド絶縁材料を前記特定フィールド絶縁領域から部分的に除去する段階と、
前記パターンを除去する段階と、
前記活性領域及び前記フィールド絶縁領域上に、厚さＴｍ２を有する第２ハードマスク材料層を形成する段階と、
前記第２ハードマスク材料層の表面を平坦化し、前記側方向フィールド絶縁領域の上部表面を露出させるために、前記第２ハードマスク材料層の上部を除去する段階と、
前記側方向フィールド絶縁領域を露出させるために、前記長さ方向軸に対してオフセット角度θでダマシンパターンを形成する段階と、
前記ダマシンパターンを挟んで前記側方向フィールド絶縁領域の残り部分に凹部開口を形成して前記活性領域の表面部分を露出させるために、前記側方向フィールド絶縁領域からフィールド絶縁材料を部分的に除去する段階と、
前記ダマシンパターンを除去する段階と、
前記ハードマスクパターン及び前記第２ハードマスク材料層を除去して前記活性領域及び前記フィールド絶縁材料を露出させ、前記フィールド絶縁材料の前記凹部開口のそれぞれの下部に下部表面、前記特定フィールド絶縁領域のそれぞれの上部に中間表面、及び前記側方向フィールド絶縁領域の上部に上部表面をそれぞれ形成する段階と、
前記活性領域が露出した表面上にゲート誘電層を形成する段階と、
ゲート電極材料層を蒸着する段階と、
ゲート電極を形成するために前記ゲート電極材料層をパターニング及びエッチングする段階と、
を含むことを特徴とする半導体基板上にＦｉｎＦＥＴを形成する方法。
前記第１ハードマスク材料層及び前記第２ハードマスク材料層はシリコンナイトライドであり、
前記第１ハードマスク材料層の厚さと前記第２ハードマスク材料層の厚さとの関係は、Ｔｍ１≧Ｄｏを満たすことを特徴とする請求項２２記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記オフセット角度θは、１５〜３０度であることを特徴とする請求項２２記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記特定フィールド絶縁領域及び前記特定フィールド絶縁領域に隣接した活性領域の端子部分を露出させるパターンを形成する段階は、前記パターンの塑性流動または膨脹を誘導することによって開口部の大きさを減少させるために前記パターンを処理する段階を含むことを特徴とする請求項２２記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記特定フィールド絶縁領域及び前記特定フィールド絶縁領域に隣接した活性領域の端子部分を露出させるパターンを形成する段階は、
フォトレジスト層を形成する段階と、
第１方位を有する線及び空間を定義するために第１露光を行う段階と、
前記第１方位と少なくとも４５度オフセットされる第２方位を有する線及び空間を定義するために第２露光を行う段階と、
前記パターンを得るために前記第１露光及び前記第２露光の後に前記フォトレジスト層を現像する段階と、
を含むことを特徴とする請求項２２記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
前記第１方位と前記第２方位とのオフセット量は、９０度よりも小さいことを特徴とする請求項２６記載の半導体基板上にＦｉｎＦＥＴを形成する方法。
ＦｉｎＦＥＴ構造において、
半導体基板から突出し、第１長さ方向軸に沿って整列され、特定フィールド絶縁領域によって隣接する活性領域から分離された第１グループの活性領域と、
側方向フィールド絶縁領域によって前記第１グループの活性領域から分離され、前記第１長さ方向軸に平行な第２長さ方向軸に沿って整列され、特定フィールド絶縁領域により隣接する活性領域から分離するように配置され、前記第１グループの活性領域から長さ方向にオフセットされている第２グループの活性領域と、
前記第１グループの活性領域及び前記第２グループの活性領域に配置され、前記第１グループの活性領域及び前記第２グループの活性領域を通って前記第１グループの活性領域及び前記第２グループの活性領域を分離する前記特定フィールド絶縁領域に延長するゲート電極とを備え、
前記特定フィールド絶縁領域の表面により形成された平面から、前記活性領域の表面により形成された基準面までの垂直方向への距離は、４００Å以内であることを特徴とするＦｉｎＦＥＴ構造。
前記ゲート電極は、前記活性領域の前記基準面の下方に向かって、前記活性領域の側壁に沿って延長された突出領域を有し、前記突出領域は前記活性領域の基準面の下方に少なくとも１０００Å伸びていることを特徴とする請求項２８記載のＦｉｎＦＥＴ構造。
前記第１グループの活性領域及び前記第２グループの活性領域は、２つのゲート電極により交差し、各ゲート電極は前記活性領域の基準面の下方に向かって前記活性領域の対向側壁に沿って延長する２つの突出領域を有し、前記突出領域は前記活性領域の基準面の下方に少なくとも１０００Å伸びて互いに電気的に分離されていることを特徴とする請求項２８記載のＦｉｎＦＥＴ構造。
前記ゲート電極は、ｐ−タイプ材料であることを特徴とする請求項２８記載のＦｉｎＦＥＴ構造。