JP2015146390A - 半導体メモリ装置およびその製造方法 - Google Patents

半導体メモリ装置およびその製造方法 Download PDF

Info

Publication number
JP2015146390A
JP2015146390A JP2014018756A JP2014018756A JP2015146390A JP 2015146390 A JP2015146390 A JP 2015146390A JP 2014018756 A JP2014018756 A JP 2014018756A JP 2014018756 A JP2014018756 A JP 2014018756A JP 2015146390 A JP2015146390 A JP 2015146390A
Authority
JP
Japan
Prior art keywords
gate
region
forming
select gate
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014018756A
Other languages
English (en)
Other versions
JP6298307B2 (ja
Inventor
智光 理崎
Tomomitsu Risaki
智光 理崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP2014018756A priority Critical patent/JP6298307B2/ja
Priority to TW104101666A priority patent/TWI689046B/zh
Priority to US14/602,535 priority patent/US20150221660A1/en
Priority to KR1020150015941A priority patent/KR102252364B1/ko
Priority to CN201510054775.1A priority patent/CN104821321B/zh
Publication of JP2015146390A publication Critical patent/JP2015146390A/ja
Priority to US15/362,467 priority patent/US10411137B2/en
Application granted granted Critical
Publication of JP6298307B2 publication Critical patent/JP6298307B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

【課題】昇圧回路からメモリ本体までに直列で存在するＭＯＳトランジスタの無駄な電圧ドロップを抑え、低電圧動作化し、ＯＮ／ＯＦＦ比を取れ易くし、チップサイズシュリンクとメモリ性能向上を同時に実現する半導体装置を提供する。【解決手段】メモリトランジスタ部とセレクトトランジスタ部とからなる半導体メモリ装置において、少なくともセレクトトランジスタ部をフィン型の単結晶半導体薄膜とする。【選択図】図１

Description

本発明は、半導体メモリ装置に関する。
従来の半導体メモリ装置を、ＥＥＰＲＯＭを例に取り説明する。図８は従来のＥＥＰＲＯＭの概念図であり、特許文献１に掲載されている一般的な構造である。図８（Ａ）は平面図、図８（Ｂ）は（Ａ）の線分Ａ−Ａ’の断面図、図８（Ｃ）は斜視図である。
メモリ本体部０２とメモリ本体部０２を選択するセレクトゲートトランジスタ部０１から成る。メモリ本体部０２にはフローティングゲート１２と呼ばれる電荷を溜める電極が存在し、電荷の量によりメモリの状態が変化する。ここでは、このフローティングゲート１２に電子を溜めるとメモリ本体０２がエンハンスとなり“１”状態、正孔を溜めるとデプレッションになり“０”状態と定義する。“１”状態への書き込みは、セレクトゲート１３とコントロールゲート１１にＶｐｐと呼ばれるプラスの電圧を印加、ドレインｎ＋領域０４とソースｎ＋領域０８と基板０５をＧＮＤにし、電子をトンネルドレインｎ領域０６からトンネル酸化膜０７を介してフローティングゲート１２に注入する。“０”状態への書き込みは、セレクトゲート１３とドレインｎ＋領域０４にＶｐｐを印加、コントロールゲート１１と基板０５をＧＮＤ、ソースｎ＋領域０８をフローティングにし、正孔をトンネルドレインｎ領域０６からトンネル酸化膜０７を介してフローティングゲート１２に注入する。
書込み時のＶｐｐは、トンネル酸化膜０７に電荷を通り抜けさせる程度の電圧が必要で、一般的には１００Åのトンネル酸化膜厚に対してＶｐｐは１５〜２０Ｖ必要である。このＶｐｐは昇圧回路で発生するため、昇圧回路からメモリ本体０２までの全てのデバイスの耐圧はＶｐｐ以上でなければならない。この耐圧制限はチップサイズシュリンクを目的としたデバイスサイズの縮小の妨げになるため、Ｖｐｐの低電圧化が求められる。
しかし単純にＶｐｐの低電圧化を実施すると、メモリ機能として重要なフローティングゲートへ電荷注入が十分に行えなくなる。そこで、トンネル酸化膜０７の厚さを薄くし十分な注入を行えるようにすることが、一般的にとられる手法である。
特開２００４−７１０７７号公報
しかしながら、上記のトンネル酸化膜０７の薄膜化はメモリのリテンション特性の悪化を招くため、メモリの信頼性を下げる。
更に、この厳しいトレードオフの関係に付け加え、昇圧回路からメモリ本体までに直列で存在するＭＯＳトランジスタの無駄な電圧ドロップが更にデバイス低耐圧化の要求の妨げとなる。例えば、図８のセレクトゲートトランジスタ部０１がそれにあたる。
例えば、“０”状態への書き込み時でセレクトゲート１３とドレインｎ＋領域０４にＶｐｐを印加した際、トンネルドレインｎ領域０６の電位がＧＮＤ電位の基板０５より上昇しセレクトゲートトランジスタ０１にバックゲートが印加された状態となりセレクトゲートトランジスタ０１の閾値Ｖｔｈが上昇し、Ｖｔｈ’になったとする。そのとき、セレクトゲートトランジスタ部０１でＶｔｈ’の電圧ドロップが生じ、トンネルドレインｎ領域０６にはＶｐｐよりＶｔｈ’分だけ低い電圧しか届かない（図１０）。例えば、十分な書き込みをするためにトンネルドレインｎ領域０６に１５Ｖの電圧印加が必要な場合において、Ｖｔｈ’＝２Ｖとすると、ドレインｎ＋領域０４にはＶｐｐ＝１５＋２＝１７Ｖを印加する必要がある。つまり、本来１５Ｖあれば十分な書き込みを行えるのに、その電圧より２Ｖ高いＶｐｐをドレインｎ＋領域０４に印加しなければならず、無駄な耐圧を確保しなければならないことになる。このセレクトゲートトランジスタ部０１の電圧ドロップを無くしＶｐｐを１５Ｖにするためには、セレクトゲート１３にＶｐｐより高い電圧を印加すれば良いが、その電圧はＶｐｐ＋Ｖｔｈ’＝１５＋２＝１７Ｖになるため、結局のところ１７Ｖの耐圧確保が必要となり、無駄な耐圧を確保しなければならず、デバイスサイズの縮小が困難になる。
この課題はセレクトゲートトランジスタ部０１に限らず、昇圧回路出口からセレクトゲート１３の間に直列に接続されたＭＯＳトランジスタが存在すれば、そのトランジスタに同じ課題が生じる。また、“１”状態への書き込み時には、昇圧回路出口からコントロールゲート１１の間に直列に接続されたＭＯＳトランジスタが存在すれば、そのトランジスタにも同じ課題が生じる。
上記から分かるように、この課題はバックゲート効果によるＶｔｈ上昇が原因である。一般的に、バックゲート印加によるＶｔｈ上昇の度合いは、ＭＯＳトランジスタのゲートと基板間に挟まれたゲート酸化膜と半導体の直列容量のキャパシタンスの関係で決まる。
図９の（Ａ）は図８のセレクトトランジスタの断面図（線分Ｂ−Ｂ’の断面図）であり、図９の（Ｂ）は同図（Ａ）の等価回路である。Ｃｏｘはゲート酸化膜容量、Ｃｓｉは空乏層１４の厚さｄによって決まる半導体容量である。
基板０５をＧＮＤに落とし、セレクトゲート１３に電圧Ｖｐｐを印加した際、ゲート・基板間にはＶｐｐの電位差が生じ、ＶｐｐはＣｏｘとＣｓｉに分圧され、Ｖｐｐ＝Ｖｏｘ＋Ｖｓｉが成立する。ここで、ＶｏｘとＶｓｉはＣｏｘとＣｓｉにそれぞれ印加される電圧である。ここで、Ｖｏｘが大きいほどＶｔｈ上昇の度合いが大きい。
Ｖｏｘ＝（Ｃｓｉ／（Ｃｏｘ＋Ｃｓｉ）） Ｖｐｐなので、Ｃｏｘが小さく、Ｃｓｉが大きいほどＶｔｈ上昇の度合いが大きく、上記課題が深刻になる。つまり、Ｃｏｘを大きく、Ｃｓｉを小さくすることが上記課題の解決に繋がる。Ｃｏｘを大きくするためには、ゲート酸化膜０３の厚さを薄くすればよいが、耐圧の関係上限界がある。一方、Ｃｓｉを小さくするためには、チャネル形成時の空乏層１４の幅ｄを長くすれば良いが、そのためには半導体基板の不純物濃度を薄くする必要があるが、ＭＯＳトランジスタのリークの兼ね合いがあるため、やはり限界がある。
このように、デバイスの耐圧を下げることによるチップサイズシュリンクはさまざまな制限により非常に困難である。
第１の手段
第１導電型の半導体基板の表層に形成された第２導電型のソース領域と、前記ソース領域と離間して形成された第２導電型のトンネルドレイン領域と、前記ソース領域と前記トンネルドレイン領域の間の前記半導体基板上にトンネル絶縁膜を含むゲート酸化膜を介して形成されたフローティングゲートと、前記フローティングゲートの上に絶縁膜を介して形成されたコントロールゲートと、からなるメモリトランジスタ部と、前記半導体基板に形成されたフィン型の第１導電型の単結晶半導体薄膜と、前記単結晶半導体薄膜の表層に形成された第２導電型のドレイン領域と、前記ドレイン領域と前記トンネルドレイン領域の間の前記単結晶半導体薄膜の上面および側面にセレクトゲート酸化膜を介して形成されたセレクトゲートとからなるセレクトトランジスタ部と、からなることを特徴とする半導体メモリ装置とした。
第２の手段
手段１の半導体メモリ装置において、前記メモリトランジスタ部が第１導電型の半導体基板に形成されたフィン型の第１導電型の単結晶半導体薄膜と、前記単結晶半導体薄膜の表層に形成された第２導電型のソース領域と、前記ソース領域と離間して形成された第２導電型のトンネルドレイン領域と、前記ソース領域と前記トンネルドレイン領域の間の前記単結晶半導体薄膜上にトンネル絶縁膜を含むゲート酸化膜を介して形成されたフローティングゲートと、前記フローティングゲートの上に絶縁膜を介して形成されたコントロールゲートからなることを特徴とする半導体メモリ装置とした。
第３の手段
前記セレクトゲートの前記単結晶半導体薄膜の上面を覆う部分が、前記ドレイン領域方向に延在して庇を形成し、前記庇の下の単結晶半導体薄膜の表層には前記ドレイン領域よりも低濃度の領域が形成されていることを特徴とする手段１または手段２記載の半導体メモリ装置とした。
第４の手段
ＳＴＩ凹部が形成された半導体基板において、一部の領域を除く前記ＳＴＩ凹部内にＳＴＩ内部酸化膜が埋め込まれ、前記一部の領域の前記ＳＴＩ凹部に前記セレクトゲートの前記単結晶半導体薄膜の側面を覆う部分が設けられ、前期セレクトゲートトランジスタのチャネル長方向において前記ＳＴＩ内部酸化膜と前記セレクトゲートが離間していることを特徴とする手段１または手段２記載の半導体メモリ装置とした。
第５の手段
前記ＳＴＩ凹部側壁上に形成されたセレクトゲート酸化膜と前記セレクトゲートが離間した部分に露出したドレイン領域が、前記ドレイン領域よりも深く形成されていることを特徴とする手段４記載の半導体メモリ装置とした。
第６の手段
前記セレクトゲート及び前記フローティングゲートの前記単結晶半導体薄膜の上面を覆う部分が、前記セレクトゲートトランジスタ及び前記メモリトランジスタのチャネル長方向に延在して庇を形成し、前記庇の下の単結晶半導体薄膜の表層には前記ドレイン領域及び前記ソース領域よりも低濃度の領域が形成されていることを特徴とする手段２記載の半導体メモリ装置とした。
第７の手段
ＳＴＩ凹部が形成された半導体基板において、一部の領域を除く前記ＳＴＩ凹部内にＳＴＩ内部酸化膜が埋め込まれ、前記一部の領域の前記ＳＴＩ凹部に前記セレクトゲート及び前記フローティングゲートの前記単結晶半導体薄膜の側面を覆う部分が設けられ、前記セレクトゲートトランジスタ及び前記メモリトランジスタのチャネル長方向において前記ＳＴＩ内部酸化膜と前記セレクトゲート及び前記フローティングゲートが離間していることを特徴とする手段２記載の半導体メモリ装置とした。
第８の手段
前記ＳＴＩ凹部側壁上に形成されたセレクトゲート酸化膜と前記セレクトゲートが離間した部分に露出したドレイン領域及びソース領域が、前記ドレイン領域及びソース領域よりも深く形成されていることを特徴とする手段７記載の半導体メモリ装置とした。
第９の手段
前記セレクトゲートは、下方セレクトゲートと、前記下方セレクトゲートと電気的に接続された上方セレクトゲートと、からなることを特徴とする手段１乃至８のいずれか１項記載の半導体メモリ装置とした。
第１０の手段
第１導電型の半導体基板に形成されたメモリトランジスタ部と、前記半導体基板に形成されたフィン型の第１導電型の単結晶半導体薄膜に形成されたセレクトトランジスタ部と、からなる半導体メモリ装置の製造方法であって、前記半導体基板の表層に複数の並列する第２導電型の低濃度不純物領域を形成する工程と、平面視的に前記複数の第２導電型の低濃度不純物領域に直交して複数の並列するトレンチを形成する工程と、前記複数の並列するトレンチに絶縁膜を埋め込む工程と、後に前記セレクトトランジスタ部となる領域における前記絶縁膜を除去してＳＴＩ凹部およびフィン型の前記単結晶半導体薄膜を形成する工程と、前記セレクトトランジスタ部形成領域において、前記単結晶半導体薄膜上にセレクトゲート酸化膜を介して下方セレクトゲートを形成する工程と、前記下方セレクトゲートの上に前記絶縁膜を介して上方セレクトゲートを形成する工程と、前記メモリトランジスタ部形成領域において、前記半導体基板上にゲート酸化膜を形成する工程と、前記ゲート酸化膜の一部にトンネル絶縁膜を形成する工程と、前記ゲート酸化膜上にフローティングゲートを形成する工程と、前記フローティングゲート上に絶縁膜を介してコントロールゲートを形成する工程と、前記上方コントロールゲートと前記コントロールゲートをマスクとして第２導電型の高濃度不純物領域を形成する工程と、からなることを特徴とする半導体メモリ装置の製造方法とした。
第１１の手段
第１導電型の半導体基板に形成されたフィン型の第１導電型の単結晶半導体薄膜に形成されたメモリトランジスタ部およびセレクトトランジスタ部からなる半導体メモリ装置の製造方法であって、前記半導体基板の表層に複数の並列する第２導電型の低濃度不純物領域を形成する工程と、平面視的に前記複数の第２導電型の低濃度不純物領域に直交して複数の並列するトレンチを形成する工程と、前記複数の並列するトレンチに絶縁膜を埋め込む工程と、後に前記メモリトランジスタ部および前記セレクトトランジスタ部となる領域における前記絶縁膜を除去してＳＴＩ凹部およびフィン型の前記単結晶半導体薄膜を形成する工程と、前記セレクトトランジスタ部形成領域において、前記単結晶半導体薄膜上にセレクトゲート酸化膜を介して下方セレクトゲートを形成する工程と、前記下方セレクトゲートの上に前記絶縁膜を介して上方セレクトゲートを形成する工程と、前記メモリトランジスタ部形成領域において、前記半導体基板上にゲート酸化膜を形成する工程と、前記ゲート酸化膜の一部にトンネル絶縁膜を形成する工程と、前記ゲート酸化膜上にフローティングゲートを形成する工程と、前記フローティングゲート上に絶縁膜を介してコントロールゲートを形成する工程と、前記上方コントロールゲートと前記コントロールゲートをマスクとして第２導電型の高濃度不純物領域を形成する工程と、からなることを特徴とする半導体メモリ装置の製造方法とした。
第１２の手段
前記単結晶半導体薄膜上にセレクトゲート酸化膜を介して下方セレクトゲートを形成する工程と前記ゲート酸化膜上にフローティングゲートを形成する工程とが同時に行われ、前記下方セレクトゲートの上に前記絶縁膜を介して上方セレクトゲートを形成する工程と前記フローティングゲート上に絶縁膜を介してコントロールゲートを形成する工程とが同時に行われることを特徴とする手段７または手段８記載の半導体メモリ装置の製造方法とした。
第１３の手段
第２導電型の高濃度不純物領域を形成する工程に斜めイオン注入を用いることを特徴とする手段７乃至９のいずれか１項記載の半導体メモリ装置の製造方法とした。
バックゲート効果によって閾値の上昇したＭＯＳトランジスタにおける無駄な電圧ドロップを抑制することができるので、本来必要なメモリ書き込み電圧以上のデバイスは不要となり、無駄なデバイスサイズの増大を抑制できる。またＯＮ／ＯＦＦ比向上や、ディスターブ抑制効果が得られる。
本発明のＥＥＰＲＯＭを示す図である。（Ａ）は平面図、（Ｂ）は線分Ｃ−Ｃ’の断面図、（Ｃ）は斜視図である。 （Ａ）は本発明のＥＥＰＲＯＭを示す図１（Ａ）の線分Ｄ−Ｄ’の断面図、（Ｂ）は（Ａ）の等価回路である。 本発明のＥＥＰＲＯＭを示す図である。（Ａ）は平面図、（Ｂ）は線分Ｅ−Ｅ’の断面図、（Ｃ）は斜視図である。 本発明のＥＥＰＲＯＭの製造方法を示す図である。 本発明のＥＥＰＲＯＭを示す図である。（Ａ）は図４（Ｄ）の線分Ｆ−Ｆ’の断面図、（Ｂ）は図４（Ｄ）の線分Ｇ−Ｇ’の断面図である。 本発明のＥＥＰＲＯＭの製造方法を示す図である。 本発明のＥＥＰＲＯＭを示す図である。（Ａ）および（Ｂ）は図６（Ｄ）の線分Ｈ−Ｈ’の断面図である。 従来のＥＥＰＲＯＭを示す図である。（Ａ）は平面図、（Ｂ）は線分Ａ−Ａ’の断面図、（Ｃ）は斜視図である。 従来のＥＥＰＲＯＭを示す図８（Ａ）の線分Ｂ−Ｂ’の断面図である。 従来のＥＥＰＲＯＭの“０”状態書き込み時の等価回路である。
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明の第１実施例となるＥＥＰＲＯＭを示す図であり、（Ａ）は平面図、（Ｂ）は線分Ｃ−Ｃ’の断面図、（Ｃ）は斜視図を示している。
本発明のＥＥＰＲＯＭは図８に示す従来のＥＥＰＲＯＭと同様にメモリ本体部０２とメモリ本体部０２を選択するセレクトゲートトランジスタ部０１から成る。基本となる動作原理は同じであり、（Ｂ）の断面図も、前記した従来のＥＥＰＲＯＭと同じである。異なる点は、本発明のセレクトゲートトランジスタ部０１が壁状に立ち上がったフィン（ＦＩＮ）型の単結晶半導体薄膜からできていることである。
セレクトゲートトランジスタ部０１はｐ型シリコン基板０５を薄く加工したフィン（ＦＩＮ）型の単結晶半導体薄膜からできており、ｐ型シリコン基板０５はセレクトゲートトランジスタのチャネル方向に沿って板状の形状になっている。板状のｐ型シリコン基板０５の両側の側面と上面にはセレクトゲートトランジスタのゲート酸化膜０３が屈曲して設けられ、ゲート酸化膜０３の表面には屈曲したゲート酸化膜０３に沿ってゲート電極１３が配置される。ゲート酸化膜０３とゲート電極１３とは、薄くされたフィン（ＦＩＮ）型の単結晶半導体薄膜に沿って、曲げられたような形状となっている。屈曲したゲート電極１３の下でゲート酸化膜０３に接する単結晶半導体薄膜の表面がチャネル領域となる。ゲート電極１３の両側のフィン（ＦＩＮ）型の単結晶半導体薄膜の上面及び側面には、それぞれドレインｎ＋領域０４とトンネルドレインｎ領域０６とが設けられている。ここで、ｎ＋の表記は単なるｎとの表記に比べ相対的に不純物濃度が高いことを意味するものとする。
メモリ本体部０２は、トンネルドレインｎ領域０６の上からソースｎ＋領域０８の端部にかけて設けられたゲート酸化膜０９を介してフローティングゲート１２が配置され、フローティングゲート１２の上面に設けられた絶縁膜１０を介してコントロールゲート１１が配置されている。さらに、フローティングゲート１２とトンネルドレインｎ領域０６の間には、ゲート酸化膜０９の一部にゲート酸化膜０９よりも厚さが薄いトンネル絶縁膜０７が設けられている。トンネル絶縁膜０７はトンネル電流が流せる絶縁膜であり、シリコン酸化膜でも良いし、シリコン酸化膜を窒化した絶縁膜であっても良い。
図２の（Ａ）は図１のセレクトゲートトランジスタの断面図（線分Ｄ−Ｄ’の断面図）であり、図２の（Ｂ）は同図（Ａ）の等価回路である。図９の従来技術と異なり、ゲート電極１３はチャネルの上面だけではなく側面も覆っているため、ゲート電極１３が囲んでいる単結晶半導体薄膜である半導体基板０５内は、単結晶半導体薄膜全体が空乏化した状態である完全空乏化をする。これにより、空乏層の幅ｄは側面のゲート電極１３の深さ方向の端まで広げることができ、従来技術に比べて極端にＣｓｉを小さくすることができ、バックゲートによるＶｔｈ上昇を抑え、前に挙げた課題を解消できる。図２（Ｂ）においては、Ｃｓｉにおいてｄが大きくなる（容量は小さくなる）ことを模式的に表している。
また、同様の理由によりセレクトゲートトランジスタのサブスレッショールド特性を示すＳ値が極めて小さくなるので、セレクトゲートトランジスタのＶｔｈを下げることが可能となり、最低動作電圧を下げることが可能となる。
また、上記ではセレクトゲートトランジスタを例に取ったが、昇圧回路出口からコントロールゲートの間に直列で存在するＭＯＳトランジスタにも適用することで同様の効果を得ることができる。
第２の実施例について図３を用いて説明する。第２の実施例は、第１の実施例である図１のＥＥＰＲＯＭにおいてメモリセル本体部０２もフィン型にしたものである。図３（Ａ）は平面図、（Ｂ）は線分Ｅ−Ｅ’の断面図、（Ｃ）は斜視図を示している。図１のドレインｎ＋領域０４からソースｎ＋領域０８に向かう方向に沿った線分Ｃ−Ｃ’とセレクトゲートの幅方向に沿った線分Ｄ−Ｄ’に対応する断面図は、図３の構造においても同一であるので省略する。
図３（Ａ）に示すように本実施例におけるメモリ本体部０２は、セレクトゲートトランジスタ部０１と同じ厚さに薄く加工されたｐ型シリコン基板０５からなるフィン（ＦＩＮ）型の単結晶半導体薄膜の表面に形成されている。図３（Ｂ）および（ｃ）から分かるように、フィン（ＦＩＮ）型の単結晶半導体薄膜の表面に形成されたトンネルドレインｎ領域０６とメモリ本体部０２のチャネル領域とをまたいでゲート酸化膜０９が形成され、ゲート酸化膜０９の一部にゲート酸化膜０９よりも厚さが薄いトンネル絶縁膜０７が設けられている。ゲート酸化膜０９とトンネル絶縁膜０７の表面を覆ってフローティングゲート１２が配置され、フローティングゲート１２の表面に設けられた絶縁膜１０を介してコントロールゲート１１が配置されている。
このような構造にすることによりメモリセル本体部０２のＳ値減少によるリークが低減し、メモリのＯＮ／ＯＦＦ比がとりやすくなり回路設計がしやすくなる効果が得られるだけでなく、ディスターブ抑制効果も得られる。
次に、セレクトゲートのみがフィン型である実施例１のＥＥＰＲＯＭの製造方法について図４（Ａ）〜（Ｄ）を用いて説明する。
はじめに、図４（Ａ）に示すようにｐ型半導体基板０５上にイオンインプランテーション等を用いて複数のｎ−領域２０を並列的に形成する。ここで、ｎ−はｎ型不純物濃度の相対的な大きさを示し、ｎ−＜ｎ＜ｎ＋の順で大きくなるものとする。その後それに直交してＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）となり得るトレンチを複数作成し、そのトレンチ凹部にＳＴＩ内部酸化膜１７を埋め込む。ここでｎ領域の形成とＳＴＩ形成の工程の前後関係が逆になっても良い。
次に、図４（Ｂ）に示すように、ＳＴＩ内部酸化膜１７の一部をエッチングにより除去し、フィン（ＦＩＮ）型の単結晶半導体薄膜を形成する。セレクトゲートはＳＴＩ内部酸化膜１７が除去された領域に沿って形成される。このとき除去された領域の底にはＳＴＩ内部酸化膜１７が残っていても良いし、残っていなくても良い。図４（Ｃ）は、セレクトトランジスタ部とメモリ本体のゲート電極が形成された状態の図である。本図の手前側がセレクトトランジスタ部で、奥側がメモリ本体部である。この状態に至るまでの製造方法を説明する。セレクトトランジスタ部においては、ｐ型半導体基板０５の表面にセレクトゲート酸化膜０３と、下方セレクトゲート１５と、絶縁膜１０と、上方セレクトゲート１６を順に堆積する。一方、メモリ本体部においては、ｐ型半導体基板０５の表面にメモリ本体のゲート酸化膜０９を堆積した後、図中には見えないが、図１（Ｂ）に記載されているトンネル絶縁膜０７を形成し、メモリ本体のゲート酸化膜０９の上に、フローティングゲート１２と、絶縁膜１０と、コントロールゲート１１を順に堆積する。
ここで、セレクトゲート酸化膜０３とメモリ本体のゲート酸化膜０９、下方セレクトゲート１５とフローティングゲート１２、セレクトゲートトランジスタ部の絶縁膜１０とメモリ本体部の絶縁膜１０、上方セレクトゲート１６とコントロールゲート１１はそれぞれ同一プロセスで堆積させ、エッチングによりセレクトトランジスタ部とメモリ本体部を切り分ければよい。また、図４のセレクトゲート酸化膜０３とメモリ本体のゲート酸化膜０９は熱酸化膜を想定しているため、ｐ型半導体基板０５がむき出しになっている部分のみ酸化膜が成長した図になっていが、このゲート酸化膜はデポジション膜でも良い。
最後に、図４（Ｄ）に示すように、イオンインプランテーション等を用いてセルフアラインでｎ＋領域を形成し、ドレインｎ＋領域０４と中間ｎ＋領域１８とソースｎ＋領域０８を形成する。
ここで、図１ではセレクトゲートトランジスタ部が単層であったのに対し、図４はセレクトゲートをフローティングゲート及びコントロールゲートを形成するプロセスと同一としたため、下方セレクトゲート１５と上方セレクトゲート１６の２層構造になっている。これは、図内部あるいは図外部で下方セレクトゲート１５と上方セレクトゲート１６を電気的に接続すればよい。また、図１では述べられていないソースｎ領域１９はマスクずれが生じた場合においてもメモリセル部のチャネル長が変動しない工夫である。変動を許す場合にはソースｎ領域１９は不要である。同じく図１では存在しない中間ｎ＋領域１８は単にｎ＋領域をセルフアラインで形成したために出来たものである。中間ｎ＋領域１８が存在しなくてもメモリ動作はするが、存在しているほうが、寄生抵抗が減るのでＯＮ／ＯＦＦ比が取れ易くなる。
本発明のポイントとなるフィン型構造は図４（Ｄ）におけるＦ−Ｆ’の断面図に現れる。その断面図を図５（Ａ）に示す。セレクトゲート酸化膜０３を介してｐ型シリコン基板０５に埋め込まれた下方セレクトゲート１５および上方セレクトゲート１６により、ｐ型シリコン基板０５はフィン型になっている。このように、本実施例においてはセレクトゲートトランジスタ部がフィン型となっており、図１の構造を形成することが出来る。
また、図１には描かれていない図４（Ｄ）のセレクトゲートトランジスタ部のｎ領域２０は、耐圧向上の作用があるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）であるが、耐圧向上以外の効果として、セレクトゲートトランジスタ部に寄生して発生するｐｌａｎｅチャネルトランジスタを排除する効果もある。この効果の詳細を以下に説明する。
図５（Ｂ）は図４（Ｄ）Ｇ−Ｇ’の断面を右斜め下から見上げた図である。ここでは図を分かり易くするためにゲート電極に覆われていない酸化膜は全て除去して描いている。図に見えるように、セレクトゲートトランジスタ部のゲート部にはマスクアライメントマージン分だけの庇２２が存在し、フィン型の単結晶半導体薄膜の表層のソース領域０４方向に延びて、単結晶半導体薄膜に重畳するように設けられている。ｎ領域２０が存在しない場合、庇２２直下に予期せぬｐｌａｎｅチャネルトランジスタが寄生して形成されてしまう。つまり、本来形成するべきフィン型のトランジスタの前後に寄生のｐｌａｎｅチャネルトランジスタが直列接続された形となり、本発明の効果が十分に得られない。そこで、庇２２の直下のｐ型半導体基板表面にｎ領域２０を形成することにより、寄生ｐｌａｎｅチャネルトランジスタのチャネル領域がドレイン領域あるいはソース領域に変化し、寄生ｐｌａｎｅチャネルトランジスタを排除することが出来る。
ここで、ドレインｎ＋領域０４及び中間ｎ＋領域１８の熱拡散による横方向への広がり距離が庇２２以上であるならば、セレクトゲートトランジスタ部のｎ領域２０は形成しなくても良い。
実施例４として、上記のセレクトゲートトランジスタ部の寄生ｐｌａｎｅチャネルトランジスタを形成しないもう一つの製造方法を図６（Ａ）−（Ｄ）を用いて説明する。図６（Ａ）および（Ｂ）に関しては、図４（Ａ）および（Ｂ）とほぼ同様である。図６（Ａ）および（Ｂ）にはセレクトゲートトランジスタ部となる領域のｎ領域２０が存在しないが、これは寄生ｐｌａｎｅチャネルトランジスタが形成されないために不要となるので描いていない。もちろん実施例３のようにセレクトゲートトランジスタ部のｎ領域２０を形成することも可能である。
実施例３と大きく異なるのは図６（Ｃ）である。図４（Ｃ）と同じようにゲート部となる膜を堆積した後、図５（Ｂ）の庇２２が形成されないようにＳＴＩ凹部２１が一部露出する様にエッチングをする。図ではドレインｎ＋領域０４側のＳＴＩ凹部２１だけしか描かれていないが、中間ｎ＋領域側のＳＴＩ凹部も露出させる。
最後に、図６（Ｄ）に示すように、ゲート酸化膜０３と０９越しにイオンインプランテーション等を用いてセルフアラインでｎ＋領域を形成し、ドレインｎ＋領域０４と中間ｎ＋領域１８とソースｎ＋領域０８を形成する。
本特許のポイントとなるフィン型構造は図６（Ｄ）におけるＦ−Ｆ’の断面図に現れる。その断面図は５（Ａ）と同一構造を成す。このように、セレクトゲートトランジスタ部においてフィン型となっており、図１の構造を形成することが出来る。
もう一つのポイントであるセレクトゲートトランジスタ部の寄生ｐｌａｎｅチャネルトランジスタに関しては、図７（Ａ）に示してある通りである。図７（Ａ）は図６（Ｄ）のＨ−Ｈ’の断面を右斜め下から見上げた図であり、図を分かり易くするためにゲート電極に覆われていない酸化膜は全て除去して描いている。図５（Ｂ）に示すような庇２２が存在しないため、寄生ｐｌａｎｅチャネルトランジスタが存在せず、本特許の効果が十分に得られる構造となる。
また、図７（Ｂ）はＨ−Ｈ’の断面図であるが、図６（Ｃ）に示すようにＳＴＩ凹部２１を露出させているので、図６（Ｄ）のインプラ時に斜めイオンインプラによってｎ＋領域を形成すれば、ＳＴＩ凹部２１が露出しているドレインｎ＋領域０４と中間ｎ＋領域１８においては図７（Ｂ）に示す長さｚだけ深く形成することが出来る。このことにより、フィン型トランジスタに流れる電荷はチャネルをより深くまで使用することができ、駆動能力が上昇し、結果としてＯＮ／ＯＦＦ比がとり易くなる効果が得られる。
図４と図６に示した実施例により図１に示したＥＥＰＲＯＭの製造法について示したが、図４（Ｂ）と図６（Ｂ）のＳＴＩ凹部をメモリ部に形成すれば、同じ製造法で図３に示したＥＥＰＲＯＭの構造を得ることができるのは明らかである。
０１ セレクトゲートトランジスタ部
０２ メモリ本体部
０３ セレクトゲートトランジスタのゲート酸化膜
０４ ドレインｎ＋領域
０５ ｐ型半導体基板
０６ トンネルドレインｎ領域
０７ トンネル絶縁膜
０８ ソースｎ＋領域
０９ メモリ本体のゲート酸化膜
１０ 絶縁膜
１１ コントロールゲート
１２ フローティングゲート
１３ セレクトゲート
１４ 空乏層
１５ 下方セレクトゲート
１６ 上方セレクトゲート
１７ ＳＴＩ内部酸化膜
１８ 中間ｎ＋領域
１９ ソースｎ領域
２０ ｎ領域
２１ ＳＴＩ凹部
２２ 庇

Claims (13)

  1. 第１導電型の半導体基板の表層に形成された第２導電型のソース領域と、
    前記ソース領域と離間して形成された第２導電型のトンネルドレイン領域と、
    前記トンネルドレイン領域の上から前記ソース領域の端部にかけて、前記半導体基板上にトンネル絶縁膜を一部に含むゲート酸化膜を介して、形成されたフローティングゲートと、
    前記フローティングゲートの上に絶縁膜を介して形成されたコントロールゲートと、
    を有するメモリトランジスタ部と、
    前記半導体基板からなるフィン型の第１導電型の第１の単結晶半導体薄膜と、
    前記第１の単結晶半導体薄膜の表層に形成された第２導電型のドレイン領域と、
    前記ドレイン領域と前記トンネルドレイン領域の間の前記第１の単結晶半導体薄膜の上面および側面にセレクトゲート酸化膜を介して配置されたセレクトゲートと、
    を有するセレクトトランジスタ部と、
    からなることを特徴とする半導体メモリ装置。
  2. 第１導電型の半導体基板からなるフィン型の第１の単結晶半導体薄膜と、
    前記第１の単結晶半導体薄膜の表層に形成された第２導電型のドレイン領域と、
    前記ドレイン領域と離間して前記第１の単結晶半導体薄膜の表層に形成された第２導電型のトンネルドレイン領域と、
    前記ドレイン領域と前記トンネルドレイン領域の間の前記第１の単結晶半導体薄膜の上面および側面にセレクトゲート酸化膜を介して配置されたセレクトゲートと、
    を有するセレクトトランジスタ部と、
    前記半導体基板からなるフィン型の第２の単結晶半導体薄膜と、
    前記第２の単結晶半導体薄膜の表層に形成された第２導電型のソース領域と、
    前記トンネルドレイン領域の上から前記ソース領域の端部にかけて、前記第２の単結晶半導体薄膜の上面および側面に形成されたトンネル絶縁膜を一部に含むゲート酸化膜を介して、形成されたフローティングゲートと、
    前記フローティングゲートの上に絶縁膜を介して形成されたコントロールゲートと、
    からなることを特徴とする半導体メモリ装置。
  3. 前記セレクトゲートの前記単結晶半導体薄膜の上面を覆う部分が、前記ドレイン領域方向に延在して庇を形成し、前記庇の下の単結晶半導体薄膜の表層には前記ドレイン領域よりも低濃度の領域が形成されていることを特徴とする請求項１または請求項２に記載の半導体メモリ装置。
  4. 前記半導体基板に設けられた、前記セレクトゲートを配置するためのＳＴＩ凹部をさらに有し、一部の領域を除く前記ＳＴＩ凹部内にＳＴＩ内部酸化膜が埋め込まれ、前記ＳＴＩ内部酸化膜が埋め込まれていない前記一部の領域に前記セレクトゲートの前記第１の単結晶半導体薄膜の側面を覆う部分が設けられ、前記セレクトゲートトランジスタのチャネル長方向において前記ＳＴＩ内部酸化膜と前記セレクトゲートが離間していることを特徴とする請求項１または２に記載の半導体メモリ装置。
  5. 前記ＳＴＩ凹部の側壁上に形成されたセレクトゲート酸化膜と前記セレクトゲートが前記ＳＴＩ内部酸化膜から離間した部分に露出した部分に配置される第２のドレイン領域が、前記ドレイン領域よりも深く形成されていることを特徴とする請求項４記載の半導体メモリ装置。
  6. 前記フローティングゲートが前記第２の単結晶半導体薄膜の上面を覆う部分が、前記メモリトランジスタのチャネル長方向に延在して庇を形成し、前記庇の下の前記第２の単結晶半導体薄膜の表層には前記ドレイン領域及び前記ソース領域よりも低濃度の領域が形成されていることを特徴とする請求項２記載の半導体メモリ装置。
  7. 前記半導体基板に設けられた、前記フローティングゲートを配置するためのＳＴＩ凹部をさらに有し、一部の領域を除く前記ＳＴＩ凹部内にＳＴＩ内部酸化膜が埋め込まれ、前記ＳＴＩ内部酸化膜が埋め込まれていない前記一部の領域に前記フローティングゲートの前記第２の単結晶半導体薄膜の側面を覆う部分が設けられ、前記メモリトランジスタの前記ソース領域近傍のチャネル長方向において前記ＳＴＩ内部酸化膜と前記フローティングゲートとが離間していることを特徴とする請求項２記載の半導体メモリ装置。
  8. 前記ＳＴＩ凹部の側壁上に形成されたゲート酸化膜と前記フローティングゲートが前記ＳＴＩ内部酸化膜から離間した部分に露出した第２のソース領域が、前記ソース領域よりも深く形成されていることを特徴とする請求項７記載の半導体メモリ装置。
  9. 前記セレクトゲートは、下方セレクトゲートと、前記下方セレクトゲートと電気的に接続された上方セレクトゲートと、からなることを特徴とする請求項１乃至８のいずれか１項記載の半導体メモリ装置。
  10. 第１導電型の半導体基板に形成されたメモリトランジスタ部と、前記半導体基板からなる第１導電型のフィン型の単結晶半導体薄膜に形成されたセレクトトランジスタ部と、からなる半導体メモリ装置の製造方法であって、
    前記半導体基板の表層に第２導電型の複数の並列する低濃度不純物領域を形成する工程と、
    平面視的に前記複数の並列する低濃度不純物領域に直交して複数の並列するトレンチを形成する工程と、
    前記複数の並列するトレンチに第１の絶縁膜を埋め込む工程と、
    前記セレクトトランジスタ部となる領域の前記第１の絶縁膜を除去してＳＴＩ凹部および前記フィン型の単結晶半導体薄膜を形成する工程と、
    前記セレクトトランジスタ部を形成する領域において、前記フィン型の単結晶半導体薄膜上にセレクトゲート酸化膜を介して下方セレクトゲートを形成する工程と、
    前記下方セレクトゲートの上に第２の絶縁膜を介して上方セレクトゲートを形成する工程と、
    前記メモリトランジスタ部を形成する領域において、前記半導体基板上にゲート酸化膜を形成する工程と、
    前記ゲート酸化膜の一部にトンネル絶縁膜を形成する工程と、
    前記ゲート酸化膜上にフローティングゲートを形成する工程と、
    前記フローティングゲート上に第３の絶縁膜を介してコントロールゲートを形成する工程と、
    前記上方セレクトゲートと前記コントロールゲートをマスクとして第２導電型の高濃度不純物領域を形成する工程と、
    からなることを特徴とする半導体メモリ装置の製造方法。
  11. 第１導電型の半導体基板に形成された第１導電型のフィン型の単結晶半導体薄膜に形成されたメモリトランジスタ部およびセレクトトランジスタ部からなる半導体メモリ装置の製造方法であって、
    前記半導体基板の表層に第２導電型の複数の並列する低濃度不純物領域を形成する工程と、
    平面視的に前記複数の並列する低濃度不純物領域に直交して複数の並列するトレンチを形成する工程と、
    前記複数の並列するトレンチに第１の絶縁膜を埋め込む工程と、
    前記メモリトランジスタ部および前記セレクトトランジスタ部となる領域における前記第１の絶縁膜を除去してＳＴＩ凹部およびフィン型の前記単結晶半導体薄膜を形成する工程と、
    前記セレクトトランジスタ部を形成する領域において、前記単結晶半導体薄膜上にセレクトゲート酸化膜を介して下方セレクトゲートを形成する工程と、
    前記下方セレクトゲートの上に第２の絶縁膜を介して上方セレクトゲートを形成する工程と、
    前記メモリトランジスタ部形成領域において、前記半導体基板上にゲート酸化膜を形成する工程と、
    前記ゲート酸化膜の一部にトンネル絶縁膜を形成する工程と、
    前記ゲート酸化膜上にフローティングゲートを形成する工程と、
    前記フローティングゲート上に第３の絶縁膜を介してコントロールゲートを形成する工程と、
    前記上方セレクトゲートと前記コントロールゲートをマスクとして第２導電型の高濃度不純物領域を形成する工程と、
    からなることを特徴とする半導体メモリ装置の製造方法。
  12. 前記単結晶半導体薄膜上に前記セレクトゲート酸化膜を介して前記下方セレクトゲートを形成する工程と前記ゲート酸化膜上に前記フローティングゲートを形成する工程とが同時に行われ、前記下方セレクトゲートの上に前記第２の絶縁膜を介して上方セレクトゲートを形成する工程と前記フローティングゲート上に前記第３の絶縁膜を介してコントロールゲートを形成する工程とが同時に行われることを特徴とする請求項１０または請求項１１記載の半導体メモリ装置の製造方法。
  13. 第２導電型の高濃度不純物領域を形成する工程に斜めイオン注入を用いることを特徴とする請求項１０乃至１２のいずれか１項記載の半導体メモリ装置の製造方法。
JP2014018756A 2014-02-03 2014-02-03 半導体メモリ装置およびその製造方法 Expired - Fee Related JP6298307B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2014018756A JP6298307B2 (ja) 2014-02-03 2014-02-03 半導体メモリ装置およびその製造方法
TW104101666A TWI689046B (zh) 2014-02-03 2015-01-19 半導體記憶裝置及其製造方法
US14/602,535 US20150221660A1 (en) 2014-02-03 2015-01-22 Semiconductor memory device and method of manufacturing the same
KR1020150015941A KR102252364B1 (ko) 2014-02-03 2015-02-02 반도체 메모리 장치 및 그 제조 방법
CN201510054775.1A CN104821321B (zh) 2014-02-03 2015-02-03 半导体存储器装置及其制造方法
US15/362,467 US10411137B2 (en) 2014-02-03 2016-11-28 Semiconductor memory device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014018756A JP6298307B2 (ja) 2014-02-03 2014-02-03 半導体メモリ装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2015146390A true JP2015146390A (ja) 2015-08-13
JP6298307B2 JP6298307B2 (ja) 2018-03-20

Family

ID=53731567

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014018756A Expired - Fee Related JP6298307B2 (ja) 2014-02-03 2014-02-03 半導体メモリ装置およびその製造方法

Country Status (5)

Country Link
US (2) US20150221660A1 (ja)
JP (1) JP6298307B2 (ja)
KR (1) KR102252364B1 (ja)
CN (1) CN104821321B (ja)
TW (1) TWI689046B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI689080B (zh) * 2017-05-08 2020-03-21 聯華電子股份有限公司 記憶體裝置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
EP4071787B1 (en) * 2015-12-18 2023-09-27 Floadia Corporation Memory cell, nonvolatile semiconductor storage device, and method for manufacturing nonvolatile semiconductor storage device
US9768231B2 (en) * 2016-02-12 2017-09-19 Globalfoundries Singapore Pte. Ltd. High density multi-time programmable resistive memory devices and method of forming thereof
CN112864150B (zh) * 2019-11-27 2022-04-15 苏州东微半导体股份有限公司 超结功率器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004071077A (ja) * 2002-08-07 2004-03-04 Denso Corp 不揮発性半導体メモリのデータ書換方法
JP2005243709A (ja) * 2004-02-24 2005-09-08 Toshiba Corp 半導体装置およびその製造方法
WO2006132172A1 (ja) * 2005-06-07 2006-12-14 Nec Corporation フィン型電界効果型トランジスタ、半導体装置及びその製造方法
JP2007142408A (ja) * 2005-11-14 2007-06-07 Samsung Electronics Co Ltd コンタクトタイプマスクパターンを用いたローカルダマシンＦｉｎＦＥＴＳを製造する方法（ＭＥＴＨＯＤＳＯＦＦＡＢＲＩＣＡＴＩＮＧＬＯＣＡＬＤＡＭＡＳＣＥＮＥＦｉｎＦＥＴＳＵＳＩＮＧＣＯＮＴＡＣＴＴＹＰＥＭＡＳＫＰＡＴＴＥＲＮ）
JP2008199013A (ja) * 2007-02-12 2008-08-28 Samsung Electronics Co Ltd ポリシリコンフィンを有する不揮発性メモリトランジスタ、前記トランジスタを備える積層型不揮発性メモリ装置、該トランジスタの製造方法及び前記装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044395A (ja) * 1999-08-04 2001-02-16 Nec Corp 不揮発性半導体記憶装置およびその製造方法
JP4096687B2 (ja) * 2002-10-09 2008-06-04 株式会社デンソー Ｅｅｐｒｏｍおよびその製造方法
US7812375B2 (en) * 2003-05-28 2010-10-12 Samsung Electronics Co., Ltd. Non-volatile memory device and method of fabricating the same
US6867460B1 (en) * 2003-11-05 2005-03-15 International Business Machines Corporation FinFET SRAM cell with chevron FinFET logic
US7009250B1 (en) * 2004-08-20 2006-03-07 Micron Technology, Inc. FinFET device with reduced DIBL
JP4476919B2 (ja) * 2005-12-01 2010-06-09 株式会社東芝 不揮発性記憶装置
JP5425437B2 (ja) * 2008-09-30 2014-02-26 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP5415135B2 (ja) * 2009-04-16 2014-02-12 株式会社東芝 不揮発性半導体記憶装置
JP5542550B2 (ja) * 2010-07-08 2014-07-09 株式会社東芝 抵抗変化メモリ
JP2012119019A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004071077A (ja) * 2002-08-07 2004-03-04 Denso Corp 不揮発性半導体メモリのデータ書換方法
JP2005243709A (ja) * 2004-02-24 2005-09-08 Toshiba Corp 半導体装置およびその製造方法
WO2006132172A1 (ja) * 2005-06-07 2006-12-14 Nec Corporation フィン型電界効果型トランジスタ、半導体装置及びその製造方法
JP2007142408A (ja) * 2005-11-14 2007-06-07 Samsung Electronics Co Ltd コンタクトタイプマスクパターンを用いたローカルダマシンＦｉｎＦＥＴＳを製造する方法（ＭＥＴＨＯＤＳＯＦＦＡＢＲＩＣＡＴＩＮＧＬＯＣＡＬＤＡＭＡＳＣＥＮＥＦｉｎＦＥＴＳＵＳＩＮＧＣＯＮＴＡＣＴＴＹＰＥＭＡＳＫＰＡＴＴＥＲＮ）
JP2008199013A (ja) * 2007-02-12 2008-08-28 Samsung Electronics Co Ltd ポリシリコンフィンを有する不揮発性メモリトランジスタ、前記トランジスタを備える積層型不揮発性メモリ装置、該トランジスタの製造方法及び前記装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI689080B (zh) * 2017-05-08 2020-03-21 聯華電子股份有限公司 記憶體裝置

Also Published As

Publication number Publication date
TW201535610A (zh) 2015-09-16
US10411137B2 (en) 2019-09-10
JP6298307B2 (ja) 2018-03-20
TWI689046B (zh) 2020-03-21
US20150221660A1 (en) 2015-08-06
CN104821321B (zh) 2019-05-03
KR20150092003A (ko) 2015-08-12
CN104821321A (zh) 2015-08-05
KR102252364B1 (ko) 2021-05-14
US20170077309A1 (en) 2017-03-16

Similar Documents

Publication Publication Date Title
KR102177431B1 (ko) 반도체 소자
US9418993B2 (en) Device and method for a LDMOS design for a FinFET integrated circuit
CN103872132B (zh) 金属氧化物半导体(mos)晶体管及其制作方法
CN103531630B (zh) 高击穿电压ldmos器件
EP2993695A1 (en) Semi-floating gate device and manufacturing method therefor
JP5925740B2 (ja) トンネル電界効果トランジスタ
US20190148507A1 (en) Transistor layout to reduce kink effect
US9184287B2 (en) Native PMOS device with low threshold voltage and high drive current and method of fabricating the same
JP6298307B2 (ja) 半導体メモリ装置およびその製造方法
JP5394025B2 (ja) 半導体装置および半導体装置の製造方法
JP2010087436A (ja) 半導体装置
JP2006173538A (ja) 半導体装置
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
US20140124858A1 (en) Semiconductor device and fabricating method thereof
JP2006269535A (ja) 半導体記憶装置および半導体記憶装置の製造方法
JP2008300575A (ja) 半導体記憶装置およびその製造方法
JP6421337B2 (ja) 半導体装置
CN114335179A (zh) 三栅极mos晶体管及此类晶体管的制造方法
JP5799620B2 (ja) 半導体装置
US11075233B2 (en) Semiconductor device and fabricating method of the same
CN107275333B (zh) Sonos非挥发性存储器工艺中的dmos器件及制造方法
KR20100072405A (ko) 반도체 소자, 이의 제조방법 및 플래시 메모리 소자
JP2009176953A (ja) 半導体装置
JP4150704B2 (ja) 横型短チャネルｄｍｏｓ
JP2012004471A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20160112

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161219

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170925

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171003

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180223

R150 Certificate of patent or registration of utility model

Ref document number: 6298307

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees