KR20150092003A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
승압 회로로부터 메모리 본체까지 직렬로 존재하는 MOS 트랜지스터의 쓸데없는 전압 드롭을 억제하고, 저전압 동작화하여, ON/OFF비를 얻기 쉽게 하고, 칩 사이즈 수축과 메모리 성능 향상을 동시에 실현하는 반도체 장치를 제공하는 것으로서, 메모리 트랜지스터부와 셀렉트 트랜지스터부로 이루어지는 반도체 메모리 장치에 있어서, 적어도 셀렉트 트랜지스터부를 핀형의 단결정 반도체 박막으로 한다.
Description
본 발명은 반도체 메모리 장치에 관한 것이다.
종래의 반도체 메모리 장치를, EEPROM을 예로 들어 설명한다. 도 8은 종래의 EEPROM의 개념도이며, 특허 문헌 1에 게재되어 있는 일반적인 구조이다. 도 8(A)는 평면도, 도 8(B)는 (A)의 선분 A-A’의 단면도, 도 8(C)는 사시도이다.
메모리 본체부(02)와 메모리 본체부(02)를 선택하는 셀렉트 게이트 트랜지스터부(01)로 이루어진다. 메모리 본체부(02)에는 플로팅 게이트(12)로 불리는 전하를 축적하는 전극이 존재하고, 전하의 양에 따라 메모리 상태가 변화한다. 여기서는, 이 플로팅 게이트(12)에 전자를 축적하면 메모리 본체부(02)가 인핸스로 되어 “1” 상태, 정공에 축적하면 디프레션으로 되어 “0”상태로 정의한다. “1”상태로의 기입은, 셀렉트 게이트(13)와 컨트롤 게이트(11)에 Vpp로 불리는 플러스 전압을 인가, 드레인 n+ 영역(04)과 소스 n+ 영역(08)과 기판(05)을 GND로 하여, 전자를 터널 드레인 n 영역(06)으로부터 터널 산화막(07)을 통하여 플로팅 게이트(12)에 주입한다. “0”상태로의 기입은, 셀렉트 게이트(13)와 드레인 n+ 영역(04)에 Vpp를 인가, 컨트롤 게이트(11)와 기판(05)을 GND, 소스 n+ 영역(08)을 플로팅으로 하여, 정공을 터널 드레인 n 영역(06)으로부터 터널 산화막(07)을 통하여 플로팅 게이트(12)에 주입한다.
기입 시의 Vpp는, 터널 산화막(07)에 전하를 빠져나가게 하는 정도의 전압이 필요하고, 일반적으로는 100Å의 터널 산화막 두께에 대하여 Vpp는 15~20V 필요하다. 이 Vpp는 승압 회로에서 발생하므로, 승압 회로로부터 메모리 본체부(02)까지의 모든 디바이스의 내압은 Vpp 이상이 아니면 안 된다. 이 내압 제한은 칩 사이즈 수축을 목적으로 한 디바이스 사이즈 축소를 방해하므로, Vpp의 저전압화가 요구된다.
그러나 단순히 Vpp의 저전압화를 실시하면, 메모리 기능으로서 중요한 플로팅 게이트에 전하 주입을 충분히 행할 수 없게 된다. 여기서, 터널 산화막(07)의 두께를 얇게 하여 충분한 주입을 행할 수 있도록 하는 것이 일반적으로 취해지는 수법이다.
그러나 상기의 터널 산화막(07)의 박막화는 메모리의 리텐션 특성의 악화를 초래하므로, 메모리의 신뢰성을 낮춘다.
또한, 이 엄격한 트레이드 오프 관계에 부가하여, 승압 회로로부터 메모리 본체까지 직렬로 존재하는 MOS 트랜지스터의 쓸데없는 전압 드롭이 더욱 디바이스 저내압화 요구를 방해한다. 예를 들면, 도 8의 셀렉트 게이트 트랜지스터부(01)가 그에 해당한다.
예를 들면, “0” 상태로의 기입 시에 셀렉트 게이트(13)와 드레인 n+ 영역(04)에 Vpp를 인가했을 때, 터널 드레인 n 영역(06)의 전위가 GND 전위의 기판(05)보다 상승하여 셀렉트 게이트 트랜지스터부(01)에 백 게이트가 인가된 상태로 되며 셀렉트 게이트 트랜지스터부(01)의 역치(Vth)가 상승하여, Vth’로 된 것으로 한다. 이때, 셀렉트 게이트 트랜지스터부(01)에서 Vth’의 전압 드롭이 생겨, 터널 드레인 n영역(06)에는 Vpp보다 Vth’분만큼 낮은 전압 밖에 도달하지 않는다(도 10). 예를 들면, 충분한 기입을 하기 위해서 터널 드레인 n 영역(06)에 15V의 전압 인가가 필요한 경우에 있어서, Vth’=2V로 하면, 드레인 n+ 영역(04)에는 Vpp=15+2=17V를 인가할 필요가 있다. 즉, 본래 15V 있으면 충분한 기입을 행할 수 있는데도, 그 전압보다 2V 높은 Vpp를 드레인 n+ 영역(04)에 인가하지 않으면 안 되어, 쓸데없는 내압을 확보하지 않으면 안 되게 된다. 이 셀렉트 게이트 트랜지스터부(01)의 전압 드롭을 없애 Vpp를 15V로 하기 위해서는, 셀렉트 게이트(13)에 Vpp보다 높은 전압을 인가하면 되는데, 그 전압은 Vpp+Vth’=15+2=17V가 되므로, 결국 17V의 내압 확보가 필요해져, 쓸데없는 내압을 확보하지 않으면 안 되어, 디바이스 사이즈의 축소가 곤란해진다.
이 과제는 셀렉트 게이트 트랜지스터부(01)에 한정되지 않고, 승압 회로 출구로부터 셀렉트 게이트(13)의 사이에 직렬로 접속된 MOS 트랜지스터가 존재하면, 그 트랜지스터에 동일한 과제가 생긴다. 또한, “1”상태로의 기입 시에, 승압 회로 출구로부터 컨트롤 게이트(11)의 사이에 직렬로 접속된 MOS 트랜지스터가 존재하면, 그 트랜지스터에도 동일한 과제가 발생한다.
상기로부터 알 수 있듯이, 이 과제는 백 게이트 효과에 의한 Vth 상승이 원인이다. 일반적으로, 백 게이트 인가에 의한 Vth 상승의 정도는, MOS 트랜지스터의 게이트와 기판 간에 끼워진 게이트 산화막과 반도체 직렬 용량의 캐패시턴스의 관계로 정해진다.
도 9의 (A)는 도 8의 셀렉트 트랜지스터의 단면도(선분 B-B’의 단면도)이며, 도 9의 (B)는 동 도면(A)의 등가 회로이다. Cox는 게이트 산화막 용량, Csi는 공핍층(14)의 두께(d)에 의해서 정해지는 반도체 용량이다.
기판(05)을 GND로 떨어뜨려, 셀렉트 게이트(13)에 전압(Vpp)을 인가했을 때, 게이트·기판 간에는 Vpp의 전위차가 생기고, Vpp는 Cox와 Csi로 분압되어, Vpp=Vox+Vsi가 성립한다. 여기서, Vox와 Vsi는 Cox와 Csi에 각각 인가되는 전압이다. 여기서, Vox가 클수록 Vth 상승의 정도가 크다.
Vox=(Csi/(Cox+Csi)) Vpp이므로, Cox가 작고, Csi가 클수록 Vth 상승의 정도가 커, 상기 과제가 심각해진다. 즉, Cox를 크게, Csi를 작게 하는 것이 상기 과제의 해결로 이어진다. Cox를 크게 하기 위해서는, 게이트 산화막(03)의 두께를 얇게 하면 되는데, 내압의 관계상 한계가 있다. 한편, Csi를 작게 하기 위해서는, 채널 형성시의 공핍층(14)의 폭(d)을 길게 하면 되는데, 이를 위해서는 반도체 기판의 불순물 농도를 적게 할 필요가 있지만, MOS 트랜지스터의 리크의 균형이 있으므로, 역시 한계가 있다.
이와 같이, 디바이스의 내압을 낮춤에 의한 칩 사이즈 수축은 다양한 제한에 의해 매우 곤란하다.
제1의 수단
제1 도전형 반도체 기판의 표층에 형성된 제2 도전형의 소스 영역과, 상기 소스 영역과 이격하여 형성된 제2 도전형의 터널 드레인 영역과, 상기 소스 영역과 상기 터널 드레인 영역 사이의 상기 반도체 기판 상에 터널 절연막을 포함한 게이트 산화막을 통하여 형성된 플로팅 게이트와, 상기 플로팅 게이트의 위에 절연막을 통하여 형성된 컨트롤 게이트로 이루어지는 메모리 트랜지스터부와, 상기 반도체 기판에 형성된 핀형의 제1 도전형의 단결정 반도체 박막과, 상기 단결정 반도체 박막의 표층에 형성된 제2 도전형의 드레인 영역과, 상기 드레인 영역과 상기 터널 드레인 영역 사이의 상기 단결정 반도체 박막의 상면 및 측면에 셀렉트 게이트 산화막을 통하여 형성된 셀렉트 게이트로 이루어지는 셀렉트 트랜지스터부로 이루어지는 것을 특징으로 하는 반도체 메모리 장치로 했다.
제2의 수단
수단 1의 반도체 메모리 장치에 있어서, 상기 메모리 트랜지스터부가 제1 도전형의 반도체 기판에 형성된 핀형의 제1 도전형의 단결정 반도체 박막과, 상기 단결정 반도체 박막의 표층에 형성된 제2 도전형의 소스 영역과, 상기 소스 영역과 이격하여 형성된 제2 도전형의 터널 드레인 영역과, 상기 소스 영역과 상기 터널 드레인 영역 사이의 상기 단결정 반도체 박막 상에 터널 절연막을 포함하는 게이트 산화막을 통하여 형성된 플로팅 게이트와, 상기 플로팅 게이트의 위에 절연막을 통하여 형성된 컨트롤 게이트로 이루어지는 것을 특징으로 하는 반도체 메모리 장치로 했다.
제3의 수단
상기 셀렉트 게이트의 상기 단결정 반도체 박막의 상면을 덮는 부분이, 상기 드레인 영역 방향으로 연장되어 차양을 형성하고, 상기 차양 아래의 단결정 반도체 박막의 표층에는 상기 드레인 영역보다도 저농도의 영역이 형성되어 있는 것을 특징으로 하는 수단 1 또는 수단 2에 기재된 반도체 메모리 장치로 했다.
제4의 수단
STI 오목부가 형성된 반도체 기판에 있어서, 일부 영역을 제외한 상기 STI 오목부 내에 STI 내부 산화막이 내장되고, 상기 일부 영역의 상기 STI 오목부에 상기 셀렉트 게이트의 상기 단결정 반도체 박막의 측면을 덮는 부분이 설치되고, 상기 셀렉트 게이트 트랜지스터의 채널 길이 방향에 있어서 상기 STI 내부 산화막과 상기 셀렉트 게이트가 이격되어 있는 것을 특징으로 하는 수단 1 또는 수단 2에 기재된 반도체 메모리 장치로 했다.
제5의 수단
상기 STI 오목부 측벽상에 형성된 셀렉트 게이트 산화막과 상기 셀렉트 게이트가 이격된 부분에 노출된 제2의 드레인 영역이, 상기 드레인 영역보다도 깊게 형성되어 있는 것을 특징으로 하는 수단 4에 기재된 반도체 메모리 장치로 했다.
제6의 수단
상기 셀렉트 게이트 및 상기 플로팅 게이트의 상기 단결정 반도체 박막의 상면을 덮는 부분이, 상기 셀렉트 게이트 트랜지스터 및 상기 메모리 트랜지스터의 채널 길이 방향으로 연장되어 차양을 형성하고, 상기 차양 아래의 단결정 반도체 박막의 표층에는 상기 드레인 영역 및 상기 소스 영역보다도 저농도의 영역이 형성되어 있는 것을 특징으로 하는 수단 2에 기재된 반도체 메모리 장치로 했다.
제7의 수단
STI 오목부가 형성된 반도체 기판에 있어서, 일부 영역을 제외한 상기 STI 오목부 내에 STI 내부 산화막이 내장되어, 상기 일부 영역의 상기 STI 오목부에 상기 셀렉트 게이트 및 상기 플로팅 게이트의 상기 단결정 반도체 박막의 측면을 덮는 부분이 설치되고, 상기 셀렉트 게이트 트랜지스터 및 상기 메모리 트랜지스터의 채널 길이 방향에 있어서 상기 STI 내부 산화막과 상기 셀렉트 게이트 및 상기 플로팅 게이트가 이격되어 있는 것을 특징으로 하는 수단 2에 기재된 반도체 메모리 장치로 했다.
제8의 수단
상기 STI 오목부 측벽 상에 형성된 셀렉트 게이트 산화막과 상기 셀렉트 게이트가 이격된 부분에 노출된 제2의 드레인 영역 및 소스 영역이, 상기 드레인 영역 및 소스 영역보다도 깊게 형성되어 있는 것을 특징으로 하는 수단 7에 기재된 반도체 메모리 장치로 했다.
제9의 수단
상기 셀렉트 게이트는, 하방 셀렉트 게이트와, 상기 하방 셀렉트 게이트와 전기적으로 접속된 상방 셀렉트 게이트로 이루어지는 것을 특징으로 하는 수단 1 내지 8 중 어느 한 항에 기재된 반도체 메모리 장치로 했다.
제10의 수단
제1 도전형의 반도체 기판에 형성된 메모리 트랜지스터부와, 상기 반도체 기판에 형성된 핀형의 제1 도전형의 단결정 반도체 박막에 형성된 셀렉트 트랜지스터부로 이루어지는 반도체 메모리 장치의 제조 방법으로서, 상기 반도체 기판의 표층에 복수의 병렬하는 제2 도전형의 저농도 불순물 영역을 형성하는 공정과, 평면에서 봐서 상기 복수의 제2 도전형의 저농도 불순물 영역에 직교하여 복수의 병렬하는 트렌치를 형성하는 공정과, 상기 복수의 병렬하는 트렌치에 절연막을 내장하는 공정과, 후에 상기 셀렉트 트랜지스터부가 되는 영역에 있어서의 상기 절연막을 제거하여 STI 오목부 및 핀형의 상기 단결정 반도체 박막을 형성하는 공정과, 상기 셀렉트 트랜지스터부 형성 영역에 있어서, 상기 단결정 반도체 박막 상에 셀렉트 게이트 산화막을 통하여 하방 셀렉트 게이트를 형성하는 공정과, 상기 하방 셀렉트 게이트의 위에 상기 절연막을 통하여 상방 셀렉트 게이트를 형성하는 공정과, 상기 메모리 트랜지스터부 형성 영역에 있어서, 상기 반도체 기판 상에 게이트 산화막을 형성하는 공정과, 상기 게이트 산화막의 일부에 터널 절연막을 형성하는 공정과, 상기 게이트 산화막 상에 플로팅 게이트를 형성하는 공정과, 상기 플로팅 게이트 상에 절연막을 통하여 컨트롤 게이트를 형성하는 공정과, 상기 상방 셀렉트 게이트와 상기 컨트롤 게이트를 마스크로 하여 제2 도전형의 고농도 불순물 영역을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법으로 했다.
제11의 수단
제1 도전형의 반도체 기판에 형성된 핀형의 제1 도전형의 단결정 반도체 박막에 형성된 메모리 트랜지스터부 및 셀렉트 트랜지스터부로 이루어지는 반도체 메모리 장치의 제조 방법으로서, 상기 반도체 기판의 표층에 복수의 병렬하는 제2 도전형의 저농도 불순물 영역을 형성하는 공정과, 평면에서 봐서 상기 복수의 제2 도전형의 저농도 불순물 영역에 직교하여 복수의 병렬하는 트렌치를 형성하는 공정과, 상기 복수의 병렬하는 트렌치에 절연막을 내장하는 공정과, 후에 상기 메모리 트랜지스터부 및 상기 셀렉트 트랜지스터부가 되는 영역에 있어서의 상기 절연막을 제거하여 STI 오목부 및 핀형의 상기 단결정 반도체 박막을 형성하는 공정과, 상기 셀렉트 트랜지스터부 형성 영역에 있어서, 상기 단결정 반도체 박막 상에 셀렉트 게이트 산화막을 통하여 하방 셀렉트 게이트를 형성하는 공정과, 상기 하방 셀렉트 게이트의 위에 상기 절연막을 통하여 상방 셀렉트 게이트를 형성하는 공정과, 상기 메모리 트랜지스터부 형성 영역에 있어서, 상기 반도체 기판 상에 게이트 산화막을 형성하는 공정과, 상기 게이트 산화막의 일부에 터널 절연막을 형성하는 공정과, 상기 게이트 산화막 상에 플로팅 게이트를 형성하는 공정과, 상기 플로팅 게이트 상에 절연막을 통하여 컨트롤 게이트를 형성하는 공정과, 상기 상방 셀렉트 게이트와 상기 컨트롤 게이트를 마스크로 하여 제2 도전형의 고농도 불순물 영역을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법으로 했다.
제12의 수단
상기 단결정 반도체 박막 상에 셀렉트 게이트 산화막을 통하여 하방 셀렉트 게이트를 형성하는 공정과 상기 게이트 산화막 상에 플로팅 게이트를 형성하는 공정이 동시에 행해져, 상기 하방 셀렉트 게이트의 위에 상기 절연막을 통하여 상방 셀렉트 게이트를 형성하는 공정과 상기 플로팅 게이트 상에 절연막을 통하여 컨트롤 게이트를 형성하는 공정이 동시에 행해지는 것을 특징으로 하는 수단 7 또는 수단 8에 기재된 반도체 메모리 장치의 제조 방법으로 했다.
제13의 수단
제2 도전형의 고농도 불순물 영역을 형성하는 공정에 비스듬한 이온 주입을 이용하는 것을 특징으로 하는 수단 7 내지 9 중 어느 한 항에 기재된 반도체 메모리 장치의 제조 방법으로 했다.
백 게이트 효과에 의해서 역치가 상승한 MOS 트랜지스터에 있어서의 쓸데없는 전압 드롭을 억제할 수 있으므로, 본래 필요한 메모리 기입 전압보다 높은 전압을 필요로 하는 디바이스는 불필요해져, 쓸데없는 디바이스 사이즈의 증대를 억제할 수 있다. 또한, ON/OFF비 향상이나, 디스터브 억제 효과가 얻어진다.
도 1은 본 발명의 EEPROM을 나타내는 도면이며, (A)는 평면도, (B)는 선분 C-C’의 단면도, (C)는 사시도이다.
도 2(A)는 본 발명의 EEPROM을 나타내는 도 1(A)의 선분 D-D’의 단면도, (B)는 (A)의 등가 회로이다.
도 3은 본 발명의 EEPROM을 나타내는 도면이며, (A)는 평면도, (B)는 선분 E-E’의 단면도, (C)는 사시도이다.
도 4는 본 발명의 EEPROM의 제조 방법을 나타내는 도면이다.
도 5는 본 발명의 EEPROM을 나타내는 도면이며, (A)는 도 4(D)의 선분 F-F’의 단면도, (B)는 도 4(D)의 선분 G-G’의 단면도이다.
도 6은 본 발명의 EEPROM의 제조 방법을 나타내는 도면이다.
도 7은 본 발명의 EEPROM을 나타내는 도면이며, (A) 및 (B)는 도 6(D)의 선분 H-H’의 단면도이다.
도 8은 종래의 EEPROM을 나타내는 도면이며, (A)는 평면도, (B)는 선분 A-A’의 단면도, (C)는 사시도이다.
도 9는 종래의 EEPROM을 나타내는 도 8(A)의 선분 B-B’의 단면도이다.
도 10은 종래의 EEPROM의 “0”상태 기입시의 등가 회로이다.
도 2(A)는 본 발명의 EEPROM을 나타내는 도 1(A)의 선분 D-D’의 단면도, (B)는 (A)의 등가 회로이다.
도 3은 본 발명의 EEPROM을 나타내는 도면이며, (A)는 평면도, (B)는 선분 E-E’의 단면도, (C)는 사시도이다.
도 4는 본 발명의 EEPROM의 제조 방법을 나타내는 도면이다.
도 5는 본 발명의 EEPROM을 나타내는 도면이며, (A)는 도 4(D)의 선분 F-F’의 단면도, (B)는 도 4(D)의 선분 G-G’의 단면도이다.
도 6은 본 발명의 EEPROM의 제조 방법을 나타내는 도면이다.
도 7은 본 발명의 EEPROM을 나타내는 도면이며, (A) 및 (B)는 도 6(D)의 선분 H-H’의 단면도이다.
도 8은 종래의 EEPROM을 나타내는 도면이며, (A)는 평면도, (B)는 선분 A-A’의 단면도, (C)는 사시도이다.
도 9는 종래의 EEPROM을 나타내는 도 8(A)의 선분 B-B’의 단면도이다.
도 10은 종래의 EEPROM의 “0”상태 기입시의 등가 회로이다.
이하, 본 발명의 실시 형태에 대하여, 도면을 참조하여 설명한다.
<실시예 1>
도 1은, 본 발명의 제1 실시예가 되는 EEPROM을 나타내는 도면이며, (A)는 평면도, (B)는 선분 C-C’의 단면도, (C)는 사시도를 나타내고 있다.
본 발명의 EEPROM는 도 8에 나타내는 종래의 EEPROM과 마찬가지로 메모리 본체부(02)와 메모리 본체부(02)를 선택하는 셀렉트 게이트 트랜지스터부(01)로 이루어진다. 기본이 되는 동작 원리는 동일하고, (B)의 단면도도, 상기한 종래의 EEPROM와 같다. 다른 점은, 본 발명의 셀렉트 게이트 트랜지스터부(01)가 벽형상으로 세워진 핀(FIN)형의 단결정 반도체 박막으로 이루어지는 것이다.
셀렉트 게이트 트랜지스터부(01)는 p형 반도체 기판(05)을 얇게 가공한 핀(FIN)형의 단결정 반도체 박막으로 이루어져 있고, p형 반도체 기판(05)은 셀렉트 게이트 트랜지스터의 채널 방향을 따라서 판상의 형상으로 되어 있다. 판상의 p형 반도체 기판(05)의 양측의 측면과 상면에는 셀렉트 게이트 트랜지스터의 게이트 산화막(03)이 굴곡하여 설치되고, 게이트 산화막(03)의 표면에는 굴곡한 게이트 산화막(03)을 따라서 게이트 전극(13)이 배치된다. 게이트 산화막(03)과 게이트 전극(13)은, 얇게 된 핀(FIN)형의 단결정 반도체 박막을 따라서, 굽어진 형상으로 되어 있다. 굴곡된 게이트 전극(13)의 아래에서 게이트 산화막(03)에 접하는 단결정 반도체 박막의 표면이 채널 영역이 된다. 게이트 전극(13)의 양측의 핀(FIN) 형의 단결정 반도체 박막의 상면 및 측면에는, 각각 드레인 n+영역(04)과 터널 드레인 n영역(06)이 설치되어 있다. 여기서, n+의 표기는 단순한 n이라는 표기에 비해 상대적으로 불순물 농도가 높은 것을 의미하는 것으로 한다.
메모리 본체부(02)는, 터널 드레인 n영역(06)의 위에서 소스 n+영역(08)의 단부에 걸쳐서 설치된 게이트 산화막(09)의 위에 플로팅 게이트(12)가 배치되고, 플로팅 게이트(12)의 상면에 설치된 절연막(10)을 통하여 컨트롤 게이트(11)가 배치되어 있다. 또한, 플로팅 게이트(12)와 터널 드레인 n영역(06)의 사이에는, 게이트 산화막(09)의 일부에 게이트 산화막(09)보다도 두께가 얇은 터널 절연막(07)이 설치되어 있다. 터널 절연막(07)은 터널 전류를 흐르게 하는 절연막이며, 실리콘 산화막이어도 되고, 실리콘 산화막을 질화한 절연막이어도 된다.
도 2의 (A)는 도 1의 셀렉트 게이트 트랜지스터의 단면도(선분 D-D’의 단면도)이며, 도 2의 (B)는 동 도 (A)의 등가 회로이다. 도 9의 종래 기술과 달리, 게이트 전극(13)은 채널의 상면뿐만 아니라 측면도 덮고 있으므로, 게이트 전극(13)이 둘러싸고 있는 단결정 반도체 박막인 반도체 기판(05) 내는, 단결정 반도체 박막 전체가 공핍화한 상태인 완전 공핍화한다. 이에 따라, 공핍층의 폭(d)은 측면의 게이트 전극(13)의 깊이 방향의 가장자리까지 넓힐 수 있어, 종래 기술에 비해 극단적으로 Csi를 작게 할 수 있어, 백 게이트에 의한 Vth 상승을 억제하여, 앞에 기술한 과제를 해소할 수 있다. 도 2(B)에 있어서는, Csi에 있어서 d가 커지는(용량은 작아진다) 것을 모식적으로 나타내고 있다.
또한, 동일한 이유에 의해 셀렉트 게이트 트랜지스터의 서브스레숄드 특성을 나타내는 S치가 매우 작아지므로, 셀렉트 게이트 트랜지스터의 Vth를 낮추는 것이 가능해져, 최저 동작 전압을 내리는 것이 가능해진다.
또한, 상기에서는 셀렉트 게이트 트랜지스터를 예로 들었지만, 승압 회로 출구로부터 컨트롤 게이트 사이에 직렬로 존재하는 MOS 트랜지스터에도 적용함으로써 동일한 효과를 얻을 수 있다.
<실시예 2>
제2의 실시예에 대하여 도 3을 이용하여 설명한다. 제2의 실시예는, 제1의 실시예인 도 1의 EEPROM에 있어서 메모리 본체부(02)도 핀형으로 한 것이다. 도 3(A)는 평면도, (B)는 선분 E-E’의 단면도, (C)는 사시도를 나타내고 있다. 도 1의 드레인 n+영역(04)으로부터 소스 n+영역(08)으로 향하는 방향을 따른 선분 C-C’와 셀렉트 게이트의 폭방향에 따른 선분 D-D’에 대응하는 단면도는, 도 3의 구조에 있어서도 동일하므로 생략한다.
도 3(A)에 나타내는 바와 같이 본 실시예에 있어서의 메모리 본체부(02)는, 셀렉트 게이트 트랜지스터부(01)와 동일한 두께로 얇게 가공된 p형 반도체 기판(05)으로 이루어지는 핀(FIN)형의 단결정 반도체 박막의 표면에 형성되어 있다. 도 3(B) 및 (c)로부터 알 수 있듯이, 핀(FIN)형의 단결정 반도체 박막의 표면에 형성된 터널 드레인 n영역(06)과 메모리 본체부(02)의 채널 영역에 걸쳐 게이트 산화막(09)이 형성되고, 게이트 산화막(09)의 일부에 게이트 산화막(09)보다도 두께가 얇은 터널 절연막(07)이 설치되어 있다. 게이트 산화막(09)과 터널 절연막(07)의 표면을 덮어 플로팅 게이트(12)가 배치되고, 플로팅 게이트(12)의 표면에 설치된 절연막(10)을 통하여 컨트롤 게이트(11)가 배치되어 있다.
이러한 구조로 함으로써 메모리 본체부(02)의 S치 감소에 의한 리크가 저감하여, 메모리의 ON/OFF비를 취하기 쉬워져 회로 설계가 쉬워지는 효과를 얻을 수 있을 뿐만 아니라, 디스터브 억제 효과도 얻을 수 있다.
<실시예 3>
다음에, 셀렉트 게이트만이 핀형인 실시예 1의 EEPROM의 제조 방법에 대하여 도 4(A)~(D)를 이용하여 설명한다.
처음에, 도 4(A)에 나타내는 바와 같이 p형 반도체 기판(05) 상에 이온 주입 등을 이용해 복수의 n-영역(20)을 병렬적으로 형성한다. 여기서, n-은 n형 불순물 농도의 상대적인 크기를 나타내고, n-<n<n+의 순으로 커지는 것으로 한다. 그 후 그에 직교하여 STI(Shallow Trench Isolation)로 될 수 있는 트렌치를 복수 작성하고, 그 트렌치 오목부에 STI 내부 산화막(17)을 내장한다. 여기서 n영역의 형성과 STI 형성 공정의 전후 관계가 반대로 되어도 된다.
다음에, 도 4(B)에 나타내는 바와 같이, STI 내부 산화막(17)의 일부를 에칭에 의해 제거하여, 핀(FIN)형의 단결정 반도체 박막을 형성한다. 셀렉트 게이트는 STI 내부 산화막(17)이 제거된 영역을 따라서 형성된다. 이때 제거된 영역의 바닥에는 STI 내부 산화막(17)이 남아 있어도 되고, 남아 있지 않아도 된다. 도 4(C)는, 셀렉트 트랜지스터부와 메모리 본체의 게이트 전극이 형성된 상태의 도면이다. 본 도면의 앞쪽이 셀렉트 트랜지스터부이고, 안쪽이 메모리 본체부이다. 이 상태에 이르기까지의 제조 방법을 설명한다. 셀렉트 트랜지스터부에 있어서는, p형 반도체 기판(05)의 표면에 셀렉트 게이트 산화막(03)과, 하방 셀렉트 게이트(15)와, 절연막(10)과, 상방 셀렉트 게이트(16)를 순서대로 퇴적한다. 한편, 메모리 본체부에 있어서는, p형 반도체 기판(05)의 표면에 메모리 본체의 게이트 산화막(09)을 퇴적한 후, 도면 중에는 보이지 않지만, 도 1(B)에 기재되어 있는 터널 절연막(07)을 형성하고, 메모리 본체부의 게이트 산화막(09)의 위에, 플로팅 게이트(12)와 절연막(10)과 컨트롤 게이트(11)를 순서대로 퇴적한다.
여기서, 셀렉트 게이트 산화막(03)과 메모리 본체부의 게이트 산화막(09), 하방 셀렉트 게이트(15)와 플로팅 게이트(12), 셀렉트 게이트 트랜지스터부의 절연막(10)과 메모리 본체부의 절연막(10), 상방 셀렉트 게이트(16)와 컨트롤 게이트(11)는 각각 동일 프로세스로 퇴적시켜, 에칭에 의해 셀렉트 트랜지스터부와 메모리 본체부를 분리하면 좋다. 또한, 도 4의 셀렉트 게이트 산화막(03)과 메모리 본체의 게이트 산화막(09)은 열 산화막을 상정하고 있기 때문에, p형 반도체 기판(05)이 노출되어 있는 부분만 산화막이 성장한 도면으로 되어 있는데, 이 게이트 산화막은 디포지션막이어도 된다.
마지막으로, 도 4(D)에 나타내는 바와 같이, 이온 주입 등을 이용하여 셀프 얼라인으로 n+ 영역을 형성하고, 드레인 n+ 영역(04)과 중간 n+ 영역(18)과 소스 n+ 영역(08)을 형성한다.
여기서, 도 1에서는 셀렉트 게이트 트랜지스터부가 단층인데 대하여, 도 4는 셀렉트 게이트를 플로팅 게이트 및 컨트롤 게이트를 형성하는 프로세스와 동일하게 했기 때문에, 하방 셀렉트 게이트(15)와 상방 셀렉트 게이트(16)의 2층 구조로 되어 있다. 이는, 도면 내부 혹은 도면 외부에서 하방 셀렉트 게이트(15)와 상방 셀렉트 게이트(16)를 전기적으로 접속하면 좋다. 또한, 도 1에서는 기술되지 않은 소스 n영역(19)은 마스크 편차가 발생한 경우에 있어서도 메모리 셀부의 채널 길이가 변동하지 않는 연구이다. 변동을 허용하는 경우에는 소스 n영역(19)은 불필요하다. 마찬가지로 도 1에서는 존재하지 않는 중간 n+ 영역(18)은 단순히 n+ 영역을 셀프 얼라인으로 형성했기 때문에 가능한 것이다. 중간 n+영역(18)이 존재하지 않아도 메모리 동작은 하지만, 존재하고 있는 쪽이, 기생 저항이 줄어들기 때문에 ON/OFF비를 구하기 쉬워진다.
본 발명의 포인트가 되는 핀형 구조는 도 4(D)에 있어서의 F-F’의 단면도에 나타난다. 이 단면도를 도 5(A)에 나타낸다. 셀렉트 게이트 산화막(03)을 통하여 p형 반도체 기판(05)에 내장된 하방 셀렉트 게이트(15) 및 상방 셀렉트 게이트(16)에 의해, p형 반도체 기판(05)은 핀형으로 되어 있다. 이와 같이, 본 실시예에 있어서는 셀렉트 게이트 트랜지스터부가 핀형으로 되어 있어, 도 1의 구조를 형성할 수 있다.
또한, 도 1에는 도시하고 있지 않은 도 4(D)의 셀렉트 게이트 트랜지스터부의 n영역(20)은, 내압 향상의 작용이 있는 LDD(Lightly Doped Drain)이지만, 내압 향상 이외의 효과로서, 셀렉트 게이트 트랜지스터부에 기생하여 발생하는 plane 채널 트랜지스터를 배제하는 효과도 있다. 이 효과의 상세를 이하에 설명한다.
도 5(B)는 도 4(D) G-G’의 단면을 우측으로 비스듬히 아래로부터 올려본 도면이다. 여기서는 도면을 알기 쉽게 하기 위해서 게이트 전극으로 덮여 있지 않은 산화막은 모두 제거해 도시하고 있다.
도면에 보이는 바와 같이, 셀렉트 게이트 트랜지스터부의 게이트부에는 마스크 얼라이먼트 마진분만큼의 차양(22)이 존재하고, 핀형의 단결정 반도체 박막의 표층의 드레인 n+04 방향으로 연장되어, 단결정 반도체 박막에 중첩하도록 설치되어 있다. n영역(20)이 존재하지 않는 경우, 차양(22) 직하에 예기치 못한 plane 채널 트랜지스터가 기생해 형성되어 버린다. 즉, 본래 형성해야 할 핀형의 트랜지스터의 전후에 기생의 plane 채널 트랜지스터가 직렬 접속된 형으로 되어, 본 발명의 효과를 충분히 얻을 수 없다. 여기서, 차양(22) 직하의 p형 반도체 기판(05)의 표면에 n 영역(20)을 형성함으로써, 기생 plane 채널 트랜지스터의 채널 영역이 드레인 영역 혹은 소스 영역으로 변화하여, 기생 plane 채널 트랜지스터를 배제할 수 있다.
여기서, 드레인 n+ 영역(04) 및 중간 n+ 영역(18)의 열 확산에 의한 횡방향으로의 확산 거리가 차양(22) 이상이면, 셀렉트 게이트 트랜지스터부의 n 영역(20)은 형성하지 않아도 된다.
<실시예 4>
실시예 4로서, 상기의 셀렉트 게이트 트랜지스터부의 기생 plane 채널 트랜지스터를 형성하지 않는 또 하나의 제조 방법을 도 6(A)-(D)를 이용하여 설명한다. 도 6(A) 및 (B)에 관해서는, 도 4(A) 및 (B)와 거의 동일하다. 도 6(A) 및 (B)에는 셀렉트 게이트 트랜지스터부가 되는 영역의 n 영역(20)이 존재하지 않지만, 이는 기생 plane 채널 트랜지스터가 형성되지 않기 때문에 불필요해지므로 도시하지 않았다. 물론 실시예 3과 같이 셀렉트 게이트 트랜지스터부의 n 영역(20)을 형성하는 것도 가능하다.
실시예 3과 크게 다른 것은 도 6(C)이다. 도 4(C)와 마찬가지로 게이트부가 되는 막을 퇴적한 후, 도 5(B)의 차양(22)이 형성되지 않도록 STI 오목부(21)가 일부 노출하도록 에칭을 한다. 도면에서는 드레인 n+ 영역(04)측의 STI 오목부(21)밖에 도시하고 있지 않지만, 중간 n+ 영역측의 STI 오목부(21)도 노출시킨다.
마지막으로, 도 6(D)에 나타내는 바와 같이, 게이트 산화막(03 및 09)을 넘어 이온 주입 등을 이용하여 셀프 얼라인으로 n+영역을 형성하여, 드레인 n+ 영역(04)과 중간 n+ 영역(18)과 소스 n+ 영역(08)을 형성한다.
본 특허의 포인트가 되는 핀형 구조는 도 6(D)에 있어서의 F-F’의 단면도에 나타난다. 그 단면도는 5(A)와 동일 구조를 이룬다. 이와 같이, 셀렉트 게이트 트랜지스터부에 있어서 핀형으로 되어 있어, 도 1의 구조를 형성할 수 있다.
다른 한 개의 포인트인 셀렉트 게이트 트랜지스터부의 기생 plane 채널 트랜지스터에 관해서는, 도 7(A)에 나타나 있는 대로이다. 도 7(A)는 도 6(D)의 H-H’의 단면을 우측으로 비스듬히 아래로부터 올려본 도면이며, 도면을 알기 쉽게 하기 위해서 게이트 전극으로 덮여지지 않은 산화막은 모두 제거하여 도시하고 있다. 도 5(B)에 나타내는 차양(22)이 존재하지 않기 때문에, 기생 plane 채널 트랜지스터가 존재하지 않고, 본 특허의 효과를 충분히 얻을 수 있는 구조가 된다.
또한, 도 7(B)는 H-H’의 단면도인데, 도 6(C)에 나타내는 바와 같이 STI 오목부(21)를 노출시키고 있으므로, 도 6(D)의 주입 시에 비스듬한 이온 주입에 의해서 n+ 영역을 형성하면, STI 오목부(21)가 노출되어 있는 드레인 n+ 영역(04)과 중간 n+ 영역(18)에 있어서는 도 7(B)에 나타내는 길이(z)만큼 깊게 형성할 수 있다. 이에 따라, 핀형 트랜지스터에 흐르는 전하는 채널을 더욱 깊게까지 사용할 수 있어, 구동 능력이 상승하고, 결과적으로 ON/OFF비를 구하기 쉬워지는 효과가 얻어진다.
도 4와 도 6에 나타낸 실시예에 의해 도 1에 나타낸 EEPROM의 제조법에 대해서 나타냈는데, 도 4(B)와 도 6(B)의 STI 오목부를 메모리부에 형성하면, 동일한 제조법으로 도 3에 나타낸 EEPROM의 구조를 얻을 수 있는 것이 명백하다.
01: 셀렉트 게이트 트랜지스터부
02: 메모리 본체부
03: 셀렉트 게이트 트랜지스터의 게이트 산화막
04: 드레인 n+ 영역 05: p형 반도체 기판
06: 터널 드레인 n영역 07: 터널 절연막
08: 소스 n+영역
09: 메모리 본체의 게이트 산화막 10: 절연막
11: 컨트롤 게이트 12: 플로팅 게이트
13: 셀렉트 게이트 14: 공핍층
15: 하방 셀렉트 게이트 16: 상방 셀렉트 게이트
17: STI 내부 산화막 18: 중간 n+영역
19: 소스 n영역 20: n영역
21: STI 오목부 22: 차양
03: 셀렉트 게이트 트랜지스터의 게이트 산화막
04: 드레인 n+ 영역 05: p형 반도체 기판
06: 터널 드레인 n영역 07: 터널 절연막
08: 소스 n+영역
09: 메모리 본체의 게이트 산화막 10: 절연막
11: 컨트롤 게이트 12: 플로팅 게이트
13: 셀렉트 게이트 14: 공핍층
15: 하방 셀렉트 게이트 16: 상방 셀렉트 게이트
17: STI 내부 산화막 18: 중간 n+영역
19: 소스 n영역 20: n영역
21: STI 오목부 22: 차양
Claims (17)
- 제1 도전형의 반도체 기판의 표면에 형성된 제2 도전형의 소스 영역과,
상기 소스 영역과 이격하여 형성된 제2 도전형의 터널 드레인 영역과,
상기 터널 드레인 영역의 위로부터 상기 소스 영역의 단부에 걸쳐 상기 반도체 기판 상에 설치된, 터널 절연막을 일부에 포함하는 게이트 산화막과,
상기 게이트 산화막의 위에 배치된 플로팅 게이트와,
상기 플로팅 게이트의 위에 절연막을 통하여 형성된 컨트롤 게이트를 가지는 메모리 트랜지스터부와,
상기 반도체 기판으로 이루어지는 핀형의 제1 도전형의 제1의 단결정 반도체 박막과,
상기 제1의 단결정 반도체 박막의 표면에 형성된 제2 도전형의 드레인 영역과,
상기 드레인 영역과 상기 터널 드레인 영역 사이의 상기 제1의 단결정 반도체 박막의 상면 및 측면에 셀렉트 게이트 산화막을 통하여 배치된 셀렉트 게이트를 가지는 셀렉트 트랜지스터부로 이루어지는 것을 특징으로 하는 반도체 메모리 장치. - 청구항 1에 있어서,
상기 셀렉트 게이트의 상기 단결정 반도체 박막의 상면을 덮는 부분이, 상기 드레인 영역 방향으로 연장되어 차양을 형성하고, 상기 차양 아래의 단결정 반도체 박막의 표층에는 상기 드레인 영역보다도 저농도의 영역이 형성되어 있는 것을 특징으로 하는 반도체 메모리 장치. - 청구항 1에 있어서,
상기 반도체 기판에 설치된, 상기 셀렉트 게이트를 배치하기 위한 STI 오목부를 더 가지고, 일부 영역을 제외한 상기 STI 오목부 내에 STI 내부 산화막이 내장되고, 상기 STI 내부 산화막이 내장되지 않은 상기 일부 영역에 상기 셀렉트 게이트의 상기 제1의 단결정 반도체 박막의 측면을 덮는 부분이 설치되고, 상기 셀렉트 트랜지스터부의 채널 길이 방향에 있어서 상기 STI 내부 산화막과 상기 셀렉트 게이트가 이격되어 있는 것을 특징으로 하는 반도체 메모리 장치. - 청구항 3에 있어서,
상기 셀렉트 게이트가 상기 STI 내부 산화막으로부터 이격함으로써 노출된 부분에, 상기 STI 오목부의 측벽 상에 형성된 셀렉트 게이트 산화막에 인접하여 배치되는 제2의 드레인 영역을 더 가지고, 상기 제2의 드레인 영역은, 상기 드레인 영역보다도 깊게 형성되어 있는 것을 특징으로 하는 반도체 메모리 장치. - 청구항 1에 있어서,
상기 셀렉트 게이트는, 하방 셀렉트 게이트와, 상기 하방 셀렉트 게이트와 전기적으로 접속된 상방 셀렉트 게이트로 이루어지는 것을 특징으로 하는 반도체 메모리 장치. - 셀렉트 트랜지스터부와 메모리 트랜지스터부로 이루어지는 반도체 메모리 장치로서,
상기 셀렉트 트랜지스터부는,
제1 도전형의 반도체 기판으로 이루어지는 핀형의 제1의 단결정 반도체 박막과,
상기 제1의 단결정 반도체 박막의 표면에 형성된 제2 도전형의 드레인 영역과,
상기 드레인 영역과 이격하여 상기 제1의 단결정 반도체 박막의 표면에 형성된 제2 도전형의 터널 드레인 영역과,
상기 드레인 영역과 상기 터널 드레인 영역 사이의 상기 제1의 단결정 반도체 박막의 상면 및 측면에 셀렉트 게이트 산화막을 통하여 배치된 셀렉트 게이트를 가지고,
상기 메모리 트랜지스터부는,
상기 반도체 기판으로 이루어지는 핀형의 제2의 단결정 반도체 박막과,
상기 제2의 단결정 반도체 박막의 표층에 형성된 제2 도전형의 소스 영역과,
상기 터널 드레인 영역의 위로부터 상기 소스 영역의 단부에 걸쳐, 상기 제2의 단결정 반도체 박막의 상면 및 측면에 형성된 터널 절연막을 일부에 포함하는 게이트 산화막을 통하여 형성된 플로팅 게이트와,
상기 플로팅 게이트의 위에 절연막을 통하여 형성된 컨트롤 게이트로 이루어지는 것을 특징으로 하는 반도체 메모리 장치. - 청구항 6에 있어서,
상기 셀렉트 게이트의 상기 단결정 반도체 박막의 상면을 덮는 부분이, 상기 드레인 영역 방향으로 연장되어 차양을 형성하고, 상기 차양 아래의 단결정 반도체 박막의 표층에는 상기 드레인 영역보다도 저농도의 영역이 형성되어 있는 것을 특징으로 하는 반도체 메모리 장치. - 청구항 6에 있어서,
상기 반도체 기판에 설치된, 상기 셀렉트 게이트를 배치하기 위한 STI 오목부를 더 가지고, 일부 영역을 제외한 상기 STI 오목부 내에 STI 내부 산화막이 내장되고, 상기 STI 내부 산화막이 내장되지 않은 상기 일부 영역에 상기 셀렉트 게이트의 상기 제1의 단결정 반도체 박막의 측면을 덮는 부분이 설치되고, 상기 셀렉트 게이트 트랜지스터의 채널 길이 방향에 있어서 상기 STI 내부 산화막과 상기 셀렉트 게이트가 이격되어 있는 것을 특징으로 하는 반도체 메모리 장치. - 청구항 8에 있어서,
상기 셀렉트 게이트가 상기 STI 내부 산화막으로부터 이격함으로써 노출된 부분에, 상기 STI 오목부의 측벽 상에 형성된 셀렉트 게이트 산화막에 인접하여 배치된 제2의 드레인 영역을 더 가지고, 상기 제2의 드레인 영역은, 상기 드레인 영역보다도 깊게 형성되어 있는 것을 특징으로 하는 반도체 메모리 장치. - 청구항 6에 있어서,
상기 플로팅 게이트가 상기 제2의 단결정 반도체 박막의 상면을 덮는 부분이, 상기 메모리 트랜지스터부의 채널 길이 방향으로 연장되어 차양을 형성하고, 상기 차양 아래의 상기 제2의 단결정 반도체 박막의 표층에는 상기 드레인 영역 및 상기 소스 영역보다도 저농도의 영역이 형성되어 있는 것을 특징으로 하는 반도체 메모리 장치. - 청구항 6에 있어서,
상기 셀렉트 게이트는, 하방 셀렉트 게이트와, 상기 하방 셀렉트 게이트와 전기적으로 접속된 상방 셀렉트 게이트로 이루어지는 것을 특징으로 하는 반도체 메모리 장치. - 청구항 6에 있어서,
상기 반도체 기판에 설치된, 상기 플로팅 게이트를 배치하기 위한 STI 오목부를 더 가지고, 일부 영역을 제외한 상기 STI 오목부 내에 STI 내부 산화막이 내장되고, 상기 STI 내부 산화막이 내장되지 않은 상기 일부 영역에 상기 플로팅 게이트의 상기 제2의 단결정 반도체 박막의 측면을 덮는 부분이 설치되고, 상기 메모리 트랜지스터부의 상기 소스 영역 근방의 채널 길이 방향에 있어서 상기 STI 내부 산화막과 상기 플로팅 게이트가 이격되어 있는 것을 특징으로 하는 반도체 메모리 장치. - 청구항 12에 있어서,
상기 플로팅 게이트가 상기 STI 내부 산화막으로부터 이격함으로써 노출된 부분에, 상기 STI 오목부의 측벽 상에 형성된 게이트 산화막에 인접하여 배치된 제2의 소스 영역을 더 가지고, 상기 제2의 소스 영역은, 상기 소스 영역보다도 깊게 형성되어 있는 것을 특징으로 하는 반도체 메모리 장치. - 제1 도전형의 반도체 기판에 형성된 메모리 트랜지스터부와, 상기 반도체 기판으로 이루어지는 제1 도전형의 핀형의 단결정 반도체 박막에 형성된 셀렉트 트랜지스터부로 이루어지는 반도체 메모리 장치의 제조 방법으로서,
상기 반도체 기판의 표층에 제2 도전형의 복수의 병렬하는 저농도 불순물 영역을 형성하는 공정과,
평면에서 봐서 상기 복수의 병렬하는 저농도 불순물 영역에 직교하여 복수의 병렬하는 트렌치를 형성하는 공정과,
상기 복수의 병렬하는 트렌치에 제1의 절연막을 내장하는 공정과,
상기 셀렉트 트랜지스터부가 되는 영역의 상기 제1의 절연막을 제거하여 STI 오목부 및 상기 핀형의 단결정 반도체 박막을 형성하는 공정과,
상기 셀렉트 트랜지스터부를 형성하는 영역에 있어서, 상기 핀형의 단결정 반도체 박막 상에 셀렉트 게이트 산화막을 통하여 하방 셀렉트 게이트를 형성하는 공정과,
상기 하방 셀렉트 게이트의 위에 제2의 절연막을 통하여 상방 셀렉트 게이트를 형성하는 공정과,
상기 메모리 트랜지스터부를 형성하는 영역에 있어서, 상기 반도체 기판 상에 게이트 산화막을 형성하는 공정과,
상기 게이트 산화막의 일부에 터널 절연막을 형성하는 공정과,
상기 게이트 산화막 상에 플로팅 게이트를 형성하는 공정과,
상기 플로팅 게이트 상에 제3의 절연막을 통하여 컨트롤 게이트를 형성하는 공정과,
상기 상방 셀렉트 게이트와 상기 컨트롤 게이트를 마스크로 하여 제2 도전형의 고농도 불순물 영역을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법. - 제1 도전형의 반도체 기판에 형성된 제1 도전형의 핀형의 단결정 반도체 박막에 형성된 메모리 트랜지스터부 및 셀렉트 트랜지스터부로 이루어지는 반도체 메모리 장치의 제조 방법으로서,
상기 반도체 기판의 표층에 제2 도전형의 복수의 병렬하는 저농도 불순물 영역을 형성하는 공정과,
평면에서 봐서 상기 복수의 병렬하는 저농도 불순물 영역에 직교하여 복수의 병렬하는 트렌치를 형성하는 공정과,
상기 복수의 병렬하는 트렌치에 제1의 절연막을 내장하는 공정과,
상기 메모리 트랜지스터부 및 상기 셀렉트 트랜지스터부가 되는 영역에 있어서의 상기 제1의 절연막을 제거하여 STI 오목부 및 핀형의 상기 단결정 반도체 박막을 형성하는 공정과,
상기 셀렉트 트랜지스터부를 형성하는 영역에 있어서, 상기 단결정 반도체 박막 상에 셀렉트 게이트 산화막을 통하여 하방 셀렉트 게이트를 형성하는 공정과,
상기 하방 셀렉트 게이트의 위에 제2의 절연막을 통하여 상방 셀렉트 게이트를 형성하는 공정과,
상기 메모리 트랜지스터부 형성 영역에 있어서, 상기 반도체 기판 상에 게이트 산화막을 형성하는 공정과,
상기 게이트 산화막의 일부에 터널 절연막을 형성하는 공정과,
상기 게이트 산화막 상에 플로팅 게이트를 형성하는 공정과,
상기 플로팅 게이트 상에 제3의 절연막을 통하여 컨트롤 게이트를 형성하는 공정과,
상기 상방 셀렉트 게이트와 상기 컨트롤 게이트를 마스크로 하여 제2 도전형의 고농도 불순물 영역을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법. - 청구항 14에 있어서,
상기 단결정 반도체 박막 상에 상기 셀렉트 게이트 산화막을 통하여 상기 하방 셀렉트 게이트를 형성하는 공정과 상기 게이트 산화막 상에 상기 플로팅 게이트를 형성하는 공정이 동시에 행해지고, 상기 하방 셀렉트 게이트의 위에 상기 제2의 절연막을 통하여 상방 셀렉트 게이트를 형성하는 공정과 상기 플로팅 게이트 상에 상기 제3의 절연막을 통하여 컨트롤 게이트를 형성하는 공정이 동시에 행해지는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법. - 청구항 15에 있어서,
상기 단결정 반도체 박막 상에 상기 셀렉트 게이트 산화막을 통하여 상기 하방 셀렉트 게이트를 형성하는 공정과 상기 게이트 산화막 상에 상기 플로팅 게이트를 형성하는 공정이 동시에 행해지고, 상기 하방 셀렉트 게이트의 위에 상기 제2의 절연막을 통하여 상방 셀렉트 게이트를 형성하는 공정과 상기 플로팅 게이트 상에 상기 제3의 절연막을 통하여 컨트롤 게이트를 형성하는 공정이 동시에 행해지는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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