JP2010283110A - 半導体装置 - Google Patents
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Abstract
【課題】第1導電型の半導体層とトンネルウィンドウが対向する第2導電型の不純物拡散領域との高い接合耐圧を得ることができる、半導体装置を提供する。
【解決手段】各メモリセルにおいて、半導体基板2の表層部には、N型の第1不純物拡散領域3が形成されている。また、半導体基板2の表層部には、第1不純物拡散領域3に対して所定方向の一方側に、第1不純物拡散領域3と間隔を空けて、N型の第2不純物拡散領域4が形成されている。半導体基板2上には、第1絶縁膜6が形成されている。第1絶縁膜6には、第1厚膜部8が形成されており、第2不純物拡散領域4の全周縁は、第1厚膜部8の直下に位置している。
【選択図】図2
【解決手段】各メモリセルにおいて、半導体基板2の表層部には、N型の第1不純物拡散領域3が形成されている。また、半導体基板2の表層部には、第1不純物拡散領域3に対して所定方向の一方側に、第1不純物拡散領域3と間隔を空けて、N型の第2不純物拡散領域4が形成されている。半導体基板2上には、第1絶縁膜6が形成されている。第1絶縁膜6には、第1厚膜部8が形成されており、第2不純物拡散領域4の全周縁は、第1厚膜部8の直下に位置している。
【選択図】図2
Description
本発明は、フローティングゲートを備える半導体装置に関する。
フローティングゲートを備える不揮発性メモリの代表的なものとして、EEPROM(Electrically Erasable Programmable Read Only Memory)が知られている。
図8は、従来のEEPROMのメモリセルの模式的な断面図である。図8では、各部に対するハッチングの付与が省略されている。
EEPROM101は、P型のシリコン基板102上に、複数のメモリセルを備えている。
図8は、従来のEEPROMのメモリセルの模式的な断面図である。図8では、各部に対するハッチングの付与が省略されている。
EEPROM101は、P型のシリコン基板102上に、複数のメモリセルを備えている。
各メモリセルにおいて、シリコン基板102の表層部には、N型のソース領域103およびドレイン領域104がそれらの間に間隔を空けて形成されている。
シリコン基板102上には、ゲート酸化膜105がソース領域103とドレイン領域104とに跨るように形成されている。ドレイン領域104上において、ゲート酸化膜105が部分的に除去されており、その除去された部分には、ゲート酸化膜105よりも小さい厚さを有するトンネルウィンドウ(トンネル酸化膜)106がゲート酸化膜105と一体的に形成されている。
シリコン基板102上には、ゲート酸化膜105がソース領域103とドレイン領域104とに跨るように形成されている。ドレイン領域104上において、ゲート酸化膜105が部分的に除去されており、その除去された部分には、ゲート酸化膜105よりも小さい厚さを有するトンネルウィンドウ(トンネル酸化膜)106がゲート酸化膜105と一体的に形成されている。
ゲート酸化膜105上には、フローティングゲート107が積層されている。
フローティングゲート107上には、ゲート間絶縁膜108が積層されている。
ゲート間絶縁膜108上には、コントロールゲート109が積層されている。
メモリセルに対するデータの書き込み時には、ソース領域103の電位Vsおよびドレイン領域104の電位Vdが0Vとされる。そして、コントロールゲート109に、正のプログラム電圧が印加される。これにより、ドレイン領域104とコントロールゲート109との間に高電界が形成される。この高電界により、電子がドレイン領域104からトンネルウィンドウ106をFN(Fowler-Nordheim)トンネルしてフローティングゲート107に注入され、データの書き込みが達成される。
フローティングゲート107上には、ゲート間絶縁膜108が積層されている。
ゲート間絶縁膜108上には、コントロールゲート109が積層されている。
メモリセルに対するデータの書き込み時には、ソース領域103の電位Vsおよびドレイン領域104の電位Vdが0Vとされる。そして、コントロールゲート109に、正のプログラム電圧が印加される。これにより、ドレイン領域104とコントロールゲート109との間に高電界が形成される。この高電界により、電子がドレイン領域104からトンネルウィンドウ106をFN(Fowler-Nordheim)トンネルしてフローティングゲート107に注入され、データの書き込みが達成される。
メモリセルに対するデータの消去時には、ソース領域103がオープン状態とされ、コントロールゲート17の電位Vcgが0Vとされる。そして、ドレイン領域104に正のプログラム電圧が印加される。これにより、ドレイン領域104とフローティングゲート107との間に高電界が形成される。この高電界により、フローティングゲート107からドレイン領域104に電子が引き抜かれ、データの消去が達成される。
フローティングゲート107に電子が蓄積されている状態と蓄積されていない状態とでは、ソース領域103とドレイン領域104との間を導通させる閾値電圧(ソース領域103とドレイン領域104との間を導通させるためにコントロールゲート109に印加されるべき電圧)が異なる。すなわち、閾値電圧は、フローティングゲート107に電子が蓄積されている状態では、相対的に高い電圧Vth(1)をとり、フローティングゲート107に電子が蓄積されていない状態では、相対的に低い電圧Vth(0)をとる。したがって、その閾値電圧の相違に基づいて、メモリセルにデータが書き込まれているか否かを判別することができる。
トンネルウィンドウ106は、電子が良好にトンネルするように、通常、10nmよりも小さい厚さに形成される。ところが、製造コストを削減するために、他のトランジスタのゲート絶縁膜とトンネルウィンドウ106とを同一の工程で形成することが要求される場合があり、この場合、トンネルウィンドウ106の厚さが通常よりも大きくなることがある。また、高温環境下でのメモリ保持特性を確保するために、トンネルウィンドウ106が通常よりも厚く形成される場合がある。
これらの場合、フローティングゲート107に対する電子の良好な注入および引き抜きを確保するために、プログラム電圧を通常よりも大きくしなければならない。プログラム電圧を大きくすると、図9に示すように、シリコン基板102の表層部とドレイン領域104の表層部との境界付近Aなどで等電位線が密になる。そのため、シリコン基板102とドレイン領域104との接合耐圧を通常よりも上げなければならない。
たとえば、ドレイン領域104の不純物濃度を下げるとともに、ドレイン領域104の深さを大きくすることにより、シリコン基板102とドレイン領域104との接合耐圧を上げることができる。しかしながら、この手法では、ドレイン領域104の形成のために、不純物を通常よりもシリコン基板102の深くまで拡散させなければならず、高温かつ長時間の熱処理が必要となる。また、ドレイン領域104の深さが大きくなることにより、EEPROM101のサイズの増大を招いてしまう。さらに、ドレイン領域104の不純物濃度を下げることは、フローティングゲート107に対する電子(キャリア)の注入効率を下げることになり、EEPROM101のプログラム性能を大きく阻害するおそれがある。
本発明の目的は、そのような問題を生じることなく、半導体層とトンネルウィンドウが対向する不純物拡散領域(第2不純物拡散領域)との高い接合耐圧を得ることができる、半導体装置を提供することである。
前記の目的を達成するための請求項1記載の半導体装置は、第1導電型の半導体層と、前記半導体層の表層部に形成された第2導電型の第1不純物拡散領域と、前記半導体層の表層部に前記第1不純物拡散領域と間隔を空けて形成された第2導電型の第2不純物拡散領域と、前記半導体層上に形成された第1絶縁膜と、前記第1絶縁膜上に形成され、前記第1不純物拡散領域と前記第2不純物拡散領域との間のチャネル領域および前記第2不純物拡散領域の一部に対向するフローティングゲートとを備えている。そして、前記第1絶縁膜は、前記第2不純物拡散領域の表面上に形成されたトンネルウィンドウと、平面視で前記第2不純物拡散領域の全周縁を覆い隠し、前記半導体層の表面よりも前記半導体層の基層側に位置する部分を有する厚膜部と、前記チャネル領域の表面上に形成され、前記チャネル領域を被覆し、前記厚膜部に連続するチャネル被覆部とを有している。
この半導体装置では、第2不純物拡散領域とフローティングゲートとの間に高電界が形成されることにより、トンネルウィンドウを介して、第2不純物拡散領域からフローティングゲートにキャリアが注入され、また、フローティングゲートから第2不純物拡散領域にキャリアが引き抜かれる。
第1絶縁膜には、厚膜部が形成されており、第2不純物拡散領域の全周縁は、厚膜部の直下に位置している。従来の半導体装置では、図8に示すように、第2不純物拡散領域に相当するドレイン領域104の全周縁上に位置するゲート酸化膜105は、シリコン基板102の表面上に形成され、シリコン基板102の表面よりもその基層側に位置する部分を有していない。これに対し、厚膜部は、半導体層の表面よりもその基層側に位置する部分を有している。そのため、厚膜部の厚さは、ゲート酸化膜105の厚さと比較して、少なくとも半導体層の表面よりもその基層側に位置する部分の厚さ分は大きい。これにより、第2不純物拡散領域とフローティングゲートおよび半導体層(ウェル領域)との間に高電界が形成されるときに、第2不純物拡散領域とチャネル領域との境界付近やフローティングゲートの端部付近において、電界の密度を小さくすることができる(等電位線の間隔を広げることができる)。その結果、半導体層と第2不純物拡散領域との高い接合耐圧を得ることができる。
第1絶縁膜には、厚膜部が形成されており、第2不純物拡散領域の全周縁は、厚膜部の直下に位置している。従来の半導体装置では、図8に示すように、第2不純物拡散領域に相当するドレイン領域104の全周縁上に位置するゲート酸化膜105は、シリコン基板102の表面上に形成され、シリコン基板102の表面よりもその基層側に位置する部分を有していない。これに対し、厚膜部は、半導体層の表面よりもその基層側に位置する部分を有している。そのため、厚膜部の厚さは、ゲート酸化膜105の厚さと比較して、少なくとも半導体層の表面よりもその基層側に位置する部分の厚さ分は大きい。これにより、第2不純物拡散領域とフローティングゲートおよび半導体層(ウェル領域)との間に高電界が形成されるときに、第2不純物拡散領域とチャネル領域との境界付近やフローティングゲートの端部付近において、電界の密度を小さくすることができる(等電位線の間隔を広げることができる)。その結果、半導体層と第2不純物拡散領域との高い接合耐圧を得ることができる。
第2不純物拡散領域の不純物濃度および深さが従来の半導体装置のドレイン領域の不純物濃度および深さと同じであっても、半導体層と第2不純物拡散領域との高い接合耐圧を得ることができるので、その高い接合耐圧を得るために、第2不純物拡散領域の不純物濃度および深さの調整が不要である。よって、それらの調整により生じる種々の問題を回避することができる。
請求項2に記載のように、前記チャネル被覆部の厚さは、前記トンネルウィンドウの厚さよりも大きく、前記厚膜部の厚さよりも小さいことが好ましい。
チャネル被覆部の厚さがトンネルウィンドウの厚さよりも大きいことにより、フローティングゲートから半導体層への不所望なキャリア抜けを防止することができる。また、チャネル被覆部の厚さが厚膜部の厚さよりも小さいことにより、チャネル領域にチャネルを形成するための閾値電圧が過大となるのを防止することができる。
チャネル被覆部の厚さがトンネルウィンドウの厚さよりも大きいことにより、フローティングゲートから半導体層への不所望なキャリア抜けを防止することができる。また、チャネル被覆部の厚さが厚膜部の厚さよりも小さいことにより、チャネル領域にチャネルを形成するための閾値電圧が過大となるのを防止することができる。
請求項3に記載のように、前記厚膜部は、LOCOS(Local Oxidation of Silicon)法により形成され、前記半導体層の表面上に隆起した部分を有していてもよい。
また、請求項4に記載のように、前記厚膜部は、前記半導体層をその表面から掘り下げて形成された溝に埋設されており、平坦な表面を有していてもよい。
請求項5に記載のように、前記半導体装置は、前記フローティングゲート上に形成された第2絶縁膜と、前記第2絶縁膜上に形成されたコントロールゲートとをさらに備えていてもよい。
また、請求項4に記載のように、前記厚膜部は、前記半導体層をその表面から掘り下げて形成された溝に埋設されており、平坦な表面を有していてもよい。
請求項5に記載のように、前記半導体装置は、前記フローティングゲート上に形成された第2絶縁膜と、前記第2絶縁膜上に形成されたコントロールゲートとをさらに備えていてもよい。
また、請求項6に記載のように、前記半導体装置は、前記半導体層の表層部に前記第1不純物拡散領域および前記第2不純物拡散領域と電気的に分離して形成され、第2導電型の不純物がドープされた不純物ドープ領域をさらに含み、前記フローティングゲートは、前記不純物ドープ領域の一部と対向していてもよい。
請求項7に記載の半導体装置は、第1導電型の半導体層と、前記半導体層の表層部に形成された第2導電型の第1不純物拡散領域と、前記半導体層の表層部に前記第1不純物拡散領域と間隔を空けて形成された第2導電型の第2不純物拡散領域と、前記半導体層上に形成された第1絶縁膜と、前記第1絶縁膜上に形成され、前記第2不純物拡散領域の一部および前記第1不純物拡散領域と前記第2不純物拡散領域との間のチャネル領域に対向するフローティングゲートとを備えている。そして、前記第1絶縁膜は、前記第2不純物拡散領域の表面上に形成されたトンネルウィンドウと、平面視で前記第2不純物拡散領域と前記チャネル領域との境界を覆い隠し、前記半導体層の表面よりも前記半導体層の基層側に位置する部分を有する厚膜部と、前記チャネル領域の表面上に形成され、前記チャネル領域を被覆し、前記厚膜部に連続するチャネル被覆部とを有している。
請求項7に記載の半導体装置は、第1導電型の半導体層と、前記半導体層の表層部に形成された第2導電型の第1不純物拡散領域と、前記半導体層の表層部に前記第1不純物拡散領域と間隔を空けて形成された第2導電型の第2不純物拡散領域と、前記半導体層上に形成された第1絶縁膜と、前記第1絶縁膜上に形成され、前記第2不純物拡散領域の一部および前記第1不純物拡散領域と前記第2不純物拡散領域との間のチャネル領域に対向するフローティングゲートとを備えている。そして、前記第1絶縁膜は、前記第2不純物拡散領域の表面上に形成されたトンネルウィンドウと、平面視で前記第2不純物拡散領域と前記チャネル領域との境界を覆い隠し、前記半導体層の表面よりも前記半導体層の基層側に位置する部分を有する厚膜部と、前記チャネル領域の表面上に形成され、前記チャネル領域を被覆し、前記厚膜部に連続するチャネル被覆部とを有している。
この半導体装置では、第2不純物拡散領域とフローティングゲートとの間に高電界が形成されることにより、トンネルウィンドウを介して、第2不純物拡散領域からフローティングゲートにキャリアが注入され、また、フローティングゲートから第2不純物拡散領域にキャリアが引き抜かれる。
第1絶縁膜には、厚膜部が形成されており、第2不純物拡散領域とチャネル領域との境界は、厚膜部の直下に位置している。
第1絶縁膜には、厚膜部が形成されており、第2不純物拡散領域とチャネル領域との境界は、厚膜部の直下に位置している。
厚膜部は、半導体層の表面よりもその基層側に位置する部分を有している。そのため、厚膜部の厚さは、図8に示すゲート酸化膜105の厚さと比較して、半導体層の表面よりもその基層側に位置する部分の厚さ分だけ大きい。これにより、第2不純物拡散領域とフローティングゲートとの間に高電界が形成されるときに、第2不純物拡散領域とチャネル領域との境界付近における電界の密度を小さくすることができる(等電位線の間隔を広げることができる)。その結果、半導体層と第2不純物拡散領域との高い接合耐圧を得ることができる。
第2不純物拡散領域の不純物濃度および深さが従来の半導体装置のドレイン領域の不純物濃度および深さと同じであっても、半導体層と第2不純物拡散領域との高い接合耐圧を得ることができるので、その高い接合耐圧を得るために、第2不純物拡散領域の不純物濃度および深さの調整が不要である。よって、それらの調整により生じる種々の問題を回避することができる。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の第1実施形態に係るEEPROMの模式的な平面図である。図2は、図1に示すEEPROMの切断線II−IIにおける模式的な断面図である。図1では、各部に対するハッチングの付与が省略されている。
EEPROM1は、半導体基板2を備えている。半導体基板2は、たとえば、シリコン(Si)からなる。半導体基板2の表層部には、P型のウェル領域が選択的に形成されている。
図1は、本発明の第1実施形態に係るEEPROMの模式的な平面図である。図2は、図1に示すEEPROMの切断線II−IIにおける模式的な断面図である。図1では、各部に対するハッチングの付与が省略されている。
EEPROM1は、半導体基板2を備えている。半導体基板2は、たとえば、シリコン(Si)からなる。半導体基板2の表層部には、P型のウェル領域が選択的に形成されている。
ウェル領域には、複数のメモリセルが形成されている。複数のメモリセルは、たとえば、マトリクス状に配置されている。図1,2には、1つのメモリセルが示されている。
各メモリセルにおいて、半導体基板2(ウェル領域)の表層部には、N型の第1不純物拡散領域3が形成されている。また、半導体基板2の表層部には、第1不純物拡散領域3に対して所定方向の一方側に、第1不純物拡散領域3と間隔を空けて、N型の第2不純物拡散領域4が形成されている。さらに、半導体基板2の表層部には、第2不純物拡散領域4に対して所定方向の一方側(第1不純物拡散領域3と反対側)に、第2不純物拡散領域4と間隔を空けて、N型の第3不純物拡散領域5が形成されている。
各メモリセルにおいて、半導体基板2(ウェル領域)の表層部には、N型の第1不純物拡散領域3が形成されている。また、半導体基板2の表層部には、第1不純物拡散領域3に対して所定方向の一方側に、第1不純物拡散領域3と間隔を空けて、N型の第2不純物拡散領域4が形成されている。さらに、半導体基板2の表層部には、第2不純物拡散領域4に対して所定方向の一方側(第1不純物拡散領域3と反対側)に、第2不純物拡散領域4と間隔を空けて、N型の第3不純物拡散領域5が形成されている。
半導体基板2上には、第1絶縁膜6が形成されている。第1絶縁膜6は、酸化シリコン(SiO2)からなる。第1絶縁膜6は、トンネルウィンドウ7、第1厚膜部8、連続部9、第1チャネル被覆部10、第2チャネル被覆部11および第2厚膜部12を有している。
トンネルウィンドウ7は、第2不純物拡散領域4の表面上に形成されている。トンネルウィンドウ7は、たとえば、ウェル領域外に形成されるMOSFET(Metal Oxide Semiconductor Field Effect Transistor)のゲート絶縁膜(図示せず)と同時に形成され、そのゲート絶縁膜と同じ厚さを有している。この実施形態では、トンネルウィンドウ7は、13nmのほぼ均一な厚さを有している。
トンネルウィンドウ7は、第2不純物拡散領域4の表面上に形成されている。トンネルウィンドウ7は、たとえば、ウェル領域外に形成されるMOSFET(Metal Oxide Semiconductor Field Effect Transistor)のゲート絶縁膜(図示せず)と同時に形成され、そのゲート絶縁膜と同じ厚さを有している。この実施形態では、トンネルウィンドウ7は、13nmのほぼ均一な厚さを有している。
第1厚膜部8は、トンネルウィンドウ7と微小な間隔を空けて形成され、平面視で第2不純物拡散領域4の全周縁を覆い隠している。これにより、第2不純物拡散領域4の全周縁は、第1厚膜部8の直下に位置している。また、第1厚膜部8は、LOCOS法により形成され、半導体基板2の表面よりもその基層側に位置する部分81と、半導体基板2の表面上に隆起した部分82とを有している。この実施形態では、第1厚膜部8の厚さは、その厚さが最大となる部分で400nm程度である。
連続部9は、トンネルウィンドウ7と第1厚膜部8との間において、第2不純物拡散領域4の表面上に平面視矩形状に形成され、トンネルウィンドウ7および第1厚膜部8に連続している。連続部9の厚さは、トンネルウィンドウ7の厚さよりも大きく、第1厚膜部8の厚さよりも小さい。この実施形態では、連続部9は、44nmのほぼ均一な厚さを有している。また、EEPROM1が形成されている領域とは異なる領域には、比較的高耐圧のMOSFET(図示せず)が形成されており、連続部9は、EEPROM1のために形成されるものではなく、そのMOSFETを形成する際に形成されるものである。
第1チャネル被覆部10は、第1不純物拡散領域3と第2不純物拡散領域4との間のチャネル領域13の表面上に平面視矩形状に形成され、チャネル領域13を被覆し、第1厚膜部8に連続している。第1チャネル被覆部10は、連続部9と同時に形成され、連続部9と同じ厚さを有している。
第2チャネル被覆部11は、第2不純物拡散領域4と第3不純物拡散領域5との間のチャネル領域14の表面上に平面視矩形状に形成され、チャネル領域14を被覆し、第1厚膜部8に連続している。第2チャネル被覆部11は、連続部9および第1チャネル被覆部10と同時に形成され、連続部9および第1チャネル被覆部10と同じ厚さを有している。
第2チャネル被覆部11は、第2不純物拡散領域4と第3不純物拡散領域5との間のチャネル領域14の表面上に平面視矩形状に形成され、チャネル領域14を被覆し、第1厚膜部8に連続している。第2チャネル被覆部11は、連続部9および第1チャネル被覆部10と同時に形成され、連続部9および第1チャネル被覆部10と同じ厚さを有している。
そして、第1絶縁膜6において、トンネルウィンドウ7、第1厚膜部8、連続部9、第1チャネル被覆部10および第2チャネル被覆部11以外の部分は、第2厚膜部12となっている。第2厚膜部12は、LOCOS法により、第1厚膜部8と同時に形成され、第1厚膜部8と一体をなしている。第3不純物拡散領域5の全周縁は、第2厚膜部12の直下に位置している。
なお、図1において、トンネルウィンドウ7、第1厚膜部8および第2厚膜部12以外の部分、つまり連続部9、第1チャネル被覆部10、第2チャネル被覆部11および第1絶縁膜6が形成されていない部分が破線で示されている。
第1絶縁膜6上には、第2不純物拡散領域4の一部およびチャネル領域13と対向する領域に、フローティングゲート15が形成されている。フローティングゲート15は、たとえば、ドープトポリシリコン(不純物がドーピングされたポリシリコン)からなる。
第1絶縁膜6上には、第2不純物拡散領域4の一部およびチャネル領域13と対向する領域に、フローティングゲート15が形成されている。フローティングゲート15は、たとえば、ドープトポリシリコン(不純物がドーピングされたポリシリコン)からなる。
フローティングゲート15上には、第2絶縁膜16が形成されている。第2絶縁膜16は、たとえば、窒化シリコン膜を1対の酸化シリコン膜で挟み込んだONO(酸化膜−窒化膜−酸化膜)構造を有している。
第2絶縁膜16上には、コントロールゲート17が形成されている。コントロールゲート17は、たとえば、ドープトポリシリコンからなる。
第2絶縁膜16上には、コントロールゲート17が形成されている。コントロールゲート17は、たとえば、ドープトポリシリコンからなる。
これにより、各メモリセルは、第1不純物拡散領域3、第2不純物拡散領域4、トンネルウィンドウ7、第1厚膜部8、連続部9、第1チャネル被覆部10、フローティングゲート15、第2絶縁膜16およびコントロールゲート17からなるメモリトランジスタ18を備えている。メモリトランジスタ18において、第1不純物拡散領域3および第2不純物拡散領域4は、それぞれソース領域およびドレイン領域として機能する。
また、第1絶縁膜6上には、チャネル領域14と対向する領域に、セレクトゲート19が形成されている。具体的には、セレクトゲート19は、第1厚膜部8と第2厚膜部12とに跨り、第2チャネル被覆部11の全域を被覆するように形成されている。セレクトゲート19は、たとえば、ポリシリコンからなる。
これにより、各メモリセルは、第2不純物拡散領域4、第3不純物拡散領域5、第2チャネル被覆部11およびセレクトゲート19からなるセレクトトランジスタ20を備えている。セレクトトランジスタ20において、第2不純物拡散領域4および第3不純物拡散領域5は、それぞれソース領域およびドレイン領域として機能する。
これにより、各メモリセルは、第2不純物拡散領域4、第3不純物拡散領域5、第2チャネル被覆部11およびセレクトゲート19からなるセレクトトランジスタ20を備えている。セレクトトランジスタ20において、第2不純物拡散領域4および第3不純物拡散領域5は、それぞれソース領域およびドレイン領域として機能する。
また、半導体基板2上には、その全域に、図示しない層間絶縁膜が形成されている。図2に示すように、第1不純物拡散領域3および第3不純物拡散領域5上において、層間絶縁膜には、それぞれコンタクトプラグ21,22が厚さ方向に貫通して埋設されている。第1不純物拡散領域3および第3不純物拡散領域5には、それぞれコンタクトプラグ21,22を介して、層間絶縁膜上に形成される配線(図示せず)が電気的に接続されている。
メモリトランジスタ18に対するデータの書き込み時には、メモリトランジスタ18のソース領域(第1不純物拡散領域3)の電位Vsおよびセレクトトランジスタ20のドレイン領域(第3不純物拡散領域5)の電位Vdが接地電位(0V)とされる。また、メモリトランジスタ18のコントロールゲート17およびセレクトトランジスタ20のセレクトゲート19に、正のプログラム電圧が印加される。これにより、セレクトトランジスタ20がオンになり、メモリトランジスタ18のドレイン領域(第2不純物拡散領域4)とコントロールゲート17との間に高電界が形成される。この高電界が形成されると、電子が第2不純物拡散領域4からトンネルウィンドウ7をFNトンネルしてフローティングゲート15に注入され、データの書き込みが達成される。
メモリトランジスタ18に対するデータの消去時には、メモリトランジスタ18のソース領域がオープン状態とされ、コントロールゲート17の電位Vcgが接地電位(0V)とされる。また、セレクトトランジスタ20のセレクトゲート19およびドレイン領域(第3不純物拡散領域5)に、正のプログラム電圧が印加される。これにより、セレクトトランジスタ20がオンになり、メモリトランジスタ18のドレイン領域(第2不純物拡散領域4)に高電圧が印加され、フローティングゲート15と第2不純物拡散領域4との間に高電界が形成される。この高電界が形成されると、フローティングゲート15から第2不純物拡散領域4に電子が引き抜かれ、データの消去が達成される。
フローティングゲート15に電子が蓄積されている状態と蓄積されていない状態とでは、メモリトランジスタ18のソース領域とドレイン領域との間を導通させる閾値電圧(ソース領域とドレイン領域との間を導通させるためにコントロールゲート17に印加されるべき電圧)が異なる。すなわち、閾値電圧は、フローティングゲート15に電子が蓄積されている状態では、相対的に高い電圧Vth(1)をとり、フローティングゲート15に電子が蓄積されていない状態では、相対的に低い電圧Vth(0)をとる。
メモリトランジスタ18からのデータの読み出し時には、セレクトトランジスタ20のセレクトゲート19の電位Vsgおよびドレイン領域(第3不純物拡散領域5)の電位Vdがそれぞれ所定電位に制御されて、セレクトトランジスタ20がオンにされる。そして、メモリトランジスタ18のソース領域(第1不純物拡散領域3)の電位Vsが接地電位とされ、コントロールゲート17に、電圧Vth(1)と電圧Vth(0)との中間値のセンス電圧が印加される。センス電圧の印加により、メモリトランジスタ18のソース領域とドレイン領域との間に電流が流れれば、論理信号「1」を得ることができる。一方、センス電圧の印加により、メモリトランジスタ18のソース領域とドレイン領域との間に電流が流れなければ、論理信号「0」を得ることができる。
図3A〜3Dは、図2に示す第1絶縁膜の各製造工程における模式的な断面図である。
第1絶縁膜6の形成に先立ち、図3Aに示すように、イオン注入法により、半導体基板2(ウェル領域)の表層部に、N型不純物(たとえば、ヒ素(As))が選択的に注入される。そして、アニール処理が行われることにより、半導体基板2の表層部に、第1不純物拡散領域3、第2不純物拡散領域4および第3不純物拡散領域5が形成される。
第1絶縁膜6の形成に先立ち、図3Aに示すように、イオン注入法により、半導体基板2(ウェル領域)の表層部に、N型不純物(たとえば、ヒ素(As))が選択的に注入される。そして、アニール処理が行われることにより、半導体基板2の表層部に、第1不純物拡散領域3、第2不純物拡散領域4および第3不純物拡散領域5が形成される。
その後、図3Bに示すように、まず、LOCOS法により、半導体基板2の表面に、第1厚膜部8および第2厚膜部12が形成される。この工程で、第1厚膜部8および第2厚膜部12は、その厚さが最大となる部分で400nmの厚さにまで成長する。
次に、図3Cに示すように、熱酸化法により、半導体基板2の表面上に、連続部9、第1チャネル被覆部10および第2チャネル被覆部11が形成される。この工程で、連続部9、第1チャネル被覆部10および第2チャネル被覆部11は、37nmの厚さにまで成長する。
次に、図3Cに示すように、熱酸化法により、半導体基板2の表面上に、連続部9、第1チャネル被覆部10および第2チャネル被覆部11が形成される。この工程で、連続部9、第1チャネル被覆部10および第2チャネル被覆部11は、37nmの厚さにまで成長する。
その後、フォトリソグラフィおよびエッチングにより、トンネルウィンドウ7を形成すべき部分から連続部9が選択的に除去される。そして、図3Dに示すように、連続部9の選択的な除去により露出した半導体基板2の表面上に、熱酸化法により、トンネルウィンドウ7がウェル領域外に形成されるMOSFETのゲート絶縁膜(図示せず)とともに形成される。トンネルウィンドウ7の形成は、トンネルウィンドウ7の厚さが13nmに達するまで続けられる。この工程で、連続部9、第1チャネル被覆部10および第2チャネル被覆部11は、44nmの厚さにまで成長する。
以上のように、第1絶縁膜6には、第1厚膜部8が形成されており、第2不純物拡散領域4の全周縁は、第1厚膜部8の直下に位置している。
図8に示すように、従来のEEPROM101では、第2不純物拡散領域に相当するドレイン領域104の全周縁上に位置するゲート酸化膜105は、シリコン基板102の表面上に形成され、シリコン基板102の表面よりもその基層側に位置する部分を有していない。そのため、ドレイン領域104とフローティングゲート107およびシリコン基板102との間に高電界が形成されるときに、図9に示すように、シリコン基板102の表層部とドレイン領域104の表層部との境界付近Aなどで等電位線が密になる。
図8に示すように、従来のEEPROM101では、第2不純物拡散領域に相当するドレイン領域104の全周縁上に位置するゲート酸化膜105は、シリコン基板102の表面上に形成され、シリコン基板102の表面よりもその基層側に位置する部分を有していない。そのため、ドレイン領域104とフローティングゲート107およびシリコン基板102との間に高電界が形成されるときに、図9に示すように、シリコン基板102の表層部とドレイン領域104の表層部との境界付近Aなどで等電位線が密になる。
これに対し、第1厚膜部8は、半導体基板2の表面よりもその基層側に位置する部分81を有している。そのため、第1厚膜部8の厚さは、ゲート酸化膜105の厚さと比較して、少なくとも半導体基板2の表面よりもその基層側に位置する部分の厚さ分は大きい。これにより、図4に示すように、第2不純物拡散領域4とチャネル領域14との境界付近Aやフローティングゲート15の端部付近Bにおいて、プログラム電圧の印加時(データの消去時)に形成される電界の密度を小さくすることができる(等電位線の間隔を広げることができる)。その結果、半導体基板2(ウェル領域)と第2不純物拡散領域4との高い接合耐圧を得ることができる。
第2不純物拡散領域4の不純物濃度および深さが従来のEEPROM101のドレイン領域104の不純物濃度および深さと同じであっても、半導体基板2と第2不純物拡散領域4との高い接合耐圧を得ることができるので、その高い接合耐圧を得るために、第2不純物拡散領域4の不純物濃度および深さの調整が不要である。よって、それらの調整により生じる種々の問題を回避することができる。
また。第1チャネル被覆部10の厚さは、トンネルウィンドウ7の厚さよりも大きく、第1厚膜部8の厚さよりも小さい。第1チャネル被覆部10の厚さがトンネルウィンドウ7の厚さよりも大きいことにより、フローティングゲート15から半導体基板2への不所望なキャリア抜けを防止することができる。また、第1チャネル被覆部10の厚さが第1厚膜部8の厚さよりも小さいことにより、チャネル領域14にチャネルを形成するための閾値電圧(メモリトランジスタ18の閾値電圧)が過大となるのを防止することができる。
なお、この実施形態では、第1厚膜部8が平面視で第2不純物拡散領域4の全周縁上を覆い隠すように形成されているとしたが、第1厚膜部8が平面視で第2不純物拡散領域4とチャネル領域14との境界を少なくとも覆い隠すように形成されていれば、半導体基板2と第2不純物拡散領域4との高い接合耐圧を得ることができる。
図5は、本発明の第2実施形態に係るEEPROMの模式的な平面図である。図6は、図5に示すEEPROMの切断線VI−VIにおける模式的な断面図である。図6では、各部に対するハッチングの付与が省略されている。
図5は、本発明の第2実施形態に係るEEPROMの模式的な平面図である。図6は、図5に示すEEPROMの切断線VI−VIにおける模式的な断面図である。図6では、各部に対するハッチングの付与が省略されている。
図5,6において、それぞれ図1,2に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図5,6に示す構造について、図1,2に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。
図5,6に示すEEPROM51は、図1に示す第2絶縁膜16およびコントロールゲート17を備えていない。
図5,6に示すEEPROM51は、図1に示す第2絶縁膜16およびコントロールゲート17を備えていない。
EEPROM51では、各メモリセルにおいて、コントロールゲート17の代わりに、半導体基板2(ウェル領域)の表層部には、第1不純物拡散領域3に対して第2不純物拡散領域4と反対側に、N型の不純物ドープ領域52が形成されている。EEPROM51では、不純物ドープ領域52がコントロールゲートの役割を果たす。不純物ドープ領域52の周縁は、第1厚膜部8および第2厚膜部12と同時に形成されるフィールド酸化膜53の下方に位置し、第1不純物拡散領域3、第2不純物拡散領域4および第3不純物拡散領域5と電気的に分離されている。不純物ドープ領域52は、イオン注入法により、半導体基板2の表面におけるフィールド酸化膜53により取り囲まれる部分から半導体基板2の表層部に、N型不純物をドーピングすることにより形成される。
また、不純物ドープ領域52の一部上には、第2絶縁膜16の代わりに、第3絶縁膜54がフィールド酸化膜53に連続して形成されている。第3絶縁膜54は、たとえば、酸化シリコンからなる。
そして、フローティングゲート15は、第1不純物拡散領域3上を迂回して、第3絶縁膜54上に延びている。
そして、フローティングゲート15は、第1不純物拡散領域3上を迂回して、第3絶縁膜54上に延びている。
すなわち、EEPROM51のメモリセルは、いわゆるシングルポリ(シリコン)EEPROMセルである。
半導体基板2上の層間絶縁膜(図示せず)には、図5に示すように、不純物ドープ領域52上において、コンタクトプラグ55が厚さ方向に貫通して埋設されている。不純物ドープ領域52には、コンタクトプラグ55を介して、層間絶縁膜上に形成される配線(図示せず)が電気的に接続されている。
半導体基板2上の層間絶縁膜(図示せず)には、図5に示すように、不純物ドープ領域52上において、コンタクトプラグ55が厚さ方向に貫通して埋設されている。不純物ドープ領域52には、コンタクトプラグ55を介して、層間絶縁膜上に形成される配線(図示せず)が電気的に接続されている。
このEEPROM51においても、図1に示すEEPROM1と同様な作用効果を奏することができる。
図7は、本発明の第3実施形態に係るEEPROMの模式的な断面図である。
図7において、それぞれ図2に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図7に示す構造について、図2に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。
図7は、本発明の第3実施形態に係るEEPROMの模式的な断面図である。
図7において、それぞれ図2に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図7に示す構造について、図2に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。
図1に示すEEPROM1では、第1厚膜部8および第2厚膜部12がLOCOS法により形成されている。これに対し、図7に示すEEPROM71では、第1厚膜部8および第2厚膜部12は、半導体基板2の表面から比較的浅く掘り下がった溝(Shallow Trench)を酸化シリコンで埋め尽くすことにより形成されており、それぞれ平坦な表面を有している。
このEEPROM71においても、図1に示すEEPROM1と同様な作用効果を奏することができる。
以上、本発明の3つの実施形態を説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、本発明がEEPROMに適用された場合を取り上げたが、本発明は、フラッシュメモリおよびEPROM(Erasable Programmable Read On Memory)など、EEPROM以外のフローティングゲートを備える不揮発性メモリに適用することができる。
以上、本発明の3つの実施形態を説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、本発明がEEPROMに適用された場合を取り上げたが、本発明は、フラッシュメモリおよびEPROM(Erasable Programmable Read On Memory)など、EEPROM以外のフローティングゲートを備える不揮発性メモリに適用することができる。
また、EEPROM1,51,71において、各半導体部分の導電型(P型、N型)を反転した構造が採用されてもよい。
また、半導体基板2は、シリコンの単一層からなるものであってもよいし、シリコン基板上にシリコン層を積層(たとえば、エピタキシャル成長)させたものであってもよい。また、半導体基板2は、シリコン基板上に酸化シリコンからなるBOX(Buried Oxide)層およびシリコン層がこの順に積層された構造のSOI(Silicon On Insulator)基板であってもよい。さらにまた、半導体基板2は、シリコンカーバイド(SiC)などのシリコン以外の半導体材料からなるものであってもよい。
また、半導体基板2は、シリコンの単一層からなるものであってもよいし、シリコン基板上にシリコン層を積層(たとえば、エピタキシャル成長)させたものであってもよい。また、半導体基板2は、シリコン基板上に酸化シリコンからなるBOX(Buried Oxide)層およびシリコン層がこの順に積層された構造のSOI(Silicon On Insulator)基板であってもよい。さらにまた、半導体基板2は、シリコンカーバイド(SiC)などのシリコン以外の半導体材料からなるものであってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
1 EEPROM
2 半導体基板
3 第1不純物拡散領域
4 第2不純物拡散領域
6 第1絶縁膜
7 トンネルウィンドウ
8 第1厚膜部(厚膜部)
10 第1チャネル被覆部(チャネル被覆部)
13 チャネル領域
15 フローティングゲート
16 第2絶縁膜
17 コントロールゲート
51 EEPROM
52 不純物ドープ領域
71 EEPROM
81 部分
2 半導体基板
3 第1不純物拡散領域
4 第2不純物拡散領域
6 第1絶縁膜
7 トンネルウィンドウ
8 第1厚膜部(厚膜部)
10 第1チャネル被覆部(チャネル被覆部)
13 チャネル領域
15 フローティングゲート
16 第2絶縁膜
17 コントロールゲート
51 EEPROM
52 不純物ドープ領域
71 EEPROM
81 部分
Claims (7)
- 第1導電型の半導体層と、
前記半導体層の表層部に形成された第2導電型の第1不純物拡散領域と、
前記半導体層の表層部に前記第1不純物拡散領域と間隔を空けて形成された第2導電型の第2不純物拡散領域と、
前記半導体層上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成され、前記第1不純物拡散領域と前記第2不純物拡散領域との間のチャネル領域および前記第2不純物拡散領域の一部に対向するフローティングゲートとを含み、
前記第1絶縁膜は、
前記第2不純物拡散領域の表面上に形成されたトンネルウィンドウと、
平面視で前記第2不純物拡散領域の全周縁を覆い隠し、前記半導体層の表面よりも前記半導体層の基層側に位置する部分を有する厚膜部と、
前記チャネル領域の表面上に形成され、前記チャネル領域を被覆し、前記厚膜部に連続するチャネル被覆部とを有している、半導体装置。 - 前記チャネル被覆部の厚さは、前記トンネルウィンドウの厚さよりも大きく、前記厚膜部の厚さよりも小さい、請求項1に記載の半導体装置。
- 前記厚膜部は、LOCOS法により形成され、前記半導体層の表面上に隆起した部分を有している、請求項1または2に記載の半導体装置。
- 前記厚膜部は、前記半導体層をその表面から掘り下げて形成された溝に埋設されており、平坦な表面を有している、請求項1または2に記載の半導体装置。
- 前記フローティングゲート上に形成された第2絶縁膜と、
前記第2絶縁膜上に形成されたコントロールゲートとをさらに含む、請求項1〜4のいずれか一項に記載の半導体装置。 - 前記半導体層の表層部に前記第1不純物拡散領域および前記第2不純物拡散領域と電気的に分離して形成され、第2導電型の不純物がドープされた不純物ドープ領域をさらに含み、
前記フローティングゲートは、前記不純物ドープ領域の一部と対向している、請求項1〜4のいずれか一項に記載の半導体装置。 - 第1導電型の半導体層と、
前記半導体層の表層部に形成された第2導電型の第1不純物拡散領域と、
前記半導体層の表層部に前記第1不純物拡散領域と間隔を空けて形成された第2導電型の第2不純物拡散領域と、
前記半導体層上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成され、前記第2不純物拡散領域の一部および前記第1不純物拡散領域と前記第2不純物拡散領域との間のチャネル領域に対向するフローティングゲートとを含み、
前記第1絶縁膜は、
前記第2不純物拡散領域の表面上に形成されたトンネルウィンドウと、
平面視で前記第2不純物拡散領域と前記チャネル領域との境界を覆い隠し、前記半導体層の表面よりも前記半導体層の基層側に位置する部分を有する厚膜部と、
前記チャネル領域の表面上に形成され、前記チャネル領域を被覆し、前記厚膜部に連続するチャネル被覆部とを有している、半導体装置。
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