TW201633509A - 記憶元件及其製造方法 - Google Patents

Abstract

一種記憶元件。記憶元件包括基底、第一摻雜區、多數個複合結構、多數個字元線以及電荷儲存層。第一摻雜區位於基底表面。多數個複合結構位於第一摻雜區上。每一複合結構包括兩個半導體鰭狀結構以及介電層。每一半導體鰭狀結構包括第二摻雜區，位於每一半導體鰭狀結構的上部；以及基體區，位於第二摻雜區與第一摻雜區之間。介電層位於半導體鰭狀結構之間。多數個字元線位於基底上。每一字元線覆蓋每一複合結構的部分側壁與部分頂部。電荷儲存層位於複合結構與字元線之間。

Description

記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。

非揮發性記憶體（non-volatile memory）由於可進行多次資料的存入、讀取、抹除等操作，且具有當電源供應中斷時，所儲存的資料不會消失的優點。因此，非揮發性記憶體已成為許多電子產品中必須具備的記憶元件，以維持電器產品開機時的正常操作。

隨著半導體元件的尺寸日益縮減，傳統水平式記憶元件的短通道效應（short channel effect）日漸嚴重。此現象將導致記憶元件中第二位元效應（2nd bit effect）以及程式化干擾（program disturbance）的惡化。因此，為了改善上述現象，近年來發展出垂直式記憶元件（vertical memory device），使得在尺寸縮小的同時也可維持相同的通道長度，以避免短通道效應以及改善第二位元效應與程式化干擾。

然而，在習知的垂直式記憶元件中，雙閘極結構容易造成上述第二位元效應。因此，如何改善垂直式記憶元件的第二位元效應，並維持原有的操作效能，為當前所需研究的課題。

本發明提供一種記憶元件及其製造方法，可改善垂直式記憶元件的第二位元效應，並維持原有的操作效能。

本發明提供一種記憶元件，其包括基底、第一摻雜區、多數個複合結構、多數個字元線以及電荷儲存層。上述第一摻雜區位於基底表面。上述多數個複合結構位於第一摻雜區上。每一複合結構包括兩個半導體鰭狀結構以及介電層。每一半導體鰭狀結構包括第二摻雜區，位於每一半導體鰭狀結構的上部；以及基體區，位於第二摻雜區與第一摻雜區之間。上述介電層位於半導體鰭狀結構之間。上述多數個字元線位於基底上。每一字元線覆蓋每一複合結構的部分側壁與部分頂部。上述電荷儲存層位於複合結構與字元線之間。

在本發明的一實施例中，其中上述電荷儲存層位於每一半導體鰭狀結構的一側。

在本發明的一實施例中，上述第一摻雜區電性更延伸到每一半導體鰭狀結構。

在本發明的一實施例中，記憶元件更包括多數個第一接觸窗以及多數個第二接觸窗。上述多數個第一接觸窗位於基底的第一部分上。每一第一接觸窗電性連接所對應第二摻雜區。上述多數個第二接觸窗位於基底的第二部分上。每一第二接觸窗電性連接第一摻雜區。

在本發明的一實施例中，在上述基底的第一部分中具有溝渠以及第三接觸窗。溝渠沿著第二方向延伸且裸露出部分基體區。第三接觸窗位於溝渠中，且電性連接溝渠所裸露的部分基體區。

本發明提供一種記憶元件的製造方法，其包括以下步驟。提供基底。於基底上形成多數個複合結構。每一複合結構包括兩個半導體鰭狀結構與介電層。上述介電層位於半導體鰭狀結構之間。每一半導體鰭狀結構包括第二摻雜區以及基體區。於基底表面形成第一摻雜區。上述第一摻雜區連接每一半導體鰭狀結構。於基底上形成多數個字元線。每一字元線覆蓋每一複合結構的部分側壁與部分頂部。於複合結構與字元線之間形成電荷儲存層。

在本發明的一實施例中，其中形成上述複合結構的方法包括以下步驟。在基底上形成半導體鰭狀結構。在基底上形成介電層。移除部分介電層，以形成複合結構。

在本發明的一實施例中，其中移除部分上述介電層的方法包括以下步驟。形成圖案化的罩幕層，覆蓋部分介電層與部分半導體鰭狀結構。移除未被圖案化的罩幕層覆蓋的介電層。

在本發明的一實施例中，其中形成上述半導體鰭狀結構的方法包括以下步驟。在基底上形成摻雜層。圖案化摻雜層與基底，以形成半導體鰭狀結構。

在本發明的一實施例中，記憶元件的製造方法更包括於基底的第一部分上形成多數個第一接觸窗。每一第一接觸窗電性連接所對應的第二摻雜區。於基底的第二部分上形成多數個第二接觸窗。每一第二接觸窗電性連接第一摻雜區。

基於上述，本發明提供的記憶元件包括複合結構。並且，在複合結構中，介電層位於兩個半導體鰭狀結構之間，使得覆蓋複合結構的電荷儲存層位於每一半導體鰭狀結構的一側。如此一來，可大幅改善垂直式記憶元件的第二位元效應，並維持原有的操作效能。再者，每一半導體鰭狀結構可藉由第一摻雜區電性連接，使垂直式記憶元件的內部之間的連接更為容易，進而簡化垂直式記憶元件的製程步驟。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1為依照本發明的第一實施例所繪示的記憶元件的上視示意圖。圖2為依照本發明的第一實施例所繪示沿圖1的A-A’線的剖面示意圖。

請同時參照圖1及圖2，記憶元件100包括基底10、摻雜區11、多數個複合結構80、多數個字元線24以及電荷儲存層22。在圖1中，以第一方向D1來看，基底10包括第一部分P1與第二部分P2。第一部分P1例如是記憶元件100的陣列區，第二部分P2例如是陣列的周邊區域。以第二方向D2來看，基底10包括多數個第一區塊B1與多數個第二區塊B2。第一區塊B1與第二區塊B2相互交替。每一第一區塊B1包括兩個第一區R1與一個第二區R2。第二區R2位於第一區塊R1之間。上述第一方向D1與第二方向D2不同。在一示範性實施例中，上述第一方向D1與第二方向D2實質上垂直。

基底10例如是半導體基底、半導體化合物基底或絕緣體上矽（silicon on insulator, SOI）基底。基底10可包括離子植入區域，例如具有P型或N型離子植入所形成的源極/汲極區域。基底10可包括單層結構或多層結構。基底10例如是包括淺溝渠隔離(shallow trench isolation, STI)。在一實施例中，基底10例如是矽基底或經摻雜的多晶矽。

摻雜區11位於基底10的表面。摻雜區11可為第一導電型，第一導電型例如是N型。摻雜區11的摻質例如是磷或砷。摻雜區11的厚度例如是20-200奈米。

多數個複合結構80位於摻雜區11上。每一複合結構80沿著第一方向D1延伸。每一複合結構80包括兩個半導體鰭狀結構40以及介電層21。在一實施例中，每一半導體鰭狀結構40包括摻雜區12a以及基體區10a。在另一實施例中，部分摻雜區11延伸至每一複合結構80的下部。換言之，每一半導體鰭狀結構40可包括摻雜區12a、基體區10a以及部分摻雜區11。摻雜區12a位於每一半導體鰭狀結構40的上部。基體區10a位於摻雜區12a與摻雜區11之間。摻雜區11/基體區10a/摻雜區12a例如是做為記憶元件100的源極/基體/汲極。摻雜區12a可為第一導電型；基體區10a可為第二導電型。摻雜區11/基體區10a/摻雜區12a例如是N+/P/N+摻雜區或P+/N/P+摻雜區。並且，摻雜區11與摻雜區12a的摻雜濃度可相同或不相同；基體區10a可經摻雜或未經摻雜。在一實施例中，基體區10a的摻雜濃度例如是小於摻雜區11與摻雜區12a的摻雜濃度。在另一實施例中，基體區10a的厚度例如是大於摻雜區11與摻雜區12a的厚度。基體區10a的厚度例如是30-500奈米。摻雜區12a的厚度例如是20-200奈米。在每一複合結構80中，介電層21例如是位於兩個半導體鰭狀結構40之間。介電層21例如是用以將上述兩個半導體鰭狀結構40電性隔絕。介電層21的材料例如是氧化物、氮化物、氮氧化物或其組合。在一實施例中，半導體鰭狀結構40的寬度例如是30-60奈米；介電層21的寬度例如是5-40奈米。

請再次參照圖1及圖2，多數個字元線24沿著第二方向D2延伸，且位於基底10的第一區R1上。每一字元線24覆蓋每一複合結構80的部分側壁與部分頂部。字元線24的材料例如是N+摻雜多晶矽、P+摻雜多晶矽、金屬材料（如金屬矽化物、釕、鉬或鎢）或其組合。

電荷儲存層22位於複合結構80與字元線24之間。電荷儲存層22可包括多數個部分，例如是分別至少位於每一半導體鰭狀結構40的一側。在一實施例中，電荷儲存層22的每一部分共形覆蓋複合結構80中的半導體鰭狀結構40的部分側壁與頂部以及摻雜區11的表面，而並未覆蓋介電層21，如圖2所示。在另一實施例中，電荷儲存層22的一部分共形覆蓋複合結構80中的半導體鰭狀結構40的部分側壁與頂部以及摻雜區11的表面，另一部分覆蓋介電層21，而彼此連接成單一材料層，如圖6所示。電荷儲存層22例如是浮置閘極（floating gate）、電荷捕捉層（charge trapping layer）或奈米晶體（nano-crystal）。在一實施例中，電荷儲存層22例如是由氧化層22a/氮化層22b/氧化層22c（Oxide-Nitride-Oxide, ONO）所構成的複合層，此複合層可為三層或更多層。電荷儲存層22的材料包括氧化矽、氮化矽或其組合。電荷儲存層22不僅具有電荷儲存功用，亦具有將摻雜區12a、摻雜區11與字元線24電性隔離的作用。

每一半導體鰭狀結構40例如是位於電荷儲存層22以及介電層21之間。在本發明的一實施例中，當元件操作時，在摻雜區12a（例如是做為汲極）中，靠近電荷儲存層22一側的載子會受字元線24（例如是做為閘極）偏壓的影響而注入於一旁的電荷儲存層22中；而摻雜區12a（例如是做為汲極）中靠近介電層21一側的電荷載子，則會自摻雜區12a（例如是做為汲極）穿透至摻雜區11（例如是做為源極）。如此一來，可避免同一記憶胞的兩個位元彼此互相影響，進而改善記憶元件的第二位元效應。

請再次參照圖1，記憶元件100更包括多數個第一接觸窗34以及多數個第二接觸窗32。第一接觸窗34位於基底10的第一部分P1上；第二接觸窗32位於基底10的第二部分P2上。在一實施例中，第二接觸窗32以及第一接觸窗34例如是位於基底10的第二區R2。每一第一接觸窗34電性連接所對應的半導體鰭狀結構40中的摻雜區12a。每一第二接觸窗32電性連接摻雜區11。第二接觸窗32與第一接觸窗34的材料例如是鋁、銅或其合金。

值得一提的是，由於複合結構80所包括的每一半導體鰭狀結構40位於摻雜區11上，因此，當摻雜區11例如是做為記憶元件的源極時，每一半導體鰭狀結構40中的源極可彼此電性連接。如此一來，垂直式記憶元件的內部之間的連接更為容易，大幅簡化垂直式記憶元件之間的相對關係以及堆疊結構的架構。

圖3為依照本發明的另一實施例所繪示的記憶元件的剖面示意圖。

請參照圖3，記憶元件101中的複合結構81與記憶元件100中的複合結構80相似，其差異在於每一半導體鰭狀結構41還包括阻障層64a以及阻障層62a。阻障層62a位於基體區10a與摻雜區11之間；阻障層64a位於基體區10a與摻雜區12a之間。在一實施例中，阻障層62a與阻障層64a的材料包括氧化物、氮化物、氮氧化物或其組合。阻障層62a與阻障層64a可以是相同或不相同的材料。在此實施例中，阻障層62a與阻障層64a位於摻雜區11以及摻雜區12a之間，以扮演阻擋摻雜區11以及摻雜區12a中摻質擴散的角色。因此，阻障層62a與阻障層64a的厚度應能夠阻擋摻雜區11、基體區10a以及摻雜區12a中摻質的擴散，並且能夠使電荷載子（如電子或電洞）容易穿隧。

圖4為依照本發明的第二實施例所繪示的記憶元件的上視示意圖。值得注意的是，圖4的記憶元件200與圖1的記憶元件100的差別在於基底10的第一部分P1中更包括第三接觸窗36。

請參照圖4，記憶元件200與記憶元件100相似，其差異在於還包括第三接觸窗36。複合結構80、字元線24、第二接觸窗32以及第一接觸窗34如記憶元件100所述，於此不再加以贅述。

第三接觸窗36位於溝渠T3之中。溝渠T3位於基底10的第一部分P1。在一實施例中，溝渠T3例如是位於基底10的第二區塊B2。溝渠T3例如是沿著第二方向D2延伸。並且，溝渠T3裸露出所對應的半導體鰭狀結構40中的基體區10a（未繪示）。也就是說，在第一區塊B1中，基體區10a位於摻雜區12a與摻雜區11之間；在第二區塊B2中，基體區10a位於摻雜區11上，且溝渠T3裸露出基體區10a。

第三接觸窗36位於溝渠T3中。第三接觸窗36位於第二區塊B2中，並沿著第二方向D2延伸。第三接觸窗36的材料例如是鋁、銅或其合金。在此實施例中，第三接觸窗36電性連接溝渠T3所裸露的基體區10a。

值得注意的是，由於第三接觸窗36電性連接半導體鰭狀結構40的基體區10a。也就是說，多數個半導體鰭狀結構40的基體區10a可藉由第三接觸窗36而彼此電性連接。因此，當基體區10a例如是做為記憶元件的基體時，可藉由後續形成於第三接觸窗36上方的導線施加電壓至基體，以控制基體的電位。如此一來，可明確得知基體的電位，避免基體的電位受其他偏壓的耦合效應而為浮置（floating）狀態。

圖5A至圖5I分別為沿圖1的B-B’線的記憶元件的製造方法的剖面示意圖。在以下的實施例中，與圖1的記憶元件100相同的構件以相同的符號標示。並且，相同構件的材料、與鄰近構件的相對關係如記憶元件100所述，於此不再加以贅述。

請同時參照圖1以及圖5A，提供基底10。接著，在基底10上形成摻雜層12。摻雜層12可為第一導電型，第一導電型例如是N型。形成摻雜層12的方法例如是對基底10進行離子植入製程，以將摻質植入於基底10的表面。摻雜層12的摻質例如是磷或砷，摻雜的劑量例如是1×10¹³ /cm² 至1×10¹⁴ /cm² 。

請參照圖5B，在摻雜層12上形成硬罩幕層19。硬罩幕層19可為單層或多層。硬罩幕層19的材料包括氧化矽、氮化矽、先進圖案化薄膜（advanced patterning film, APF）或其組合。在一實施例中，硬罩幕層19可包括氧化層14、氮化層16以及先進圖案化薄膜層18。形成硬罩幕層19的方法例如是利用化學氣相沈積法在摻雜層12上依序形成氧化層14、氮化層16以及先進圖案化薄膜層18。在另一實施例中，硬罩幕層19可包括上述三層中的任意兩者。然後，在硬罩幕層19上形成圖案化的罩幕層20。罩幕層20的材料例如是光阻。

請參照圖5C，以圖案化的罩幕層20為罩幕，對硬罩幕層19、摻雜層12與基底10進行蝕刻製程，以形成多數個圖案化的硬罩幕層19a、多數個摻雜區12a、多數個基體區10a與多數個溝渠T。蝕刻製程例如是非等向性蝕刻，如乾式蝕刻法。乾式蝕刻法可以是電漿蝕刻、反應性離子蝕刻等。在一實施例中，圖案化的硬罩幕層19a可包括圖案化的氧化層14a、圖案化的氮化層16a以及圖案化的先進圖案化薄膜層18a。並且，每一圖案化的硬罩幕層19a下方的摻雜區12a與基體區10a形成半導體鰭狀結構40。

溝渠T的深度例如是介於1500埃至6000埃之間。在一實施例中，溝渠T的側壁例如是與其底面垂直，以防止後續對溝渠T的底部進行離子植入製程時，將摻質植入於基體區10a中。並且，溝渠T的兩個底角例如是直角、倒角或圓角。在一實施例中，溝渠T的兩個底角例如是倒角或圓角，以使得後續進行離子植入製程時，溝渠T底部的摻質容易擴散。然而，本發明並不以此為限。

接著，請參照圖5C與圖5D，移除圖案化的罩幕層20與圖案化的先進圖案化薄膜層18a。同時，裸露出多數個溝渠T1。移除圖案化的罩幕層20與圖案化的先進圖案化薄膜層18a的方法例如是進行乾式或濕式剝除/蝕刻製程。

之後，以圖案化的氮化層16a為罩幕，對基底10進行離子植入製程，將摻質植入溝渠T1底部的基底10中，以形成摻雜區11。摻雜區11可為第一導電型，第一導電型例如是N型。摻雜區11的摻質例如是磷或砷，摻雜的劑量例如是1×10¹³ /cm² 至1×10¹⁴ /cm² 。在一實施例中，由於位於摻雜區12a上方的圖案化的氮化層16a可阻擋（block）離子植入形成摻雜區11時同時植入摻雜區12a，因此可分別調整摻雜區11與摻雜區12a的摻雜濃度。

值得注意的是，在一實施例中，由於上述溝渠T1的底角為倒角或圓角，如此一來使得植入摻雜區11的摻質擴散範圍較廣，進而擴散至基體區10a底部的基底10中，以於基體區10a與溝渠T1底部的基底10中形成摻雜區11。在另一實施例中，可在進行離子植入製程之後，再對基底10進行熱回火製程，以使植入的摻質擴散至基體區10a底部的基底10中。在又一實施例中，摻雜區11可延伸到第二部分P2的基底10中。

請參照圖5E，在半導體鰭狀結構40之間形成介電層21。介電層21的形成方法例如是利用熱氧化法或化學氣相沈積法在基底10上形成介電材料層。然後，可選擇性地利用化學機械研磨（CMP）製程將介電材料層研磨至與圖案化的氮化層16a齊平。

之後，移除圖案化的氮化層16a、圖案化的氧化層14a及部分介電層21。移除圖案化的氮化層16a的方法包括利用熱磷酸溶液。移除介電層21的方法包括利用緩衝氧化蝕刻劑（buffered oxide etchant, BOE）。或者，也可以利用全面性蝕刻（blanket etching）製程一併移除上述三者。然而，本發明不以此為限。在一實施例中，也可省略上述步驟。

請參照圖5F及5G，在基底10上形成圖案化的罩幕層70。圖案化的罩幕層70覆蓋每一對半導體鰭狀結構40之間的介電層21與部分半導體鰭狀結構40，裸露出相鄰兩對半導體鰭狀結構40之間的介電層21。在一實施例中，圖案化的罩幕層70的間距L1例如是半導體鰭狀結構40的間距L2的兩倍，但並不限於此。在另一實施例中，可選擇性地在形成圖案化的罩幕層70之前，先於基底10上形成硬罩幕層（未繪示）。

然後，移除未被圖案化的罩幕層70覆蓋的介電層21，以形成多數個複合結構80以及多數個溝渠T2。每一複合結構80包括兩個半導體鰭狀結構40與介電層21。並且，上述介電層21位於兩個半導體鰭狀結構40之間。每一個溝渠T2位於相鄰兩個複合結構80之間。之後移除圖案化的罩幕層70。

請參照圖5H，於基底10上形成電荷儲存層22。電荷儲存層22沿著複合結構80的頂面與側面以及摻雜區11的表面共形地形成。電荷儲存層22的形成方法例如是化學氣相沈積法或熱氧化法等。

請同時參照圖1以及圖5I，在電荷儲存層22上形成字元線24。每一字元線24沿著第二方向D2延伸，覆蓋各複合結構80的部分側壁與部分頂部。也就是說，上述電荷儲存層22位於複合結構80與字元線24之間。

圖6為依照本發明的第一實施例所繪示沿圖1的C-C’線的剖面示意圖。圖7為依照本發明的另一實施例所繪示沿圖1的C-C’線的剖面示意圖。

請參照圖6，在形成字元線24之後，於基底10上形成介電層26。然後，利用微影與蝕刻製程，移除部分介電層26以及部分電荷儲存層22，以在第二部分P2的基底10中形成多數個接觸孔34a。同時，於第一部分P1的基底10中形成多數個接觸孔32a。每一接觸孔34a的底面裸露出摻雜區11。每一接觸孔32a的底面裸露出半導體鰭狀結構40的摻雜區12a。

之後，於接觸孔34a與接觸孔32a中分別形成第一接觸窗34與第二接觸窗32。每一第一接觸窗34電性連接所對應的半導體鰭狀結構40中的摻雜區12a。每一第二接觸窗32電性連接摻雜區11。第一接觸窗34與第二接觸窗32的形成方法例如是先在基底10上形成導體材料層。導體材料層例如是鋁、銅或其合金。導體材料層的形成方法可以是物理氣相沈積法，例如是濺鍍法。之後，再以化學機械研磨法或是回蝕刻法移除接觸孔34a與接觸孔32a以外的導體材料層。

請參照圖7，在另一實施例中，在形成上述介電層26之前，可在基底10的第二部分P2中形成多數個隔離結構28。隔離結構28例如是淺溝渠隔離區（shallow trench isolation, STI）。接著，於隔離結構28之間的基底10中形成摻雜區13。摻雜區13位於摻雜區11上方，且摻雜區13與摻雜區11電性連接。在一實施例中，摻雜區11、摻雜區12a與摻雜區13皆為第一導電型，例如是N型。摻雜區13的摻質例如是磷或砷，摻雜的劑量例如是1×10¹³ /cm² 至1×10¹⁴ /cm² 。其後，在第二部分P2的基底10上方形成介電層30。接著，再形成介電層26、第一接觸窗34與第二接觸窗32。

值得注意的是，在此實施例中，由於每一第二接觸窗32的底面與摻雜區13接觸，而摻雜區13位於摻雜區11上方，故每一第二接觸窗32可透過摻雜區13電性連接摻雜區11。並且，摻雜區11連接每一半導體鰭狀結構40。因此，每一第二接觸窗32可透過摻雜區13及摻雜區11電性連接每一半導體鰭狀結構40。

在本發明的一實施例中，後續的製程可包括於第二接觸窗32與第一接觸窗34上方形成導線，以使得摻雜區11與摻雜區12a藉由導線電性連接至外部構件。然而，本發明不以此為限。

圖8A至圖8B是依照本發明的又一實施例所繪示的記憶元件的部分構件的製造方法的剖面示意圖。圖9A至圖9B是依照本發明的再一實施例所繪示的記憶元件的部分構件的製造方法的剖面示意圖。

在本發明的又一實施例中，上述半導體鰭狀結構40如圖8B所示之半導體鰭狀結構42。請參照圖8A，半導體鰭狀結構42的形成方法例如是在基底10上形成堆疊層50。堆疊層50由下而上包括摻雜層52、基體層54與摻雜層56。上述摻雜層52、基體層54與摻雜層56可分別利用化學氣相沈積法或磊晶法來形成。

之後，請參照圖8B，進行微影與蝕刻製程，圖案化基體層54與摻雜層56，以形成半導體鰭狀結構42。每一半導體鰭狀結構42包括基體區54a與摻雜區56a。上述摻雜層52又可稱為摻雜區。摻雜層（摻雜區）52/基體區54a/摻雜區56a例如是做為源極/基體/汲極。值得一提的是，由於上述摻雜層52並未進行圖案化的步驟，故做為源極時，每一半導體鰭狀結構42的源極可彼此電性連接。

在本發明的再一實施例中，上述半導體鰭狀結構40如圖9B所示之半導體鰭狀結構44。請參照圖9A，半導體鰭狀結構44的形成方法例如是先在基底10上形成堆疊層60。堆疊層60由下而上包括摻雜層52、阻障層62、基體層54、阻障層64與摻雜層56。形成阻障層62與阻障層64的方法例如是化學氣相沈積法。

之後，請參照圖9B，圖案化摻雜層56、阻障層64、基體層54與阻障層62，以形成多數個半導體鰭狀結構44。半導體鰭狀結構44相較於半導體鰭狀結構42更包括圖案化的阻障層62a以及圖案化的阻障層64a。

圖10為習知與本發明的一實例的記憶元件的第二位元效應示意圖。

請參照圖10，縱軸為第二位元的臨界電壓變化量（delta threshold voltage, dVt）、橫軸為第一位元的臨界電壓變化量。由於本發明的記憶元件中的電荷儲存層位於半導體鰭狀結構的一側，且相鄰的兩個半導體鰭狀結構藉由介電層彼此分隔。因此，在操作時，半導體鰭狀結構中靠近介電層一側的電荷載子可自汲極穿透（penetrate）至源極，避免同一記憶胞的兩個位元彼此互相影響。經由圖10可知，本發明的記憶元件的第二位元效應為習知的60%，大幅改善記憶元件的第二位元效應。

圖11為讀取本發明的一實例的記憶元件的不同位元的擊穿電壓示意圖。圖12為本發明的一實例的記憶元件的位元線的電流變化示意圖。圖13為本發明的一實例的記憶元件的通道電位示意圖。

本發明的一實例的記憶元件以圖2所示的複合結構為例，其中包括左、右兩個半導體鰭狀結構。在此實例中，可分別施加不同電壓於源極和汲極（於汲極施加汲極電壓V_d ，且於源極施加源極電壓V_s =0V），以讀取左邊的半導體鰭狀結構的上位元、下位元，並觀察其對未選擇位元線（如圖2中右邊的半導體鰭狀結構的摻雜區12a）的電流以及通道（如圖2中的基體區10a）電壓的影響。

請參照圖11、圖12及圖13，圖11的縱軸為擊穿電壓（punch through voltage, Vpt）；橫軸為通道長度（Lg）。圖中兩條曲線分別表示：當分別讀取半導體鰭狀結構的上位元及下位元時，不同通道長度對穿透電壓的影響。圖12與圖13則分別表示當讀取上位元時，未選擇位元線（為浮置（floating）或接地（grounding）狀態）的電流變化以及下方通道電位的影響。

經由圖11及圖12可知，當未選擇位元線為浮置狀態，讀取上位元時的擊穿電壓較讀取下位元時的擊穿電壓低。此結果歸因於當讀取上位元時，施加於共同汲極線（如圖2中的摻雜區11）的汲極電壓V_d 使得未選擇位元線（如圖2中的摻雜區12a）下方的通道（如圖2中的摻雜區10a）電位上升，形成一等效閘極偏壓，致使選擇位元線之通道電位提高，進而形成擊穿電流，如圖13所示。相較之下，當未選擇位元線為接地狀態（即為0V）時，可大幅改善穿透電壓的特性，如圖12及圖13所示。

圖14為施加不同電壓至本發明的一實例的記憶元件的電流變化示意圖。

請同時參照圖2及圖14，在此實例中，汲極電壓為V_d ；選擇位元線的源極電壓S1=0；未選擇位元線的源極電壓S2分別為浮置狀態（F）、0V、1V、2V。圖14中的實線1至實線4分別表示源極電壓S2分別為浮置狀態、2V、1V、0V時的汲極漏電流I_d1 。虛線5、6、7分別為當源極電壓S2=0V、S2=1V及S2=2V時，源極電壓S2的漏電流I_d2 。

由圖14的結果可得知，未選擇位元線的源極電壓S2愈高，可抑制未選擇位元線的程式化干擾，但會導致選擇位元線的源極電壓S1的漏電流提高。較低的未選擇位元線的源極電壓S2可抑制上述選擇位元線的源極電壓S1的漏電流，但會引起未選擇位元線的程式化干擾。因此，欲程式化下位元時，較佳的實施例為使未選擇位元線的源極電壓S2介於1V至2V之間。

圖15為依照本發明的第一實施例所繪示的一種記憶陣列結構的示意圖。圖16為依照本發明的第一實施例所繪示的另一種記憶陣列結構的示意圖。

請參照圖15，圖15繪示多個記憶胞串（cell strings）150。上述多個記憶胞串150經由源極線SL、多條字元線WL₁ ~WL_2m （其中m為大於1的整數）以及多條位元線BL₁ ~BL_n （其中n為大於1的整數）串接，以在列方向和行方向排列成一個記憶陣列（memory array）。源極線SL例如是串接記憶陣列中每個記憶胞的源極。字元線WL₁ 、WL₂ …WL_2m 例如是分別串接多個記憶胞的閘極。位元線BL₁ 、BL₂ …BL_n 例如是分別串接多個記憶胞的汲極。在一實施例中，位元線BL₁ 、BL₂ 可分別耦接至位元線電晶體BLT₁ 及BLT₂ ；位元線BL₃ 、BL₄ 可分別耦接至位元線電晶體BLT₃ 及BLT₄ 。

每一記憶胞串150可包括32個記憶胞M1或更多記憶胞。在一實施例中，可經由分別對記憶胞M1所對應的源極、汲極以及閘極施加不同大小的電壓，以進行讀取（read）、程式化（program）或抹除（erase）的操作。舉例而言，例如是先對位元線BL₁ 的位元線電晶體BLT₁ 施加一臨界電壓V_T 使位元線電晶體BLT₁ 導通，並經由位元線BL₁ 施加汲極電壓V_d 、經由源極線SL施加源極電壓V_s 以及經由字元線WL_i 施加閘極電壓V_g 至記憶胞M1。

請同時參照圖1及圖15，在本發明的一實施例中，每一複合結構80中的兩個汲極可共用相同的主位元線MBL（如圖15中的位元線BL₁ ）。如此一來，當施加電壓於位元線BL₁ 時，經由位元線電晶體BLT₁ 或BLT₂ 僅會選擇同一複合結構80的其中一個汲極，此時，未選擇的汲極電壓為浮置狀態。

相較之下，請同時參照圖1及圖16，在此記憶陣列結構中，每一複合結構80中的兩個汲極連接至不同的主位元線MBL（如圖16中的位元線BL₁ 、BL₃ ）。如此一來，當施加電壓於位元線BL₁ 時，經由位元線電晶體BLT₁ 或BLT₂ 可選擇不同複合結構80的汲極。也就是說，同一複合結構80中的兩個汲極可同時被選擇，且可分別具有不同的電壓。舉例而言，當施加電壓於位元線BL₁ 及BL₃ 時，可分別經由位元線電晶體BLT₁ 及BLT₃ 選擇同一複合結構80的兩個汲極。

圖17為依照本發明的第二實施例所繪示的一種記憶陣列結構的示意圖。圖18為依照本發明的第二實施例所繪示的另一種記憶陣列結構的示意圖。

請同時參照圖4及圖17，圖17繪示多個記憶胞串160。每一記憶胞串160可包括32個記憶胞M2或更多記憶胞。上述多個記憶胞串160經由基體線BdL、多條位元線BL₁ ~BL_n （其中n為大於1的整數）、源極線SL以及多條字元線WL₁ ~WL_2m （其中m為大於1的整數）串接，以在列方向和行方向排列成一個記憶陣列。值得注意的是，相較於第一實施例，本實施例的基體線BdL可串接記憶陣列中每個記憶胞的基體。也就是說，除了施加汲極電壓V_d 、源極電壓V_s 以及閘極電壓V_g 之外，本實施例更可經由基體線BdL施加基體電壓V_b 至記憶胞，以控制基體的電位。此外，在本實施例中，每一複合結構80的兩個汲極可共用相同的主位元線MBL。

請同時參照圖4及圖18，在此記憶陣列結構中，每一複合結構80中的兩個汲極連接至不同的主位元線MBL（如圖18中的位元線BL₂ 、BL₄ ）。如此一來，當施加電壓於位元線BL₂ 時，經由位元線電晶體BLT₁ 或BLT₂ 會選擇不同複合結構80的汲極。也就是說，同一複合結構80中的兩個汲極可同時被選擇，且可分別具有不同的電壓。

另一方面，上述記憶胞M1、M2可藉由各種方法來進行讀取、程式化或抹除。舉例來說，讀取記憶胞M1、M2的方法例如是逆向讀取（RR）。或者，記憶胞M1、M2可藉由通道熱電子注入（CHEI）或能帶對能帶穿隧引起熱電洞注入（BTBT HH）的方式來程式化。此外，記憶胞M1、M2可藉由BTBT HH、FN電子注入或FN電洞注入等方式來進行記憶胞的抹除操作。表1列出對記憶胞進行讀取、程式化以及抹除的三種操作條件，但本發明不限於此。

表1

下文將利用示範性實施例分別針對圖15、圖16所示的兩種記憶陣列結構，體現上述逆向讀取、通道熱電子注入、能帶對能帶穿隧引起熱電洞注入的操作。並且，於後文將舉例說明FN電洞注入以及FN電子注入的操作方法。應理解，本發明的範圍並不限於所列舉的操作方法以及操作電壓。

圖19A至圖19B為依照圖15的記憶陣列結構的記憶元件進行逆向讀取操作的示意圖。圖19A、19B分別表示讀取上位元及下位元。

請同時參照圖15、圖19A及圖19B，半導體鰭狀結構40a的汲極例如是與位元線BL₁ 的位元線電晶體BLT₁ 連接；半導體鰭狀結構40b例如是與位元線BL₁ 的位元線電晶體BLT₂ 連接；半導體鰭狀結構40c的汲極例如是與位元線BL₃ 的位元線電晶體BLT₃ 連接；半導體鰭狀結構40d例如是與位元線BL₃ 的位元線電晶體BLT₄ 連接。源極線SL、位元線BL₁ 、BL₂ 、BL₃ 、BL₄ 以及位元線電晶體BLT₁ 、BLT₂ 、BLT₃ 、BLT₄ 的操作電壓如表2所示。

表2

請同時參照表2、圖19A、圖19B，讀取上位元的操作條件例如是將讀取偏壓施加於源極端（源極電壓V_s =1.6V）及閘極端（閘極電壓V_g =7V），並在所選擇的半導體鰭狀結構40a、40c的汲極端施加偏壓（汲極電壓V_d =0V），以感測在汲極側接面上的電荷。此時，未選擇的半導體鰭狀結構40b、40d之汲極電壓V_d 為浮置狀態（F）。相較之下，如圖19B所示，讀取下位元的操作條件例如是將讀取偏壓施加於汲極端（汲極電壓V_d =1.6V），以感測在源極側接面上的電荷。此外，上述操作條件的基體電壓V_b 為浮置狀態，但本發明不以此為限。舉例而言，當記憶元件的結構如圖4所示時，基體電壓V_b 也可以是0V。

圖20A至圖20B為依照圖15的記憶陣列結構的記憶元件進行通道熱電子注入操作的示意圖。圖20A、20B分別表示程式化上位元及下位元。源極線SL、位元線BL₁ 、BL₂ 、BL₃ 、BL₄ 以及位元線電晶體BLT₁ 、BLT₂ 、BLT₃ 、BLT₄ 的操作電壓如表3所示。

表3

請同時參照表3、圖20A及圖20B，程式化上位元的操作條件例如是施加閘極電壓V_g =12V以使通道導通，同時施加源極電壓V_s =0V且基體電壓V_b =0V/F，並分別施加中間準位的汲極電壓V_d =4V及0V至所選擇的半導體鰭狀結構40a、40c，以形成從源極至汲極的電場。未選擇的半導體鰭狀結構40b、40d之汲極電壓V_d 為浮置狀態（F）。當源極與汲極間的偏壓相當大時，於通道上便會產生過多的熱電子，部分的熱電子會注入閘極以進行程式化。反之，如圖20B所示，程式化下位元的操作條件則為施加中間準位的源極電壓V_s =4V，並分別施加汲極電壓V_d =0V及4V至所選擇的半導體鰭狀結構40a、40c以形成從汲極至源極的電場。值得一提的是，當程式化上位元時，汲極電壓V_d =4V及0V分別表示程式化及未程式化（inhibit）；當程式化下位元時，汲極電壓V_d =0V及4V分別表示程式化及未程式化。

圖21A至圖21B為依照圖15的記憶陣列結構的記憶元件進行能帶對能帶穿遂引起熱電洞注入操作的示意圖。圖21A、21B分別表示抹除上位元及下位元。源極線SL、位元線BL₁ 、BL₂ 、BL₃ 、BL₄ 以及位元線電晶體BLT₁ 、BLT₂ 、BLT₃ 、BLT₄ 的操作電壓如表4所示。

表4

請同時參照表4、圖21A及圖21B，抹除上位元的操作條件例如是施加閘極電壓V_g =-8V，同時施加源極電壓V_s =0V且基體電壓V_b =0V/F，並分別施加汲極電壓V_d =5V及0V至所選擇的半導體鰭狀結構40a、40c。在此等偏壓條件下，藉由能帶對能帶穿隧引起之熱電洞注入將帶電載流子注入至電荷儲存層以抹除上位元。反之，請參照圖21B，抹除下位元的操作條件則為施加源極電壓V_s =5V，並分別施加汲極電壓V_d =0V及5V至所選擇的半導體鰭狀結構40a、40c。

值得注意的是，由於上述逆向讀取、通道熱電子注入以及能帶對能帶穿隧引起熱電洞注入的操作皆為如圖15所示的記憶陣列結構，即每一複合結構80中的兩個汲極可共用相同的主位元線MBL。也就是說，在相鄰的兩個複合結構80a、80b中，上述操作可同時發生於半導體鰭狀結構40a、40c或是半導體鰭狀結構40b、40d。換言之，每一複合結構中僅會有單一個記憶胞進行操作。如此一來，可避免鄰近的記憶胞相互影響，進而改善記憶元件的第二位元效應。

圖22A至圖22B為依照圖16的記憶陣列結構的記憶元件進行逆向讀取操作的示意圖。圖22A、22B分別表示讀取上位元及下位元。

請同時參照圖16、圖22A及圖22B，半導體鰭狀結構40a的汲極例如是與位元線BL₁ 的位元線電晶體BLT₁ 連接；半導體鰭狀結構40c例如是與位元線BL₁ 的位元線電晶體BLT₂ 連接；半導體鰭狀結構40b的汲極例如是與位元線BL₃ 的位元線電晶體BLT₃ 連接；半導體鰭狀結構40d例如是與位元線BL₃ 的位元線電晶體BLT₄ 連接。源極線SL、位元線BL₁ 、BL₂ 、BL₃ 、BL₄ 以及位元線電晶體BLT₁ 、BLT₂ 、BLT₃ 、BLT₄ 的操作電壓如前述表2所示。

請同時參照表2、圖22A、圖22B，讀取上位元的操作條件例如是將讀取偏壓施加於源極端（源極電壓V_s =1.6V）及閘極端（閘極電壓V_g =7V），並在所選擇的半導體鰭狀結構40a、40b的汲極端施加偏壓（汲極電壓V_d =0V），以感測在汲極側接面上的電荷。此時，未選擇的半導體鰭狀結構40c、40d之汲極為浮置狀態（F）。讀取下位元時，如圖22B所示，其操作條件例如是將讀取偏壓施加於汲極端（汲極電壓V_d =1.6V），以感測在源極側接面上的電荷。值得注意的是，當讀取上位元時，靠近源極的基體中會出現實質上無載子的空乏邊（depletion edge）（如圖22A中的虛線所示）；當讀取下位元時，則是在靠近汲極的基體中出現上述空乏區。

圖23A至圖23B為依照圖16的記憶陣列結構的記憶元件進行通道熱電子注入操作的示意圖。圖23A、23B分別表示程式化上位元及下位元。源極線SL、位元線BL₁ 、BL₂ 、BL₃ 、BL₄ 以及位元線電晶體BLT₁ 、BLT₂ 、BLT₃ 、BLT₄ 的操作電壓如表5所示。

表5

請同時參照表5及圖23A，程式化上位元的操作條件例如是施加閘極電壓V_g =12V以使通道導通，同時施加源極電壓V_s =0V且基體電壓V_b =0V/F，並分別施加中間準位的汲極電壓V_d =4V及0V至所選擇的半導體鰭狀結構40a、40b，以形成從源極至汲極的電場。未選擇的半導體鰭狀結構40c、40d之汲極為浮置狀態（F）。當源極與汲極間的偏壓相當大時，於通道上便會產生過多的熱電子，部分的熱電子會注入閘極以進行程式化。

程式化下位元時，如圖23B所示，其操作條件則為施加中間準位的源極電壓V_s =4V，並分別施加汲極電壓V_d =0V及V_d =V’至所選擇的半導體鰭狀結構40a、40b以形成從汲極至源極的電場。值得注意的是，上述V’（未程式化偏壓）可為獨立的偏壓，即可自由選擇V’的壓差。然而，當V’過高時，會使得同一複合結構80a中的另一汲極（如半導體鰭狀結構40a的汲極）產生漏電流；相比之下，V’過低時則會造成程式化干擾。在一實施例中，V’例如是介於1V至2V之間。此外，當程式化上位元時，汲極電壓V_d =4V及0V分別表示程式化及未程式化；當程式化下位元時，汲極電壓V_d =0V及V’分別表示程式化及未程式化。

圖24A至圖24B為依照圖16的記憶陣列結構的記憶元件進行能帶對能帶穿遂引起之熱電洞注入操作的示意圖。圖24A、24B分別表示抹除上位元及下位元。源極線SL、位元線BL₁ 、BL₂ 、BL₃ 、BL₄ 以及位元線電晶體BLT₁ 、BLT₂ 、BLT₃ 、BLT₄ 的操作電壓如表6所示。

表6

請同時參照表6、圖24A及圖24B，抹除上位元的操作條件例如是施加閘極電壓V_g =-8V，同時施加源極電壓V_s =0V且基體電壓V_b =0V/F，並分別施加汲極電壓V_d =5V及0V至所選擇的半導體鰭狀結構40a、40b。在此等偏壓條件下，藉由能帶對能帶穿隧引起之熱電洞注入將帶電載流子注入至電荷儲存層以抹除上位元。反之，請參照圖24B，抹除下位元的操作條件則為施加源極電壓V_s =5V，並分別施加汲極電壓V_d =0V及V_d =V”至所選擇的半導體鰭狀結構40a、40b。值得注意的是，上述V”（未程式化偏壓）可為獨立的偏壓。在一實施例中，V”例如是介於0V至5V之間。在另一實施例中，V”例如是2.5V。

值得注意的是，由於上述逆向讀取、通道熱電子注入以及能帶對能帶穿隧引起熱電洞注入的操作皆為如圖16所示的記憶陣列結構，即每一複合結構80中的兩個汲極連接至不同的主位元線MBL。因此，同一複合結構中的兩個記憶胞可同時進行操作。由於本發明的兩個記憶胞之間具有介電層，如此一來可避免鄰近的記憶胞相互干擾，進而改善記憶元件的第二位元效應。

圖25A至圖25B為依照本發明的第一實施例所繪示的FN電子注入操作的記憶元件的示意圖。圖26A至圖26B為依照本發明的第一實施例所繪示的FN電洞注入操作的記憶元件的示意圖。

請參照圖25A，以+FN電子注入方式進行抹除的操作例如是使電子從半導體鰭狀結構40a、40b、40c、40d注入至一側的電荷儲存層之中。其操作條件例如是施加閘極電壓V_g =10V，同時施加汲極電壓V_d =-10V、源極電壓V_s =-10V、基體電壓V_b =-10V或浮置，以在源極和汲極與閘極之間形成較大的電場，使得基體以及汲極中的電子可藉由FN穿隧效應進入電荷儲存層，進而抹除資料。請參照圖25B，相對而言，以-FN電子注入方式進行抹除的操作例如使電子從閘極注入至電荷儲存層。其操作條件例如是施加閘極電壓V_g =-10V，同時施加汲極電壓V_d =10V、源極電壓V_s =10V、基體電壓V_b =10V或浮置，使電子從閘極注入至電荷儲存層。

請參照圖26A，以+FN電洞注入方式進行抹除的操作例如是使電洞從閘極注入至電荷儲存層。其操作條件例如是施加閘極電壓V_g =10V，同時施加汲極電壓V_d =-10V、源極電壓V_s =-10V、基體電壓V_b =-10V或浮置，以在源極和汲極與閘極之間形成較大的電場，使得閘極中的電洞可藉由FN穿隧效應進入電荷儲存層，進而抹除資料。請參照圖26B，相對而言，以-FN電洞注入進行抹除的操作例如是使電洞從基體以及汲極注入至電荷儲存層。其操作條件例如是施加閘極電壓V_g =-10V，同時施加汲極電壓V_d =10V、源極電壓V_s =10V、基體電壓V_b =10V或浮置，使得基體以及汲極中的電洞可藉由FN穿隧效應進入電荷儲存區域，進而抹除資料。

此外，上述FN電洞注入以及FN電子注入的操作除了可用於抹除記憶體的資料之外，在對記憶胞進行上述程式化或抹除的操作之前，當記憶胞的啟始電壓（threshold voltage, Vt）因製程變異或其他因素未達所需時，可利用FN電洞或電子注入的方法來調整啟始電壓，以符合所需的目標值。在一實施例中，可藉由FN電子注入的方法提升啟始電壓。在另一實施例中，可藉由FN電洞注入的方法降低啟始電壓。

綜上所述，本發明提供的記憶元件包括複合結構。在複合結構中，介電層位於兩個半導體鰭狀結構之間，使得覆蓋複合結構的電荷儲存層位於每一半導體鰭狀結構的一側。如此一來，可避免同一複合結構中的兩個記憶胞在操作時相互干擾，大幅改善垂直式記憶元件的第二位元效應，並維持原有的操作效能。再者，每一半導體鰭狀結構中的源極彼此電性連接，使垂直式記憶元件的內部之間的連接更為容易，進而簡化垂直式記憶元件的製程步驟。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧基底
10a、54a‧‧‧基體區
11、12a、13、56a‧‧‧摻雜區
12、52、56‧‧‧摻雜層
14、22a、22c‧‧‧氧化層
14a‧‧‧圖案化的氧化層
16、22b‧‧‧氮化層
16a‧‧‧圖案化的氮化層
18‧‧‧先進圖案化薄膜層
18a‧‧‧圖案化的先進圖案化薄膜層
19‧‧‧硬罩幕層
19a‧‧‧圖案化的硬罩幕層
20、70‧‧‧罩幕層
21‧‧‧介電層
22‧‧‧電荷儲存層
24‧‧‧字元線
26、30‧‧‧介電層
28‧‧‧隔離結構
32、34、36‧‧‧接觸窗
32a、34a‧‧‧接觸孔
40、40a、40b、40c、40d、41、42、44‧‧‧半導體鰭狀結構
50、60‧‧‧堆疊層
54‧‧‧基體層
62、62a、64、64a‧‧‧阻障層
80、80a、80b、81‧‧‧複合結構
100、101、200‧‧‧記憶元件
150、160‧‧‧記憶胞串
B1、B2‧‧‧區塊
BdL‧‧‧基體線
BL₁~BL_n‧‧‧位元線
BLT₁~BLT_n‧‧‧位元線電晶體
D1、D2‧‧‧方向
I_d1、I_d2‧‧‧電流
L1、L2‧‧‧間距
M1、M2‧‧‧記憶胞
MBL‧‧‧主位元線
P1、P2‧‧‧部分
R1、R2‧‧‧區
S1、S2、V_d、V_g、V_s、V_T、V_b、V’、V”‧‧‧電壓
SL‧‧‧源極線
T、T1、T2、T3‧‧‧溝渠
WL₁~WL_2m‧‧‧字元線

圖1為依照本發明的第一實施例所繪示的記憶元件的上視示意圖。 圖2為依照本發明的第一實施例所繪示沿圖1的A-A’線的剖面示意圖。 圖3為依照本發明的另一實施例所繪示的記憶元件的剖面示意圖。 圖4為依照本發明的第二實施例所繪示的記憶元件的上視示意圖。 圖5A至圖5I分別為沿圖1的B-B’線的記憶元件的製造方法的剖面示意圖。 圖6為依照本發明的第一實施例所繪示沿圖1的C-C’線的剖面示意圖。 圖7為依照本發明的另一實施例所繪示沿圖1的C-C’線的剖面示意圖。 圖8A至圖8B是依照本發明的又一實施例所繪示的記憶元件的部分構件的製造方法的剖面示意圖。 圖9A至圖9B是依照本發明的再一實施例所繪示的記憶元件的部分構件的製造方法的剖面示意圖。 圖10為習知與本發明的一實例的記憶元件的第二位元效應示意圖。 圖11為讀取本發明的一實例的記憶元件的不同位元的擊穿電壓（punch through voltage, Vpt）示意圖。 圖12為本發明的一實例的記憶元件的位元線的電流變化示意圖。 圖13為本發明的一實例的記憶元件的通道電位（channel potential）示意圖。 圖14為施加不同電壓至本發明的一實例的記憶元件的電流變化示意圖。 圖15為依照本發明的第一實施例所繪示的一種記憶陣列結構的示意圖。 圖16為依照本發明的第一實施例所繪示的另一種記憶陣列結構的示意圖。 圖17為依照本發明的第二實施例所繪示的一種記憶陣列結構的示意圖。 圖18為依照本發明的第二實施例所繪示的另一種記憶陣列結構的示意圖。 圖19A至圖19B為依照圖15的記憶陣列結構的記憶元件進行逆向讀取（RR）操作的示意圖。 圖20A至圖20B為依照圖15的記憶陣列結構的記憶元件進行通道熱電子注入（CHEI）操作的示意圖。 圖21A至圖21B為依照圖15的記憶陣列結構的記憶元件進行能帶對能帶穿遂引起熱電洞注入（BTBT HH）操作的示意圖。 圖22A至圖22B為依照圖16的記憶陣列結構的記憶元件進行逆向讀取操作的示意圖。 圖23A至圖23B為依照圖16的記憶陣列結構的記憶元件進行通道熱電子注入操作的示意圖。 圖24A至圖24B為依照圖16的記憶陣列結構的記憶元件進行能帶對能帶穿遂引起之熱電洞注入操作的示意圖。 圖25A至圖25B為依照本發明的第一實施例所繪示的FN電子注入操作的記憶元件的示意圖。 圖26A至圖26B為依照本發明的第一實施例所繪示的FN電洞注入操作的記憶元件的示意圖。

10‧‧‧基底

10a‧‧‧基體區

11、12a‧‧‧摻雜區

21‧‧‧介電層

22‧‧‧電荷儲存層

22a、22c‧‧‧氧化層

22b‧‧‧氮化層

24‧‧‧字元線

40‧‧‧半導體鰭狀結構

80‧‧‧複合結構

100‧‧‧記憶元件

Claims (10)

1. 一種記憶元件，包括： 一基底； 一第一摻雜區，位於該基底表面； 多數個複合結構，位於該第一摻雜區上，每一複合結構包括： 兩個半導體鰭狀結構，每一半導體鰭狀結構包括一第二摻雜區，位於每一半導體鰭狀結構的上部；以及一基體區，位於該第二摻雜區與該第一摻雜區之間；以及 一介電層，位於該些半導體鰭狀結構之間； 多數個字元線，位於該基底上，每一字元線覆蓋每一複合結構的部分側壁與部分頂部；以及 一電荷儲存層，位於該些複合結構與該些字元線之間。
2. 如申請專利範圍第1項所述的記憶元件，其中該電荷儲存層位於每一半導體鰭狀結構的一側。
3. 如申請專利範圍第1項所述的記憶元件，其中該第一摻雜區更延伸到每一半導體鰭狀結構。
4. 如申請專利範圍第1項所述的記憶元件，更包括： 多數個第一接觸窗，位於該基底的一第一部分上，每一第一接觸窗電性連接所對應的該第二摻雜區；以及 多數個第二接觸窗，位於該基底的一第二部分上，每一第二接觸窗電性連接該第一摻雜區。
5. 如申請專利範圍第1項所述的記憶元件，其中： 在該基底的一第一部分中具有一溝渠，該溝渠沿著該第二方向延伸且裸露出部分該些基體區；以及 一第三接觸窗，位於該溝渠中，該第三接觸窗電性連接該溝渠所裸露的部分該些基體區。
6. 一種記憶元件的製造方法，包括： 提供一基底； 形成多數個複合結構，於該基底上，每一複合結構包括兩個半導體鰭狀結構與一介電層，該介電層位於該些半導體鰭狀結構之間，其中每一半導體鰭狀結構包括一第二摻雜區以及一基體區； 形成一第一摻雜區，於該基底表面，該第一摻雜區連接每一半導體鰭狀結構； 形成多數個字元線，於該基底上，每一字元線覆蓋每一複合結構的部分側壁與部分頂部；以及 形成一電荷儲存層，於該些複合結構與該些字元線之間。
7. 如申請專利範圍第6項所述的記憶元件的製造方法，其中形成該些複合結構的方法包括： 在該基底上形成該些半導體鰭狀結構； 在該基底上形成該些介電層；以及 移除部分該些介電層，以形成該些複合結構。
8. 如申請專利範圍第7項所述的記憶元件的製造方法，其中移除部分該些介電層的方法包括： 形成一圖案化的罩幕層，覆蓋部分該些介電層與部分該些半導體鰭狀結構；以及 移除未被該圖案化的罩幕層覆蓋的該些介電層。
9. 如申請專利範圍第7項所述的記憶元件的製造方法，其中形成該些半導體鰭狀結構的方法包括： 在該基底上形成一摻雜層；以及 圖案化該摻雜層與該基底，以形成該些半導體鰭狀結構。
10. 如申請專利範圍第6項所述的記憶元件的製造方法，更包括： 形成多數個第一接觸窗，於該基底的一第一部分上，每一第一接觸窗電性連接所對應的該第二摻雜區；以及 形成多數個第二接觸窗，於該基底的一第二部分上，每一第二接觸窗電性連接該第一摻雜區。