TW201535610A - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

本發明的課題是在於提供一種抑制從昇壓電路到記憶本體為止串聯存在的MOS電晶體的白白浪費的電壓降，低電壓動作化，容易取得ON/OFF比，同時實現晶片尺寸縮小之半導體装置。 其解決手段是在由記憶電晶體部及選擇電晶體部所構成的半導體記憶裝置中，至少將選擇電晶體部設為鰭型的單結晶半導體薄膜。

Description

半導體記憶裝置及其製造方法
本發明是有關半導體記憶裝置。
舉EEPROM為例說明以往的半導體記憶裝置。圖8是以往的EEPROM的概念圖，為揭示於專利文獻1的一般性的構造。圖8(A)是平面圖，圖8(B)是(A)的線部分A-A’的剖面圖，圖8(C)是立體圖。
由記憶本體部02及選擇記憶本體部02的選擇閘極電晶體部01所構成。在記憶本體部02中存在被稱為浮動閘極12之蓄積電荷的電極，記憶的狀態會依電荷的量而變化。在此是一旦於此浮動閘極12中積蓄電子，則記憶本體部02會增強(enhance)，定義為“1”狀態，一旦積蓄電洞，則形成空乏(depletion)，定義為“0”狀態。往“1”狀態的寫入是在選擇閘極13及控制閘極11中施加被稱為Vpp的正的電壓，將汲極n+領域04和源極n+領域08與基板05形成GND，從隧道汲極n領域06經由隧道氧化膜07來將電子注入至浮動閘極12。往“0”狀態的寫入是在 選擇閘極13和汲極n+領域04中施加Vpp，將控制閘極11與基板05形成GND，且將源極n+領域08形成浮動，從隧道汲極n領域06經由隧道氧化膜07來將電洞注入至浮動閘極12。
寫入時的Vpp是需要使電荷穿過隧道氧化膜07的程度的電壓，一般對於100Å的隧道氧化膜厚，Vpp是需要15~20V。由於此Vpp是在昇壓電路產生，因此從昇壓電路到記憶本體部02的全部的裝置的耐壓是必須為Vpp以上。此耐壓限制是形成以晶片尺寸縮小為目的之裝置尺寸的縮小的妨礙，因此被要求Vpp的低電壓化。
但，若單純地實施Vpp的低電壓化，則無法充分地進行往重要的浮動閘之電荷注入，作為記憶機能。於是，縮小隧道氧化膜07的厚度，可進行充分的注入為一般採用的手法。
〔先行技術文獻〕 〔專利文獻〕
[專利文獻1]日本特開2004-71077號公報
然而，上述的隧道氧化膜07的薄膜化會招致記憶體的保持(retention)特性的惡化，因此降低記憶體的可靠度。
而且，加上此嚴峻的權衡的關係，從昇壓電路到記憶 本體為止串聯存在的MOS電晶體的白白浪費的電壓降會更成為裝置低耐壓化的要求的妨礙。例如，圖8的選擇閘極電晶體部01是如此。
例如，往“0”狀態的寫入時，在選擇閘極13與汲極n+領域04施加Vpp時，隧道汲極n領域06的電位會比GND電位的基板05還上昇，成為在選擇閘極電晶體部01施加背閘極的狀態，選擇閘極電晶體部01的臨界值Vth會上昇，形成Vth’。此時，在選擇閘極電晶體部01產生Vth’的電壓降，在隧道汲極n領域06是僅比Vpp還低Vth’的電壓能到達(圖10)。例如，為了使充分的寫入，需要在隧道汲極n領域06中施加15V的電壓時，若Vth’=2V，則在汲極n+領域04是需要施加Vpp=15+2=17V。亦即，原本只要有15V便可進行充分的寫入，卻必須將比該電壓還高2V的Vpp施加於汲極n+領域04，必須確保白浪費的耐壓。為了消除此選擇閘極電晶體部01的電壓降，使Vpp形成15V，只要在選擇閘極13施加比Vpp高的電壓即可，但由於該電壓是形成Vpp+Vth’=15+2=17V，因此結果需要17V的耐壓確保，必須確保白浪費的耐壓，裝置尺寸的縮小困難。
此課題是不限於選擇閘極電晶體部01，只要在從昇壓電路出口到選擇閘極13之間存在被串聯的MOS電晶體，便會在該電晶體產生同樣的課題。並且，往“1”狀態的寫入時，只要在從昇壓電路出口到控制閘極11之間存在被串聯的MOS電晶體，便會在該電晶體產生同樣的課 題。
由上述可知，此課題是背閘極效應所產生的Vth上昇為原因。一般，背閘極施加所產生的Vth上昇的程度是取決於MOS電晶體的閘極與基板間所夾的閘極氧化膜與半導體的串聯電容的電容的關係。
圖9的(A)是圖8的選擇電晶體的剖面圖(線部分B-B’的剖面圖)，圖9的(B)是同圖(A)的等效電路。Cox是閘極氧化膜電容，Csi是依空乏層14的厚度d而定的半導體電容。
將基板05落於GND，在選擇閘極13施加電壓Vpp時，在閘極．基板間產生Vpp的電位差，Vpp是被分壓成Cox及Csi，Vpp=Vox+Vsi會成立。在此，Vox及Vsi是分別施加於Cox及Csi的電壓。在此，Vox越大，Vth上昇的程度越大。
由於Vox=(Csi/(Cox+Csi))Vpp，因此越是Cox小，Csi大，則Vth上昇的程度越大，上述課題變深刻。亦即，擴大Cox，縮小Csi有助於上述課題的解決。為了擴大Cox，只要弄薄閘極氧化膜03的厚度即可，但耐壓的關係上有限。另一方面，為了縮小Csi，只要加長通道形成時的空乏層14的寬度d即可，但為此需要弄薄半導體基板的雜質濃度，但因為兼顧MOS電晶體的洩漏，所以有限。
如此，降低裝置的耐壓之晶片尺寸縮小，因各種的限制，非常困難。
第1手段
一種半導體記憶裝置，其特徵係由記憶電晶體部及選擇電晶體部所構成，該記憶電晶體部係包含：第2導電型的源極領域，其係形成於第1導電型的半導體基板的表面；第2導電型的隧道汲極領域，其係與前述源極領域分離而形成；浮動閘極，其係於前述源極領域與前述隧道汲極領域之間的前述半導體基板上隔著包含隧道絕緣膜的閘極氧化膜而形成；及控制閘極，其係於前述浮動閘極上隔著絕緣膜而形成；該選擇電晶體部係包含：鰭型的第1導電型的單結晶半導體薄膜，其係形成於前述半導體基板；第2導電型的汲極領域，其係形成於前述單結晶半導體薄膜的表層；及選擇閘極，其係於前述汲極領域與前述隧道汲極領域之間的前述單結晶半導體薄膜的上面及側面隔著選擇閘極氧化膜而形成。
第2手段
如手段1的半導體記憶裝置，其中，前述記憶電晶體部係由：形成於第1導電型的半導體基板之鰭型的第1導電型的單結晶半導體薄膜、及形成於前述單結晶半導體薄膜的表層之第2導電型的源極領域、及與前述源極領域分離而形成之第2導電型的隧道汲極領域、及在前述源極領域與前述隧道汲極領域之間的前述單結晶半導體薄膜上隔著包含隧道絕緣膜的閘極氧化膜而形成之浮動閘極、及於前述浮動閘極上隔著絕緣膜而形成之控制閘極所構成。
第3手段
如手段1或手段2記載之半導體記憶裝置，其中，前述選擇閘極之覆蓋前述單結晶半導體薄膜的上面的部分係延伸於前述汲極領域方向而形成遮簷，在前述遮簷之下的單結晶半導體薄膜的表層係形成有比前述汲極領域更低濃度的領域。
第4手段
如手段1或手段2記載之半導體記憶裝置，其中，在形成有STI凹部的半導體基板中，除了一部分的領域以外，在前述STI凹部內埋入有STI內部氧化膜，且在前述一部分的領域的前述STI凹部設有前述選擇閘極之覆蓋前述單結晶半導體薄膜的側面的部分，在前期選擇閘極電晶體的通道長方向，前述STI內部氧化膜與前述選擇閘極係 分離。
第5手段
如手段4記載之半導體記憶裝置，其中，在形成於前述STI凹部側壁上的選擇閘極氧化膜與前述選擇閘極所分離的部分露出的第2汲極領域係形成比前述汲極領域更深。
第6手段
如手段2記載之半導體記憶裝置，其中，前述選擇閘極及前述浮動閘極之覆蓋前述單結晶半導體薄膜的上面的部分係延伸於前述選擇閘極電晶體及前述記憶電晶體的通道長方向而形成遮簷，在前述遮簷之下的單結晶半導體薄膜的表層係形成有比前述汲極領域及前述源極領域更低濃度的領域。
第7手段
如手段2記載之半導體記憶裝置，其中，在形成有STI凹部的半導體基板中，除了一部分的領域以外，在前述STI凹部內埋入有STI內部氧化膜，且在前述一部分的領域的前述STI凹部設有前述選擇閘極及前述浮動閘極之覆蓋前述單結晶半導體薄膜的側面的部分，在前述選擇閘極電晶體及前述記憶電晶體的通道長方向，前述STI內部氧化膜與前述選擇閘極及前述浮動閘極係分離。
第8手段
如手段7記載之半導體記憶裝置，其中，在形成於前述STI凹部側壁上的選擇閘極氧化膜與前述選擇閘極所分離的部分露出的第2汲極領域及源極領域係形成比前述汲極領域及源極領域更深。
第9手段
如手段1~8中的任一項記載之半導體記憶裝置，其中，前述選擇閘極係由：下方選擇閘極、及與前述下方選擇閘極電性連接的上方選擇閘極所構成。
第10手段
一種半導體記憶裝置的製造方法，係由記憶電晶體部及選擇電晶體部所構成的半導體記憶裝置的製造方法，該記憶電晶體部係形成於第1導電型的半導體基板，該選擇電晶體部係形成於前述半導體基板所形成的鰭型的第1導電型的單結晶半導體薄膜，其特徵係包含：在前述半導體基板的表層形成複數的並列的第2導電型的低濃度雜質領域之工程；平面視與前述複數的第2導電型的低濃度雜質領域正交而形成複數的並列的溝之工程；在前述複數的並列的溝中埋入絕緣膜之工程；之後除去成為前述選擇電晶體部的領域的前述絕緣膜 而形成STI凹部及鰭型的前述單結晶半導體薄膜之工程；在前述選擇電晶體部形成領域中，在前述單結晶半導體薄膜上經由選擇閘極氧化膜來形成下方選擇閘極之工程；在前述下方選擇閘極上經由前述絕緣膜來形成上方選擇閘極之工程；在前述記憶電晶體部形成領域中，在前述半導體基板上形成閘極氧化膜之工程；在前述閘極氧化膜的一部分形成隧道絕緣膜之工程；在前述閘極氧化膜上形成浮動閘極之工程；在前述浮動閘極上隔著絕緣膜來形成控制閘極之工程；以前述上方選擇閘極及前述控制閘極作為遮罩來形成第2導電型的高濃度雜質領域之工程。
第11手段
一種半導體記憶裝置的製造方法，係由形成於第1導電型的半導體基板之鰭型的第1導電型的單結晶半導體薄膜中形成的記憶電晶體部及選擇電晶體部所構成的半導體記憶裝置的製造方法，其特徵係包含：在前述半導體基板的表層形成複數的並列的第2導電型的低濃度雜質領域之工程；平面視與前述複數的第2導電型的低濃度雜質領域正交而形成複數的並列的溝之工程； 在前述複數的並列的溝中埋人絕緣膜之工程；之後除去成為前述記憶電晶體部及前述選擇電晶體部的領域的前述絕緣膜而形成STI凹部及鰭型的前述單結晶半導體薄膜之工程；在前述選擇電晶體部形成領域中，在前述單結晶半導體薄膜上隔著選擇閘極氧化膜來形成下方選擇閘極之工程；在前述下方選擇閘極上隔著前述絕緣膜來形成上方選擇閘極之工程；在前述記憶電晶體部形成領域中，在前述半導體基板上形成閘極氧化膜之工程；在前述閘極氧化膜的一部分形成隧道絕緣膜之工程；在前述閘極氧化膜上形成浮動閘極之工程，在前述浮動閘極上隔著絕緣膜來形成控制閘極之工程；及以前述上方選擇閘極及前述控制閘極作為遮罩來形成第2導電型的高濃度雜質領域之工程。
第12手段
如手段7或手段8記載之半導體記憶裝置的製造方法，其中，在前述單結晶半導體薄膜上隔著選擇閘極氧化膜來形成下方選擇閘極的工程與在前述閘極氧化膜上形成浮動閘極的工程係同時進行，在前述下方選擇閘極上隔著前述絕緣膜來形成上方選擇閘極的工程與在前述浮動閘極 上隔著絕緣膜來形成控制閘極的工程係同時進行。
第13手段
如手段7~9中的任一項記載之半導體記憶裝置的製造方法，其中，在形成第2導電型的高濃度雜質領域的工程中使用斜離子注入。
由於可抑制因背閘極效應而臨界值的上昇之MOS電晶體的白浪費的電壓降，因此需要比原本需要的記憶寫入電壓高的電壓的裝置變不需要，可抑制白浪費之裝置尺寸的增大。並且，可取得ON/OFF比提升或擾亂抑制效果。
01‧‧‧選擇閘極電晶體部
02‧‧‧記憶本體部
03‧‧‧選擇閘極電晶體的閘極氧化膜
04‧‧‧汲極n+領域
05‧‧‧p型半導體基板
06‧‧‧隧道汲極n領域
07‧‧‧隧道絕緣膜
08‧‧‧源極n+領域
09‧‧‧記憶本體的閘極氧化膜
10‧‧‧絕緣膜
11‧‧‧控制閘極
12‧‧‧浮動閘極
13‧‧‧選擇閘極
14‧‧‧空乏層
15‧‧‧下方選擇閘極
16‧‧‧上方選擇閘極
17‧‧‧STI內部氧化膜
18‧‧‧中間n+領域
19‧‧‧源極n領域
20‧‧‧n領域
21‧‧‧STI凹部
22‧‧‧遮簷
圖1是表示本發明的EEPROM的圖，(A)是平面圖，(B)是線部分C-C’的剖面圖，(C)是立體圖。
圖2(A)是表示本發明的EEPROM的圖1(A)的線部分D-D’的剖面圖，(B)是(A)的等效電路。
圖3是表示本發明的EEPROM的圖，(A)是平面圖，(B)是線部分E-E’的剖面圖，(C)是立體圖。
圖4是表示本發明的EEPROM的製造方法的圖。
圖5是表示本發明的EEPROM的圖，(A)是圖4(D)的線部分F-F’的剖面圖，(B)是圖4(D)的線部分G-G’的剖面圖。
圖6是表示本發明的EEPROM的製造方法的圖。
圖7是表示本發明的EEPROM的圖，(A)及(B)是圖6(D)的線部分H-H’的剖面圖。
圖8是表示以往的EEPROM的圖，(A)是平面圖，(B)是線部分A-A’的剖面圖，(C)是立體圖。
圖9是表示以往的EEPROM的圖8(A)的線部分B-B’的剖面圖。
圖10是以往的EEPROM的“0”狀態寫入時的等效電路。
以下，參照圖面說明有關本發明的實施形態。
〔實施例1〕
圖1是表示本發明的第1實施例的EEPROM的圖，(A)是平面圖，(B)是線部分C-C’的剖面圖，(C)是立體圖。
本發明的EEPROM是與圖8所示的以往的EEPROM同樣由記憶本體部02及選擇記憶本體部02的選擇閘極電晶體部01所構成。與成為基本的動作原理相同，(B)的剖面圖也與前述以往的EEPROM相同。不同的點是本發明的選擇閘極電晶體部01由壁狀上升的鰭(FIN)型的單結晶半導體薄膜所構成。
選擇閘極電晶體部01是由薄薄地加工p型半導體基 板05的鰭(FIN)型的單結晶半導體薄膜所形成，p型半導體基板05是沿著選擇閘極電晶體的通道方向來形成板狀的形狀。在板狀的p型半導體基板05的兩側的側面及上面是彎曲設有選擇閘極電晶體的閘極氧化膜03，在閘極氧化膜03的表面是沿著彎曲的閘極氧化膜03來配置閘極電極13。閘極氧化膜03及閘極電極13是沿著薄的鰭(FIN)型的單結晶半導體薄膜來成為被彎曲的形狀。在彎曲的閘極電極13之下接觸於閘極氧化膜03的單結晶半導體薄膜的表面會成為通道領域。在閘極電極13的兩側的鰭(FIN)型的單結晶半導體薄膜的上面及側面是分別設有汲極n+領域04及隧道汲極n領域06。在此，n+的表記是意思比僅n的表記相對性雜質濃度高。
記憶本體部02是在從隧道汲極n領域06上到源極n+領域08的端部而設的閘極氧化膜09上配置有浮動閘極12，隔著設在浮動閘極12的上面的絕緣膜10來配置控制閘極11。而且，在浮動閘極12與隧道汲極n領域06之間，在閘極氧化膜09的一部分設有厚度比閘極氧化膜09更薄的隧道絕緣膜07。隧道絕緣膜07是使隧道電流流動的絕緣膜，可為矽氧化膜，或使矽氧化膜氮化的絕緣膜。
圖2的(A)是圖1的選擇閘極電晶體的剖面圖(線部分D-D’的剖面圖)，圖2的(B)是同圖(A)的等效電路。與圖9的以往技術不同，閘極電極13是不僅通道的上面，側面也覆蓋，因此閘極電極13所包圍的單結晶半導體薄膜的半導體基板05內是形成單結晶半導體薄膜 全體為空乏化的狀態的完全空乏化。藉此，空乏層的寬度d可擴大至側面的閘極電極13的深度方向的端，相較於以往技術，可極端地縮小Csi，抑制背閘極的Vth上昇，可解除之前所舉的課題。在圖2(B)中是模式性地表示在Csi中，d變大(電容變小)的情形。
又，基於同樣的理由，顯示選擇閘極電晶體的次臨界特性的S值極小，因此可降低選擇閘極電晶體的Vth，可降低最低動作電壓。
又，上述雖舉選擇閘極電晶體為例，但從昇壓電路出口到控制閘極之間串聯存在的MOS電晶體也可適用取得同樣的效果。
〔實施例2〕
利用圖3來說明有關第2實施例。第2實施例是在第1實施例的圖1的EEPROM中記憶本體部02也形成鰭型者。圖3(A)是平面圖，(B)是線部分E-E’的剖面圖，(C)是立體圖。對應於沿著從圖1的汲極n+領域04往源極n+領域08的方向之線部分C-C’與沿著選擇閘極的寬度方向之線部分D-D’的剖面圖是在圖3的構造中也為相同所以省略。
如圖3(A)所示般，本實施例的記憶本體部02是形成於由被薄薄地加工成與選擇閘極電晶體部01同厚度的p型半導體基板05所構成的鰭(FIN)型的單結晶半導體薄膜的表面。由圖3(B)及(c)可知，跨越形成於鰭 (FIN)型的單結晶半導體薄膜的表面之隧道汲極n領域06與記憶本體部02的通道領域來形成閘極氧化膜09，在閘極氧化膜09的一部分設有厚度比閘極氧化膜09更薄的隧道絕緣膜07。覆蓋閘極氧化膜09及隧道絕緣膜07的表面而配置浮動閘極12，隔著設在浮動閘極12的表面的絕緣膜10來配置控制閘極11。
藉由如此的構造，記憶本體部02的S值減少所產生的洩漏會減低，不僅可取得記憶體的ON/OFF比取得容易，電路設計容易的效果，亦可取得擾亂(disturb)抑制效果。
〔實施例3〕
其次，利用圖4(A)~(D)來說明有關僅選擇閘極為鰭型的實施例1的EEPROM的製造方法。
首先，如圖4(A)所示般，在p型半導體基板05上，利用離子植入等來並列形成複數的n-領域20。在此，n-是表示n型雜質濃度的相對性的大小，以n-<n<n+的順序變大。然後予以正交來製作複數個可成為STI(Shallow Trench Isolation)的溝，在該溝凹部埋入STI內部氧化膜17。在此n領域的形成及STI形成的工程的前後關係亦可形成相反。
其次，如圖4(B)所示般，藉由蝕刻來除去STI內部氧化膜17的一部分，形成鰭(FIN)型的單結晶半導體薄膜。選擇閘極是沿著STI內部氧化膜17被除去的領域 形成。此時被除去的領域的底是STI內部氧化膜17可留下或不留下。圖4(C)是形成有選擇電晶體部及記憶本體的閘極電極的狀態的圖。本圖的前側為選擇電晶體部，後側為記憶本體部。說明至此狀態為止的製造方法。選擇電晶體部是在p型半導體基板05的表面依序堆積選擇閘極氧化膜03、下方選擇閘極15、絕緣膜10及上方選擇閘極16。另一方面，記憶本體部是在p型半導體基板05的表面堆積記憶本體的閘極氧化膜09之後，雖圖中未見，但實際形成記載於圖1(B)的隧道絕緣膜07，且在記憶本體部的閘極氧化膜09上依序堆積浮動閘極12、絕緣膜10及控制閘極11。
在此，選擇閘極氧化膜03與記憶本體部的閘極氧化膜09、下方選擇閘極15與浮動閘極12、選擇閘極電晶體部的絕緣膜10與記憶本體部的絕緣膜10、上方選擇閘極16與控制閘極11是分別在同一製程使堆積，只要藉由蝕刻來切開選擇電晶體部與記憶本體部即可。又，由於圖4的選擇閘極氧化膜03及記憶本體的閘極氧化膜09是假想熱氧化膜，因此形成僅p型半導體基板05露出的部分氧化膜會成長的圖，但此閘極氧化膜是亦可為沈積膜。
最後，如圖4(D)所示般，利用離子植入等來自對準形成n+領域，形成汲極n+領域04、中間n+領域18及源極n+領域08。
在此，圖1是選擇閘極電晶體部為單層，相對的，圖4是將選擇閘極設為與形成浮動閘極及控制閘極的製程相 同，因此形成下方選擇閘極15與上方選擇閘極16的2層構造。這只要在圖內部或圖外部電性連接下方選擇閘極15與上方選擇閘極16即可。並且，在圖1中未被敘述的源極n領域19是即使發生遮罩偏離時，記憶格部的通道長也不變動。允許變動時是源極n領域19不要。同樣在圖1中不存在的中間n+領域18是只為了自對準形成n+領域而形成者。即使中間n+領域18不存在，記憶動作還是進行，但存在較能減少寄生電阻，因此ON/OFF比取得容易。
成為本發明的重點的鰭型構造是出現於圖4(D)的F-F’的剖面圖。將該剖面圖顯示於圖5(A)。p型半導體基板05是藉由隔著選擇閘極氧化膜03來埋入p型半導體基板05的下方選擇閘極15及上方選擇閘極16而形成鰭型。如此，在本實施例中，選擇閘極電晶體部會成為鰭型，可形成圖1的構造。
並且，在圖1中未被描繪的圖4(D)的選擇閘極電晶體部的n領域20是具有耐壓提升的作用之LDD(Lightly Doped Drain)，但作為耐壓提升以外的效果，亦有排除寄生於選擇閘極電晶體部而產生的plane通道電晶體之效果。以下說明此效果的詳細。
圖5(B)是右斜由下往上看圖4(D)G-G’的剖面的圖。在此為了容易看圖，未被閘極電極覆蓋的氧化膜是全部除去描繪。如圖可見般，在選擇閘極電晶體部的閘極部是存在僅遮罩對準邊距部分的遮簷22，延伸於鰭型的單 結晶半導體薄膜的表層的汲極n+04方向，而設成重疊於單結晶半導體薄膜。當n領域20不存在時，在遮簷22正下面不預期寄生形成有plane通道電晶體。亦即，成為在原本應形成的鰭型的電晶體的前後串聯有寄生的plane通道電晶體的形式，本發明的效果未能充分取得。於是，在遮簷22的正下面的p型半導體基板05的表面形成n領域20，藉此寄生plane通道電晶體的通道領域會變化成汲極領域或源極領域，可排除寄生plane通道電晶體。
在此，若汲極n+領域04及中間n+領域18的熱擴散之往橫方向的擴散距離為遮簷22以上，則選擇閘極電晶體部的n領域20是亦可不形成。
〔實施例4〕
利用圖6(A)-(D)來說明不形成上述選擇閘極電晶體部的寄生plane通道電晶體的另一個製造方法，作為實施例4。有關圖6(A)及(B)是與圖4(A)及(B)大致同樣。在圖6(A)及(B)中是不存在成為選擇閘極電晶體部的領域的n領域20，但這是因為未形成寄生plane通道電晶體，所以不需要，因此未被描繪。當然亦可像實施例3那樣形成選擇閘極電晶體部的n領域20。
與實施例3大不同的是圖6(C)。與圖4(C)同樣，在堆積成為閘極部的膜之後，以未形成圖5(B)的遮簷22之方式，STI凹部21一部分露出的方式進行蝕刻。在圖中只描繪汲極n+領域04側的STI凹部21，但實 際中間n+領域側的STI凹部21也使露出。
最後，如圖6(D)所示般，隔著閘極氧化膜03及09，利用離子植入等來自對準形成n+領域，形成汲極n+領域04、中間n+領域18及源極n+領域08。
成為本專利的重點的鰭型構造是出現於圖6(D)的F-F’的剖面圖。該剖面圖是形成與5(A)同一構造。如此，在選擇閘極電晶體部中成為鰭型，可形成圖1的構造。
有關另一個重點的選擇閘極電晶體部的寄生plane通道電晶體是如圖7(A)所示般。圖7(A)是右斜由下往上看圖6(D)的H-H’的剖面的圖，為了容易看圖，未被閘極電極覆蓋的氧化膜是全部除去描繪。由於未存在圖5(B)所示般的遮簷22，因此寄生plane通道電晶體不存在，成為可充分取得本專利的效果的構造。
又，圖7(B)是H-H’的剖面圖，但如圖6(C)所示般使STI凹部21露出，因此在圖6(D)的植入時只要藉由傾斜離子植入來形成n+領域，便可在STI凹部21露出的汲極n+領域04及中間n+領域18中深形成圖7(B)所示的長度z。藉此，流動於鰭型電晶體的電荷可在通道使用至更深，驅動能力會上昇，結果可取得ON/OFF比容易取得的效果。
藉由圖4及圖6所示的實施例來表示有關圖1所示的EEPROM的製造法，但明顯只要將圖4(B)及圖6(B)的STI凹部形成於記憶部，便可以同製造法來取得圖3所 示的EEPROM的構造。
01‧‧‧選擇閘極電晶體部
02‧‧‧記憶本體部
03‧‧‧選擇閘極電晶體的閘極氧化膜
04‧‧‧汲極n+領域
05‧‧‧p型半導體基板
06‧‧‧隧道汲極n領域
07‧‧‧隧道絕緣膜
08‧‧‧源極n+領域
09‧‧‧記憶本體的閘極氧化膜
10‧‧‧絕緣膜
11‧‧‧控制閘極
12‧‧‧浮動閘極
13‧‧‧選擇閘極

Claims (17)

  1. 一種半導體記憶裝置，其特徵係由記憶電晶體部及選擇電晶體部所構成，該記憶電晶體部係具有：第2導電型的源極領域，其係形成於第1導電型的半導體基板的表面；第2導電型的隧道汲極領域，其係與前述源極領域分離而形成；閘極氧化膜，其係於一部分含隧道絕緣膜，該隧道絕緣膜係從前述隧道汲極領域上到前述源極領域的端部來設於前述半導體基板上；浮動閘極，其係配置於前述閘極氧化膜上；及控制閘極，其係隔著絕緣膜來形成於前述浮動閘極上；該選擇電晶體部係具有：鰭型的第1導電型的第1單結晶半導體薄膜，其係由前述半導體基板所構成；第2導電型的汲極領域，其係形成於前述第1單結晶半導體薄膜的表面；及選擇閘極，其係隔著選擇閘極氧化膜來配置於前述汲極領域與前述隧道汲極領域之間的前述第1單結晶半導體薄膜的上面及側面。
  2. 如申請專利範圍第1項之半導體記憶裝置，其中，前述選擇閘極之覆蓋前述單結晶半導體薄膜的上面的部分 係延伸於前述汲極領域方向而形成遮簷，在前述遮簷之下的單結晶半導體薄膜的表層形成有比前述汲極領域更低濃度的領域。
  3. 如申請專利範圍第1項之半導體記憶裝置，其中，更具有設於前述半導體基板之用以配置前述選擇閘極的STI凹部，除了一部分的領域以外，在前述STI凹部內埋入有STI內部氧化膜，且在未埋入前述STI內部氧化膜的前述一部分的領域中設有前述選擇閘極之覆蓋前述第1單結晶半導體薄膜的側面的部分，在前述選擇電晶體部的通道長方向，前述STI內部氧化膜與前述選擇閘極係分離。
  4. 如申請專利範圍第3項之半導體記憶裝置，其中，在前述選擇閘極從前述STI內部氧化膜分離下露出的部分更具有與被形成於前述STI凹部的側壁上的選擇閘極氧化膜鄰接而配置的第2汲極領域，前述第2汲極領域是形成比前述汲極領域更深。
  5. 如申請專利範圍第1項之半導體記憶裝置，其中，前述選擇閘極係由下方選擇閘極、及與前述下方選擇閘極電性連接的上方選擇閘極所構成。
  6. 一種半導體記憶裝置，係由選擇電晶體部及記憶電晶體部所構成的半導體記憶裝置，其特徵為：前述選擇電晶體部係具有：鰭型的第1單結晶半導體薄膜，其係由第1導電型的半導體基板所構成；第2導電型的汲極領域，其係形成於前述第1單結晶 半導體薄膜的表面；第2導電型的隧道汲極領域，其係與前述汲極領域分離而形成於前述第1單結晶半導體薄膜的表面；及選擇閘極，其係隔著選擇閘極氧化膜來配置於前述汲極領域與前述隧道汲極領域之間的前述第1單結晶半導體薄膜的上面及側面，前述記憶電晶體部係具有：鰭型的第2單結晶半導體薄膜，其係由前述半導體基板所構成；第2導電型的源極領域，其係形成於前述第2單結晶半導體薄膜的表層；浮動閘極，其係隔著在一部分含隧道絕緣膜的閘極氧化膜來形成，該隧道絕緣膜係從前述隧道汲極領域上到前述源極領域的端部來形成於前述第2單結晶半導體薄膜的上面及側面；及控制閘極，其係隔著絕緣膜來形成前述浮動閘極上。
  7. 如申請專利範圍第6項之半導體記憶裝置，其中，前述選擇閘極之覆蓋前述單結晶半導體薄膜的上面的部分係延伸於前述汲極領域方向而形成遮簷，在前述遮簷之下的單結晶半導體薄膜的表層形成有比前述汲極領域更低濃度的領域。
  8. 如申請專利範圍第6項之半導體記憶裝置，其中，更具有設於前述半導體基板之用以配置前述選擇閘極的STI凹部，除了一部分的領域以外，在前述STI凹部內埋 入有STI內部氧化膜，且在未埋入前述STI內部氧化膜的前述一部分的領域中設有前述選擇閘極之覆蓋前述第1單結晶半導體薄膜的側面的部分，在前述選擇電晶體部的通道長方向，前述STI內部氧化膜與前述選擇閘極係分離。
  9. 如申請專利範圍第8項之半導體記憶裝置，其中，在前述選擇閘極從前述STI內部氧化膜分離下露出的部分更具有與被形成於前述STI凹部的側壁上的選擇閘極氧化膜鄰接而配置的第2汲極領域，前述第2汲極領域係形成比前述汲極領域更深。
  10. 如申請專利範圍第6項之半導體記憶裝置，其中，前述浮動閘極覆蓋前述第2單結晶半導體薄膜的上面的部分係延伸於前述記憶電晶體部的通道長方向而形成遮簷，在前述遮簷之下的前述第2單結晶半導體薄膜的表層係形成有比前述汲極領域及前述源極領域更低濃度的領域。
  11. 如申請專利範圍第6項之半導體記憶裝置，其中，前述選擇閘極係由下方選擇閘極、及與前述下方選擇閘極電性連接的上方選擇閘極所構成。
  12. 如申請專利範圍第6項之半導體記憶裝置，其中，更具有設於前述半導體基板之用以配置前述浮動閘極的STI凹部，除了一部分的領域以外，在前述STI凹部內埋入有STI內部氧化膜，且在未埋入有前述STI內部氧化膜的前述一部分的領域中設有前述浮動閘極之覆蓋前述第2單結晶半導體薄膜的側面的部分，在前述記憶電晶體部 的前述源極領域附近的通道長方向，前述STI內部氧化膜與前述浮動閘極係分離。
  13. 如申請專利範圍第12項之半導體記憶裝置，其中，在前述浮動閘極從前述STI內部氧化膜分離下露出的部分更具有與被形成於前述STI凹部的側壁上的閘極氧化膜鄰接而配置的第2源極領域，前述第2源極領域係形成比前述源極領域更深。
  14. 一種半導體記憶裝置的製造方法，係由記憶電晶體部及選擇電晶體部所構成的半導體記憶裝置的製造方法，該記憶電晶體部係形成於第1導電型的半導體基板，該選擇電晶體部係形成於由前述半導體基板所構成的第1導電型的鰭型的單結晶半導體薄膜，其特徵係包含：在前述半導體基板的表層形成第2導電型的複數的並列的低濃度雜質領域之工程；平面視與前述複數的並列的低濃度雜質領域正交而形成複數的並列的溝之工程；在前述複數的並列的溝中埋入第1絕緣膜之工程；除去成為前述選擇電晶體部的領域的前述第1絕緣膜而形成STI凹部及前述鰭型的單結晶半導體薄膜之工程；在形成前述選擇電晶體部的領域中，在前述鰭型的單結晶半導體薄膜上隔著選擇閘極氧化膜來形成下方選擇閘極之工程；在前述下方選擇閘極上隔著第2絕緣膜來形成上方選 擇閘極之工程；在形成前述記憶電晶體部的領域中，在前述半導體基板上形成閘極氧化膜之工程；在前述閘極氧化膜的一部分形成隧道絕緣膜之工程；在前述閘極氧化膜上形成浮動閘極之工程；在前述浮動閘極上隔著第3絕緣膜來形成控制閘極之工程；及以前述上方選擇閘極及前述控制閘極作為遮罩來形成第2導電型的高濃度雜質領域之工程。
  15. 一種半導體記憶裝置的製造方法，係由形成於第1導電型的半導體基板之第1導電型的鰭型的單結晶半導體薄膜中形成的記憶電晶體部及選擇電晶體部所構成的半導體記憶裝置的製造方法，其特徵係包含：在前述半導體基板的表層形成第2導電型的複數的並列的低濃度雜質領域之工程；平面視與前述複數的並列的低濃度雜質領域正交而形成複數的並列的溝之工程；在前述複數的並列的溝中埋入第1絕緣膜之工程；除去成為前述記憶電晶體部及前述選擇電晶體部的領域之前述第1絕緣膜而形成STI凹部及鰭型的前述單結晶半導體薄膜之工程；在形成前述選擇電晶體部的領域中，在前述單結晶半導體薄膜上隔著選擇閘極氧化膜來形成下方選擇閘極之工程； 在前述下方選擇閘極上隔著第2絕緣膜來形成上方選擇閘極之工程；及在前述記憶電晶體部形成領域中，在前述半導體基板上形成閘極氧化膜之工程；在前述閘極氧化膜的一部分形成隧道絕緣膜之工程；在前述閘極氧化膜上形成浮動閘極之工程；在前述浮動閘極上隔著第3絕緣膜來形成控制閘極之工程；及以前述上方選擇閘極及前述控制閘極作為遮罩來形成第2導電型的高濃度雜質領域之工程。
  16. 如申請專利範圍第14項之半導體記憶裝置的製造方法，其中，在前述單結晶半導體薄膜上隔著前述選擇閘極氧化膜來形成前述下方選擇閘極的工程與在前述閘極氧化膜上形成前述浮動閘極的工程係同時進行，在前述下方選擇閘極上隔著前述第2絕緣膜來形成上方選擇閘極的工程與在前述浮動閘極上隔著前述第3絕緣膜來形成控制閘極的工程係同時進行。
  17. 如申請專利範圍第15項之半導體記憶裝置的製造方法，其中，在前述單結晶半導體薄膜上隔著前述選擇閘極氧化膜來形成前述下方選擇閘極的工程與在前述閘極氧化膜上形成前述浮動閘極的工程係同時進行，在前述下方選擇閘極上隔著前述第2絕緣膜來形成上方選擇閘極的工程與在前述浮動閘極上隔著前述第3絕緣膜來形成控制閘極的工程係同時進行。
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