JP2001257276A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7881—Programmable transistors with only two possible levels of programmation
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【課題】 集積度が高く特性の良い不揮発性メモリを提
供する。 【解決手段】 シリコン基板１０上に、各メモリセルを
分離する素子分離絶縁膜１１が格子状に埋め込まれ、こ
の素子分離絶縁膜１１の側面にシリコンによるアクティ
ブ領域１２が形成される。アクティブ領域１２の下部及
び上部にイオンが注入され、共通ソース領域１３及びド
レイン領域１４が形成される。素子分離絶縁膜１１の内
側の底面及び側面には、それぞれ絶縁膜１５及びゲート
絶縁膜１６が形成される。ゲート絶縁膜１６の内側には
浮遊ゲート電極１７が形成され、この浮遊ゲート電極１
７の内側にゲート間絶縁膜１８を介して制御ゲート電極
１９が形成される。この様に、アクティブ領域１２がシ
リコン基板１０に垂直に形成されるので集積度が向上す
ると共に、浮遊ゲート電極１７との対向面積を広く設定
することが可能になって位置精度が向上し良好な特性が
得られる。
供する。 【解決手段】 シリコン基板１０上に、各メモリセルを
分離する素子分離絶縁膜１１が格子状に埋め込まれ、こ
の素子分離絶縁膜１１の側面にシリコンによるアクティ
ブ領域１２が形成される。アクティブ領域１２の下部及
び上部にイオンが注入され、共通ソース領域１３及びド
レイン領域１４が形成される。素子分離絶縁膜１１の内
側の底面及び側面には、それぞれ絶縁膜１５及びゲート
絶縁膜１６が形成される。ゲート絶縁膜１６の内側には
浮遊ゲート電極１７が形成され、この浮遊ゲート電極１
７の内側にゲート間絶縁膜１８を介して制御ゲート電極
１９が形成される。この様に、アクティブ領域１２がシ
リコン基板１０に垂直に形成されるので集積度が向上す
ると共に、浮遊ゲート電極１７との対向面積を広く設定
することが可能になって位置精度が向上し良好な特性が
得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＥＰＲＯＭ（El
ectrically Erasable and Programmable Read Only Mem
ory)やフラッシュメモリ等の不揮発性メモリに関するも
のである。
ectrically Erasable and Programmable Read Only Mem
ory)やフラッシュメモリ等の不揮発性メモリに関するも
のである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献：特開平５−３１５６２２号公報
例えば次のような文献に記載されるものがあった。 文献：特開平５−３１５６２２号公報
【０００３】図２は、前記文献に開示された従来の不揮
発性メモリの構成図である。この不揮発性メモリは、ｐ
型のシリコン基板１に所定の深さで正方形の溝が設けら
れている。正方形の溝の側壁と底面には絶縁膜２が形成
され、この絶縁膜２の底面の中央部には貫通孔２ａが設
けられている。更に、絶縁膜２の側壁部分上に、溝の中
央に向かって制御ゲート電極３、ゲート間絶縁膜４、浮
遊ゲート電極５、及び絶縁膜６が順次形成され、この絶
縁膜６の内部にドレイン引き出し電極７が埋め込まれて
いる。
発性メモリの構成図である。この不揮発性メモリは、ｐ
型のシリコン基板１に所定の深さで正方形の溝が設けら
れている。正方形の溝の側壁と底面には絶縁膜２が形成
され、この絶縁膜２の底面の中央部には貫通孔２ａが設
けられている。更に、絶縁膜２の側壁部分上に、溝の中
央に向かって制御ゲート電極３、ゲート間絶縁膜４、浮
遊ゲート電極５、及び絶縁膜６が順次形成され、この絶
縁膜６の内部にドレイン引き出し電極７が埋め込まれて
いる。
【０００４】貫通孔２ａの下側のシリコン基板１には、
浮遊ゲート電極５の下まで及ぶようにドレイン領域８が
形成されている。また、シリコン基板１の溝の周囲の表
面部分にソース領域９が設けられている。このような不
揮発性メモリでは、絶縁膜２の浮遊ゲート電極５の端面
とシリコン基板１に挟まれた部分が、トンネル酸化膜２
ｘとして使用される。また、絶縁膜２の制御ゲート電極
３と接する部分が、ゲート絶縁膜２ｙとして使用され
る。そして、シリコン基板１の溝底中央部分から、この
溝に沿ってシリコン基板１の表面まで放射状にチャネル
Ｃが形成される。
浮遊ゲート電極５の下まで及ぶようにドレイン領域８が
形成されている。また、シリコン基板１の溝の周囲の表
面部分にソース領域９が設けられている。このような不
揮発性メモリでは、絶縁膜２の浮遊ゲート電極５の端面
とシリコン基板１に挟まれた部分が、トンネル酸化膜２
ｘとして使用される。また、絶縁膜２の制御ゲート電極
３と接する部分が、ゲート絶縁膜２ｙとして使用され
る。そして、シリコン基板１の溝底中央部分から、この
溝に沿ってシリコン基板１の表面まで放射状にチャネル
Ｃが形成される。
【０００５】メモリへのデータの書き込みは、ソース領
域９を０Ｖとし、ドレイン領域８及び制御ゲート電極３
に正電圧を印加して電流を流し、ドレイン領域８の近傍
で発生した熱電子を、トンネル酸化膜２ｘを通して浮遊
ゲート電極５に注入させる。また、データの消去は、制
御ゲート電極３を０Ｖとし、ドレイン領域８に正電圧を
印加して浮遊ゲート電極５から電子を引き抜くことによ
って行う。
域９を０Ｖとし、ドレイン領域８及び制御ゲート電極３
に正電圧を印加して電流を流し、ドレイン領域８の近傍
で発生した熱電子を、トンネル酸化膜２ｘを通して浮遊
ゲート電極５に注入させる。また、データの消去は、制
御ゲート電極３を０Ｖとし、ドレイン領域８に正電圧を
印加して浮遊ゲート電極５から電子を引き抜くことによ
って行う。
【０００６】一方、データの読み出しは、ドレイン領域
８とソース領域９間に電圧を印加し、流れる電流の大小
を判定することによって行う。即ち、浮遊ゲート電極５
に電子が注入された状態では、この浮遊ゲート電極５の
下側の溝底面は、制御ゲート電極３の正電界が低減され
てチャネルが形成されず、流れる電流は小さい。これに
対し、浮遊ゲート電極５に電子が注入されていない状態
では、制御ゲート電極３の正電界がこの浮遊ゲート電極
５の下側にあるシリコン基板１に加わり、チャネルが形
成されて大きな電流が流れる。
８とソース領域９間に電圧を印加し、流れる電流の大小
を判定することによって行う。即ち、浮遊ゲート電極５
に電子が注入された状態では、この浮遊ゲート電極５の
下側の溝底面は、制御ゲート電極３の正電界が低減され
てチャネルが形成されず、流れる電流は小さい。これに
対し、浮遊ゲート電極５に電子が注入されていない状態
では、制御ゲート電極３の正電界がこの浮遊ゲート電極
５の下側にあるシリコン基板１に加わり、チャネルが形
成されて大きな電流が流れる。
【０００７】前記文献によれば、このような構造の不揮
発性メモリでは、溝底面に形成された絶縁膜２の一部を
トンネル酸化膜２ｘとして使用できる。また、浮遊ゲー
ト・制御ゲート間絶縁膜は、溝側壁上に積層された絶縁
体膜の内の浮遊ゲート電極５と制御ゲート電極３とに挟
まれている絶縁体膜で構成できる。このため、カップリ
ング比を大きくできるので、効率の良い書き込み・消去
特性が得られ、かつ電源電圧低減などの効果も期待でき
ると記載されている。
発性メモリでは、溝底面に形成された絶縁膜２の一部を
トンネル酸化膜２ｘとして使用できる。また、浮遊ゲー
ト・制御ゲート間絶縁膜は、溝側壁上に積層された絶縁
体膜の内の浮遊ゲート電極５と制御ゲート電極３とに挟
まれている絶縁体膜で構成できる。このため、カップリ
ング比を大きくできるので、効率の良い書き込み・消去
特性が得られ、かつ電源電圧低減などの効果も期待でき
ると記載されている。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
不揮発性メモリでは、次のような課題があった。即ち、
ドレイン領域８と浮遊ゲート電極５との間のトンネル酸
化膜２ｘは、メモリセル形成用の溝底部の中央に形成さ
れる。このため、薄い筒状に形成された浮遊ゲート電極
５の端部と、ドレイン領域８との間で非常に精密な位置
合わせが必要になり、一定の位置精度を保つためには、
浮遊ゲート電極５の厚さを一定値以上に設定する必要が
あった。更に、各メモリセルのトンネル酸化膜２ｘは、
平面上に配置されるので、メモリの集積度の向上には限
界があった。
不揮発性メモリでは、次のような課題があった。即ち、
ドレイン領域８と浮遊ゲート電極５との間のトンネル酸
化膜２ｘは、メモリセル形成用の溝底部の中央に形成さ
れる。このため、薄い筒状に形成された浮遊ゲート電極
５の端部と、ドレイン領域８との間で非常に精密な位置
合わせが必要になり、一定の位置精度を保つためには、
浮遊ゲート電極５の厚さを一定値以上に設定する必要が
あった。更に、各メモリセルのトンネル酸化膜２ｘは、
平面上に配置されるので、メモリの集積度の向上には限
界があった。
【０００９】本発明は、前記従来技術が持っていた課題
を解決し、集積度が高く、かつ特性の良い不揮発性メモ
リを提供するものである。
を解決し、集積度が高く、かつ特性の良い不揮発性メモ
リを提供するものである。
【００１０】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、不揮発性メモリにおい
て、第１導電型のシリコン基板に対してほぼ垂直に埋め
込まれた素子分離絶縁膜と、前記素子分離絶縁膜の内周
面に沿って設けられ、前記シリコン基板側及びその反対
の表面側に第２導電型の不純物が拡散されて形成された
ソース領域及びドレイン領域とその中間に第１導電型の
アクティブ領域を有するシリコンで構成されたチャネル
と、前記チャネルの内周面に沿って設けられたゲート絶
縁膜と、前記ゲート絶縁膜の内周面に沿って設けられて
記憶データに応じた電荷を保持する浮遊ゲート電極と、
前記浮遊ゲート電極の内周面に沿って設けられたゲート
間絶縁膜と、前記ゲート間絶縁膜の内側に埋め込まれた
制御ゲート電極とを備えている。
に、本発明の内の第１の発明は、不揮発性メモリにおい
て、第１導電型のシリコン基板に対してほぼ垂直に埋め
込まれた素子分離絶縁膜と、前記素子分離絶縁膜の内周
面に沿って設けられ、前記シリコン基板側及びその反対
の表面側に第２導電型の不純物が拡散されて形成された
ソース領域及びドレイン領域とその中間に第１導電型の
アクティブ領域を有するシリコンで構成されたチャネル
と、前記チャネルの内周面に沿って設けられたゲート絶
縁膜と、前記ゲート絶縁膜の内周面に沿って設けられて
記憶データに応じた電荷を保持する浮遊ゲート電極と、
前記浮遊ゲート電極の内周面に沿って設けられたゲート
間絶縁膜と、前記ゲート間絶縁膜の内側に埋め込まれた
制御ゲート電極とを備えている。
【００１１】第２の発明は、不揮発性メモリにおいて、
第１導電型のシリコン基板上にほぼ垂直に設けられ、該
シリコン基板側及びその反対の表面側に第２導電型の不
純物が拡散されて形成されたソース領域及びドレイン領
域とその中間に第１導電型のアクティブ領域を有する柱
状のシリコンで構成されたチャネルと、前記チャネルの
外周面に沿って設けられたゲート絶縁膜と、前記ゲート
絶縁膜の外周面に沿って設けられて記憶データに応じた
電荷を保持する浮遊ゲート電極と、前記浮遊ゲート電極
の外周面に沿って設けられたゲート間絶縁膜と、前記ゲ
ート間絶縁膜の外周面に沿って設けられた制御ゲート電
極と、前記制御ゲート電極の外側に格子状に埋め込まれ
た素子分離絶縁膜とを備えている。
第１導電型のシリコン基板上にほぼ垂直に設けられ、該
シリコン基板側及びその反対の表面側に第２導電型の不
純物が拡散されて形成されたソース領域及びドレイン領
域とその中間に第１導電型のアクティブ領域を有する柱
状のシリコンで構成されたチャネルと、前記チャネルの
外周面に沿って設けられたゲート絶縁膜と、前記ゲート
絶縁膜の外周面に沿って設けられて記憶データに応じた
電荷を保持する浮遊ゲート電極と、前記浮遊ゲート電極
の外周面に沿って設けられたゲート間絶縁膜と、前記ゲ
ート間絶縁膜の外周面に沿って設けられた制御ゲート電
極と、前記制御ゲート電極の外側に格子状に埋め込まれ
た素子分離絶縁膜とを備えている。
【００１２】第３の発明は、不揮発性メモリにおいて、
第１の発明と同様の素子分離絶縁膜、チャネル、及びゲ
ート絶縁膜と、前記ゲート絶縁膜の内側の前記シリコン
基板側に絶縁膜を介して所定の深さまで埋め込まれて記
憶データに応じた電荷を保持する浮遊ゲート電極と、前
記浮遊ゲート電極の表面に設けられたゲート間絶縁膜
と、前記ゲート絶縁膜の内側の前記ゲート間絶縁膜上に
埋め込まれた制御ゲート電極とを備えている。
第１の発明と同様の素子分離絶縁膜、チャネル、及びゲ
ート絶縁膜と、前記ゲート絶縁膜の内側の前記シリコン
基板側に絶縁膜を介して所定の深さまで埋め込まれて記
憶データに応じた電荷を保持する浮遊ゲート電極と、前
記浮遊ゲート電極の表面に設けられたゲート間絶縁膜
と、前記ゲート絶縁膜の内側の前記ゲート間絶縁膜上に
埋め込まれた制御ゲート電極とを備えている。
【００１３】第１〜第３の発明によれば、以上のように
不揮発性メモリを構成したので、次のような作用が行わ
れる。データ書き込みは、浮遊ゲート電極への電子の注
入、及び引き抜きによって行われる。例えば、データ
“１”を書き込む場合、制御ゲート電極及びドレイン領
域に正電圧を印加して、ドレイン領域からソース領域へ
電流を流し、熱電子を浮遊ゲート電極に注入する。ま
た、データ“０”を書き込む場合、ソース領域に正電圧
を印加して、浮遊ゲート電極上の電子を引き抜く。浮遊
ゲート電極は、周囲から絶縁されているので、注入され
た電子はそのまま保持され、電源の有無にかかわらず、
データが消滅することはない。一方、データの読み出し
は、浮遊ゲート電極上の電子の有無によるドレイン領域
からソース領域へ流れる電流の相違を検出することによ
って行われる。
不揮発性メモリを構成したので、次のような作用が行わ
れる。データ書き込みは、浮遊ゲート電極への電子の注
入、及び引き抜きによって行われる。例えば、データ
“１”を書き込む場合、制御ゲート電極及びドレイン領
域に正電圧を印加して、ドレイン領域からソース領域へ
電流を流し、熱電子を浮遊ゲート電極に注入する。ま
た、データ“０”を書き込む場合、ソース領域に正電圧
を印加して、浮遊ゲート電極上の電子を引き抜く。浮遊
ゲート電極は、周囲から絶縁されているので、注入され
た電子はそのまま保持され、電源の有無にかかわらず、
データが消滅することはない。一方、データの読み出し
は、浮遊ゲート電極上の電子の有無によるドレイン領域
からソース領域へ流れる電流の相違を検出することによ
って行われる。
【００１４】第４の発明は、第１〜第３の発明におい
て、浮遊ゲート電極を、ゲート絶縁膜を介してチャネル
のソース領域と一部のアクティブ領域に対向するように
形成している。更に、制御ゲート電極を、ゲート間絶縁
膜を介して浮遊ゲート電極に対向すると共に、ゲート絶
縁膜を介してチャネルのドレイン領域と一部のアクティ
ブ領域に対向するように形成している。
て、浮遊ゲート電極を、ゲート絶縁膜を介してチャネル
のソース領域と一部のアクティブ領域に対向するように
形成している。更に、制御ゲート電極を、ゲート間絶縁
膜を介して浮遊ゲート電極に対向すると共に、ゲート絶
縁膜を介してチャネルのドレイン領域と一部のアクティ
ブ領域に対向するように形成している。
【００１５】第４の発明によれば、次のような作用が行
われる。ドレイン領域とソース領域の間には、浮遊ゲー
ト電極を有する記憶用のトランジスタで構成されるチャ
ネルと、浮遊ゲート電極を持たない通常のスイッチ用の
トランジスタで構成されるチャネルが直列に接続され
る。２つのトランジスタは、制御ゲート電極に与えられ
る選択信号で共通制御される。これにより、浮遊ゲート
電極から電子が過剰に引き抜かれて、記憶用のトランジ
スタがディプレッション型になって常時オン状態に変化
しても、選択信号で選択されない限りスイッチ用のトラ
ンジスタはオフ状態となり、誤読み出しが行われること
はない。
われる。ドレイン領域とソース領域の間には、浮遊ゲー
ト電極を有する記憶用のトランジスタで構成されるチャ
ネルと、浮遊ゲート電極を持たない通常のスイッチ用の
トランジスタで構成されるチャネルが直列に接続され
る。２つのトランジスタは、制御ゲート電極に与えられ
る選択信号で共通制御される。これにより、浮遊ゲート
電極から電子が過剰に引き抜かれて、記憶用のトランジ
スタがディプレッション型になって常時オン状態に変化
しても、選択信号で選択されない限りスイッチ用のトラ
ンジスタはオフ状態となり、誤読み出しが行われること
はない。
【００１６】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示す不揮発性メモリの構成図であ
る。この不揮発性メモリは、ｐ型のシリコン基板１０上
に、各メモリセルを分離するための素子分離絶縁膜１１
が格子状に埋め込まれている。素子分離絶縁膜１１で分
離された各領域には、この素子分離絶縁膜１１の側面に
シリコン基板１０の一部であるｐ型シリコンによるアク
ティブ領域１２が形成されている。アクティブ領域１２
の下部、即ちシリコン基板１０側は、高濃度のｎ＋イオ
ンが注入された共通ソース領域１３となっている。ま
た、アクティブ領域１２の上部は、ｎイオンが注入され
たドレイン領域１４となっており、これらの共通ソース
領域１３、アクティブ領域１２、及びドレイン領域１４
によって、記憶用のトランジスタのチャネルが構成され
ている。
明の第１の実施形態を示す不揮発性メモリの構成図であ
る。この不揮発性メモリは、ｐ型のシリコン基板１０上
に、各メモリセルを分離するための素子分離絶縁膜１１
が格子状に埋め込まれている。素子分離絶縁膜１１で分
離された各領域には、この素子分離絶縁膜１１の側面に
シリコン基板１０の一部であるｐ型シリコンによるアク
ティブ領域１２が形成されている。アクティブ領域１２
の下部、即ちシリコン基板１０側は、高濃度のｎ＋イオ
ンが注入された共通ソース領域１３となっている。ま
た、アクティブ領域１２の上部は、ｎイオンが注入され
たドレイン領域１４となっており、これらの共通ソース
領域１３、アクティブ領域１２、及びドレイン領域１４
によって、記憶用のトランジスタのチャネルが構成され
ている。
【００１７】素子分離絶縁膜１１の側面に接触して形成
された四角い筒状のアクティブ領域１２、共通ソース領
域１３、及びドレイン領域１４の内側の底面及び側面に
は、それぞれ絶縁膜１５及びゲート絶縁膜１６が形成さ
れている。０筒状に形成されたゲート絶縁膜１６の内側
には、導電性のポリシリコンによる浮遊ゲート電極１７
が形成され、更にこの浮遊ゲート電極１７の内側にゲー
ト間絶縁膜１８を介して制御ゲート電極１９が形成され
ている。
された四角い筒状のアクティブ領域１２、共通ソース領
域１３、及びドレイン領域１４の内側の底面及び側面に
は、それぞれ絶縁膜１５及びゲート絶縁膜１６が形成さ
れている。０筒状に形成されたゲート絶縁膜１６の内側
には、導電性のポリシリコンによる浮遊ゲート電極１７
が形成され、更にこの浮遊ゲート電極１７の内側にゲー
ト間絶縁膜１８を介して制御ゲート電極１９が形成され
ている。
【００１８】図３（１）〜（９）は、図１の不揮発性メ
モリの製造方法を示す工程図である。この不揮発性メモ
リは、次のような工程１〜工程１０で製造される。
モリの製造方法を示す工程図である。この不揮発性メモ
リは、次のような工程１〜工程１０で製造される。
【００１９】（１） 工程１ ｐ型のシリコン基板１０の表面に窒化膜を成膜し、パタ
ーニングによって矩形の島状パターンが縦横に整然と配
置された窒化膜によるマスクパターンＭ１を形成する。 （２） 工程２ マスクパターンＭ１をエッチング用のマスクとして、ド
ライエッチング等によってシリコン基板１０をエッチン
グする。これにより、例えば、幅０．１〜０．２μｍ、
深さ０．３〜１μｍ程度の溝１０ａが格子状に形成され
る。
ーニングによって矩形の島状パターンが縦横に整然と配
置された窒化膜によるマスクパターンＭ１を形成する。 （２） 工程２ マスクパターンＭ１をエッチング用のマスクとして、ド
ライエッチング等によってシリコン基板１０をエッチン
グする。これにより、例えば、幅０．１〜０．２μｍ、
深さ０．３〜１μｍ程度の溝１０ａが格子状に形成され
る。
【００２０】（３） 工程３ ＣＶＤ（Chemical Vapour Deposition）により酸化膜を
成膜し、エッチバックすることで溝１０ａの中に素子分
離絶縁膜１１を埋め込む。 （４） 工程４ マスクパターンＭ１を除去し、その表面に窒化膜を成膜
する。そして、異方性エッチングにより、素子分離絶縁
膜１１の上部の突起部の周囲に、窒化膜で構成されるマ
スクパターンＭ２を自己整合的に形成する。
成膜し、エッチバックすることで溝１０ａの中に素子分
離絶縁膜１１を埋め込む。 （４） 工程４ マスクパターンＭ１を除去し、その表面に窒化膜を成膜
する。そして、異方性エッチングにより、素子分離絶縁
膜１１の上部の突起部の周囲に、窒化膜で構成されるマ
スクパターンＭ２を自己整合的に形成する。
【００２１】（５） 工程５ マスクパターンＭ２と素子分離絶縁膜１１をマスクとし
て、ドライエッチング等によってシリコン基板１０をエ
ッチングする。この結果、素子分離絶縁膜１１の側面
で、マスクパターンＭ２の下側部分にアクティブ領域１
２となるｐ型シリコンが残り、その内側には凹部１０ｂ
が形成される。
て、ドライエッチング等によってシリコン基板１０をエ
ッチングする。この結果、素子分離絶縁膜１１の側面
で、マスクパターンＭ２の下側部分にアクティブ領域１
２となるｐ型シリコンが残り、その内側には凹部１０ｂ
が形成される。
【００２２】（６） 工程６ アクティブ領域１２の表面、即ち凹部１０ｂの内部壁面
に窒化膜によるイオン注入用のマスクパターンＭ３を形
成し、その後、シリコン基板１０の上方から砒素、燐等
の高濃度のｎ＋イオンを注入し、共通ソース領域１３を
形成する。イオン注入のドーズ量及びエネルギーは、素
子分離絶縁膜１１で分離された隣接するアクティブ領域
１２が、共通ソース領域１３で接続されるように、寸法
や形成熱処理温度等を考慮して、適切な条件を設定す
る。このイオン注入によって、注入されたドーパント不
純物が２次元的に拡散され、マスクパターンＭ３の下部
のシリコン基板領域から回り込んで、図に示すように、
アクティブ領域１２の下部にも共通ソース領域１３が形
成される。
に窒化膜によるイオン注入用のマスクパターンＭ３を形
成し、その後、シリコン基板１０の上方から砒素、燐等
の高濃度のｎ＋イオンを注入し、共通ソース領域１３を
形成する。イオン注入のドーズ量及びエネルギーは、素
子分離絶縁膜１１で分離された隣接するアクティブ領域
１２が、共通ソース領域１３で接続されるように、寸法
や形成熱処理温度等を考慮して、適切な条件を設定す
る。このイオン注入によって、注入されたドーパント不
純物が２次元的に拡散され、マスクパターンＭ３の下部
のシリコン基板領域から回り込んで、図に示すように、
アクティブ領域１２の下部にも共通ソース領域１３が形
成される。
【００２３】（７） 工程７ エッチバックやＣＭＰ等により、マスクパターンＭ２全
部と素子分離絶縁膜１１の上部を除去する。そして、砒
素、燐等のｎイオンを注入し、アクティブ領域１２の上
部にドレイン領域１４を形成する。 （８） 工程８ マスクパターンＭ３を除去し、その後、熱酸化またはＣ
ＶＤ成膜及びエッチバック等により、凹部１０ｂの底部
に絶縁膜１５を形成すると共に、この凹部１０ｂの内側
側面に膜厚３〜２０ｎｍ程度のゲート絶縁膜１６を形成
する。更に、ｎ ＋ポリシリコンの成膜及び異方性エッチ
ングを行い、ゲート絶縁膜１６の内側表面に、ｎ＋ポリ
シリコンによる浮遊ゲート電極１７を形成する。浮遊ゲ
ート電極１７の厚さは、０．０５〜０．２μｍ程度とす
る。
部と素子分離絶縁膜１１の上部を除去する。そして、砒
素、燐等のｎイオンを注入し、アクティブ領域１２の上
部にドレイン領域１４を形成する。 （８） 工程８ マスクパターンＭ３を除去し、その後、熱酸化またはＣ
ＶＤ成膜及びエッチバック等により、凹部１０ｂの底部
に絶縁膜１５を形成すると共に、この凹部１０ｂの内側
側面に膜厚３〜２０ｎｍ程度のゲート絶縁膜１６を形成
する。更に、ｎ ＋ポリシリコンの成膜及び異方性エッチ
ングを行い、ゲート絶縁膜１６の内側表面に、ｎ＋ポリ
シリコンによる浮遊ゲート電極１７を形成する。浮遊ゲ
ート電極１７の厚さは、０．０５〜０．２μｍ程度とす
る。
【００２４】（９） 工程９ 浮遊ゲート電極１７の内側表面に、酸化膜と窒化膜の積
層膜等によるゲート間絶縁膜１８を形成し、中央の凹部
にｎ＋ポリシリコンを埋め込んで、制御ゲート電極１９
を形成する。 （１０） 工程１０ その後、周知の従来技術により、各ドレイン領域１４及
び各制御ゲート電極１９に対する配線等を行い、メモリ
が完成する。このような不揮発性メモリの動作原理は、
従来の不揮発性メモリの動作と同様である。
層膜等によるゲート間絶縁膜１８を形成し、中央の凹部
にｎ＋ポリシリコンを埋め込んで、制御ゲート電極１９
を形成する。 （１０） 工程１０ その後、周知の従来技術により、各ドレイン領域１４及
び各制御ゲート電極１９に対する配線等を行い、メモリ
が完成する。このような不揮発性メモリの動作原理は、
従来の不揮発性メモリの動作と同様である。
【００２５】即ち、各メモリセルへのデータ書き込み
は、浮遊ゲート電極１７への電子の注入、及び引き抜き
によって行われる。例えば、“１”を書き込む場合、制
御ゲート電極１９及びドレイン領域１４に正電圧を印加
し、このドレイン領域１４から共通ソース領域１３へ電
流を流し、熱電子を浮遊ゲート電極１７に注入する。ま
た、“０”を書き込む場合、共通ソース領域１３に正電
圧を印加して、浮遊ゲート電極１７上の電子を引き抜
く。データの読み出しは、浮遊ゲート電極１７上の電子
の有無によるソース・ドレイン間の閾値電圧の相違を利
用して行う。
は、浮遊ゲート電極１７への電子の注入、及び引き抜き
によって行われる。例えば、“１”を書き込む場合、制
御ゲート電極１９及びドレイン領域１４に正電圧を印加
し、このドレイン領域１４から共通ソース領域１３へ電
流を流し、熱電子を浮遊ゲート電極１７に注入する。ま
た、“０”を書き込む場合、共通ソース領域１３に正電
圧を印加して、浮遊ゲート電極１７上の電子を引き抜
く。データの読み出しは、浮遊ゲート電極１７上の電子
の有無によるソース・ドレイン間の閾値電圧の相違を利
用して行う。
【００２６】以上のように、この第１の実施形態の不揮
発性メモリは、各メモリセルのアクティブ領域１２及び
浮遊ゲート電極１７を、シリコン基板１０に対して垂直
方向に対向するように設けている。これにより、アクテ
ィブ領域１２と浮遊ゲート電極１７の対向面積を大きく
設定することが可能になる。従って、容易に位置精度を
保つことが可能になって、メモリの集積度及び性能が向
上するという利点がある。
発性メモリは、各メモリセルのアクティブ領域１２及び
浮遊ゲート電極１７を、シリコン基板１０に対して垂直
方向に対向するように設けている。これにより、アクテ
ィブ領域１２と浮遊ゲート電極１７の対向面積を大きく
設定することが可能になる。従って、容易に位置精度を
保つことが可能になって、メモリの集積度及び性能が向
上するという利点がある。
【００２７】（第２の実施形態）図４は、本発明の第２
の実施形態を示す不揮発性メモリの構成図であり、図１
中の要素と共通の要素には共通の符号が付されている。
この図４の不揮発性メモリと、図１の不揮発性メモリと
の相違は、浮遊ゲート電極と制御ゲート電極の構造であ
る。即ち、図４の浮遊ゲート電極１７Ａは、ドレイン領
域１４とオーバーラップしないように、凹部１０ｂの途
中の深さまで形成されている。更に、制御ゲート電極１
９Ａは、ゲート間絶縁膜１８Ａを介して浮遊ゲート電極
１７Ａに接すると共に、ゲート絶縁膜１６を介してアク
ティブ領域１２及びドレイン領域１４に接するように形
成されている。その他の構成は、図１と同様である。こ
のような構造により、ドレイン領域１４と共通ソース領
域１３の間に、浮遊ゲートを有するメモリ用のトランジ
スタと、浮遊ゲートを持たないスイッチ用のトランジス
タが直列に接続されたメモリセルが形成される。
の実施形態を示す不揮発性メモリの構成図であり、図１
中の要素と共通の要素には共通の符号が付されている。
この図４の不揮発性メモリと、図１の不揮発性メモリと
の相違は、浮遊ゲート電極と制御ゲート電極の構造であ
る。即ち、図４の浮遊ゲート電極１７Ａは、ドレイン領
域１４とオーバーラップしないように、凹部１０ｂの途
中の深さまで形成されている。更に、制御ゲート電極１
９Ａは、ゲート間絶縁膜１８Ａを介して浮遊ゲート電極
１７Ａに接すると共に、ゲート絶縁膜１６を介してアク
ティブ領域１２及びドレイン領域１４に接するように形
成されている。その他の構成は、図１と同様である。こ
のような構造により、ドレイン領域１４と共通ソース領
域１３の間に、浮遊ゲートを有するメモリ用のトランジ
スタと、浮遊ゲートを持たないスイッチ用のトランジス
タが直列に接続されたメモリセルが形成される。
【００２８】これにより、例えば、データの書き込み時
に浮遊ゲート電極１７Ａの電子が過剰に引き抜かれて、
メモリ用のトランジスタのチャネルがディプレッション
になった場合においても、データを正確に読み取ること
ができる。即ち、メモリ用のトランジスタがディプレッ
ションになると、制御ゲート電極１９Ａが選択されなく
ても、このディプレッション型のトランジスタに電流が
流れて誤読み出しが発生する。従って、制御ゲート電極
１９Ａに与えられる選択信号によってオン／オフ制御さ
れるスイッチ用のトランジスタが、メモリ用のトランジ
スタに直列に接続されることにより、誤読み出しを防止
してデータを正確に読み取ることができる。
に浮遊ゲート電極１７Ａの電子が過剰に引き抜かれて、
メモリ用のトランジスタのチャネルがディプレッション
になった場合においても、データを正確に読み取ること
ができる。即ち、メモリ用のトランジスタがディプレッ
ションになると、制御ゲート電極１９Ａが選択されなく
ても、このディプレッション型のトランジスタに電流が
流れて誤読み出しが発生する。従って、制御ゲート電極
１９Ａに与えられる選択信号によってオン／オフ制御さ
れるスイッチ用のトランジスタが、メモリ用のトランジ
スタに直列に接続されることにより、誤読み出しを防止
してデータを正確に読み取ることができる。
【００２９】以上のように、この第２の実施形態の不揮
発性メモリは、第１の実施形態の不揮発性メモリの利点
に加えて、動作が安定して誤読み出しが防止できるとい
う利点がある。
発性メモリは、第１の実施形態の不揮発性メモリの利点
に加えて、動作が安定して誤読み出しが防止できるとい
う利点がある。
【００３０】（第３の実施形態）図５は、本発明の第３
の実施形態を示す不揮発性メモリの構成図である。この
不揮発性メモリは、ｐ型のシリコン基板２０上に、一定
間隔で縦及び横に柱状の複数のアクティブ領域２１が配
置されている。シリコン基板２０の表面とアクティブ領
域２１の下部が、ｎ＋イオンの注入された共通ソース領
域２２となっている。また、アクティブ領域２１の上部
は、ｎイオンが注入されたドレイン領域２３となってい
る。
の実施形態を示す不揮発性メモリの構成図である。この
不揮発性メモリは、ｐ型のシリコン基板２０上に、一定
間隔で縦及び横に柱状の複数のアクティブ領域２１が配
置されている。シリコン基板２０の表面とアクティブ領
域２１の下部が、ｎ＋イオンの注入された共通ソース領
域２２となっている。また、アクティブ領域２１の上部
は、ｎイオンが注入されたドレイン領域２３となってい
る。
【００３１】柱状のアクティブ領域２１を除くシリコン
基板２０の表面には、絶縁膜２４が形成され、この柱状
のアクティブ領域２１の側面には、これを取り囲むよう
にゲート絶縁膜２５が形成されている。ゲート絶縁膜２
５の側面には、浮遊ゲート電極２６が形成され、更にこ
の浮遊ゲート電極２６の外側にゲート間絶縁膜２７を介
して制御ゲート電極２８が形成されている。各アクティ
ブ領域２１に対応して形成された制御ゲート電極２８の
間は、素子分離絶縁膜２９で埋められている。
基板２０の表面には、絶縁膜２４が形成され、この柱状
のアクティブ領域２１の側面には、これを取り囲むよう
にゲート絶縁膜２５が形成されている。ゲート絶縁膜２
５の側面には、浮遊ゲート電極２６が形成され、更にこ
の浮遊ゲート電極２６の外側にゲート間絶縁膜２７を介
して制御ゲート電極２８が形成されている。各アクティ
ブ領域２１に対応して形成された制御ゲート電極２８の
間は、素子分離絶縁膜２９で埋められている。
【００３２】このような不揮発性メモリは、概略次のよ
うに製造される。まず、シリコン基板２０を、柱状のア
クティブ領域２１を残すようにマスクしてエッチングす
る。エッチングによって形成された柱状のアクティブ領
域２１の側面にイオン注入用のマスクとなる窒化膜を形
成し、シリコン基板２０の上方から砒素、燐等のイオン
注入を行い、共通ソース領域２２及びドレイン領域２３
を形成する。
うに製造される。まず、シリコン基板２０を、柱状のア
クティブ領域２１を残すようにマスクしてエッチングす
る。エッチングによって形成された柱状のアクティブ領
域２１の側面にイオン注入用のマスクとなる窒化膜を形
成し、シリコン基板２０の上方から砒素、燐等のイオン
注入を行い、共通ソース領域２２及びドレイン領域２３
を形成する。
【００３３】次に、アクティブ領域２１の側面に形成し
た窒化膜を除去し、この柱状のアクティブ領域２１の周
囲に、ゲート絶縁膜２５、浮遊ゲート電極２６、ゲート
間絶縁膜２７、及び制御ゲート電極２８を順次、自己整
合的に形成する。更に、各アクティブ領域２１毎に形成
された制御ゲート電極２８の間に、素子分離絶縁膜２９
を埋め込み、図５のような構造の不揮発性メモリが得ら
れる。この不揮発性メモリの動作原理は、図１の不揮発
性メモリと同様である。
た窒化膜を除去し、この柱状のアクティブ領域２１の周
囲に、ゲート絶縁膜２５、浮遊ゲート電極２６、ゲート
間絶縁膜２７、及び制御ゲート電極２８を順次、自己整
合的に形成する。更に、各アクティブ領域２１毎に形成
された制御ゲート電極２８の間に、素子分離絶縁膜２９
を埋め込み、図５のような構造の不揮発性メモリが得ら
れる。この不揮発性メモリの動作原理は、図１の不揮発
性メモリと同様である。
【００３４】以上のように、この第３の実施形態の不揮
発性メモリは、柱状のアクティブ領域２１の周囲に、浮
遊ゲート電極２６及び制御ゲート電極２８が配置されて
いるので、ゲート絶縁膜２５の表面積よりもゲート間絶
縁膜２７の表面積が大きくなる。これにより、第１の実
施形態の不揮発性メモリの利点に加えて、図１の不揮発
性メモリよりもカップリング比を大きくすることが可能
になり、低い電圧で書き込み及び消去を行うことができ
るという利点がある。更に、柱状のアクティブ領域２１
の他は、マスクを使用せずにすべて自己整合的に形成で
きるので、製造工程が簡素化できるという利点がある。
発性メモリは、柱状のアクティブ領域２１の周囲に、浮
遊ゲート電極２６及び制御ゲート電極２８が配置されて
いるので、ゲート絶縁膜２５の表面積よりもゲート間絶
縁膜２７の表面積が大きくなる。これにより、第１の実
施形態の不揮発性メモリの利点に加えて、図１の不揮発
性メモリよりもカップリング比を大きくすることが可能
になり、低い電圧で書き込み及び消去を行うことができ
るという利点がある。更に、柱状のアクティブ領域２１
の他は、マスクを使用せずにすべて自己整合的に形成で
きるので、製造工程が簡素化できるという利点がある。
【００３５】（第４の実施形態）図６は、本発明の第４
の実施形態を示す不揮発性メモリの構成図であり、図５
中の要素と共通の要素には共通の符号が付されている。
この図６の不揮発性メモリと、図５の不揮発性メモリと
の相違は、浮遊ゲート電極と制御ゲート電極の構造であ
る。即ち、図６の浮遊ゲート電極２６Ａは、ドレイン領
域２３とオーバーラップしないように、柱状のアクティ
ブ領域２１の途中の高さまで形成されている。更に、制
御ゲート電極２８Ａは、ゲート間絶縁膜２７Ａを介して
浮遊ゲート電極２６Ａに接すると共に、ゲート絶縁膜２
５を介してアクティブ領域２１及びドレイン領域２３に
接するように形成されている。その他の構成は、図５と
同様である。
の実施形態を示す不揮発性メモリの構成図であり、図５
中の要素と共通の要素には共通の符号が付されている。
この図６の不揮発性メモリと、図５の不揮発性メモリと
の相違は、浮遊ゲート電極と制御ゲート電極の構造であ
る。即ち、図６の浮遊ゲート電極２６Ａは、ドレイン領
域２３とオーバーラップしないように、柱状のアクティ
ブ領域２１の途中の高さまで形成されている。更に、制
御ゲート電極２８Ａは、ゲート間絶縁膜２７Ａを介して
浮遊ゲート電極２６Ａに接すると共に、ゲート絶縁膜２
５を介してアクティブ領域２１及びドレイン領域２３に
接するように形成されている。その他の構成は、図５と
同様である。
【００３６】このような構造により、ドレイン領域２３
と共通ソース領域２２の間に、浮遊ゲートを有するメモ
リ用のトランジスタと、浮遊ゲートを持たないスイッチ
用のトランジスタが直列に接続されたメモリセルが形成
される。この不揮発性メモリの動作原理は、図１の不揮
発性メモリと同様である。
と共通ソース領域２２の間に、浮遊ゲートを有するメモ
リ用のトランジスタと、浮遊ゲートを持たないスイッチ
用のトランジスタが直列に接続されたメモリセルが形成
される。この不揮発性メモリの動作原理は、図１の不揮
発性メモリと同様である。
【００３７】以上のように、この第４の実施形態の不揮
発性メモリは、第３の実施形態の不揮発性メモリの利点
に加えて、第２の実施形態と同様に、データの書き込み
時に浮遊ゲート電極２６Ａの電子が過剰に引き抜かれて
も、誤読み出しを防止してデータを正確に読み取ること
ができるという利点がある。
発性メモリは、第３の実施形態の不揮発性メモリの利点
に加えて、第２の実施形態と同様に、データの書き込み
時に浮遊ゲート電極２６Ａの電子が過剰に引き抜かれて
も、誤読み出しを防止してデータを正確に読み取ること
ができるという利点がある。
【００３８】（第５の実施形態）図７は、本発明の第５
の実施形態を示す不揮発性メモリの構成図である。この
不揮発性メモリは、ｐ型のシリコン基板３０上に、各メ
モリセルを分離するための素子分離絶縁膜３１が格子状
に埋め込まれている。素子分離絶縁膜３１で分離された
各領域には、この素子分離絶縁膜３１の側面にシリコン
基板３０の一部であるｐ型シリコンによるアクティブ領
域３２が形成されている。アクティブ領域３２の下部、
即ちシリコン基板３０側は、高濃度のｎ＋イオンが注入
された共通ソース領域３３となっている。また、アクテ
ィブ領域３２の上部は、ｎイオンが注入されたドレイン
領域４４となっている。
の実施形態を示す不揮発性メモリの構成図である。この
不揮発性メモリは、ｐ型のシリコン基板３０上に、各メ
モリセルを分離するための素子分離絶縁膜３１が格子状
に埋め込まれている。素子分離絶縁膜３１で分離された
各領域には、この素子分離絶縁膜３１の側面にシリコン
基板３０の一部であるｐ型シリコンによるアクティブ領
域３２が形成されている。アクティブ領域３２の下部、
即ちシリコン基板３０側は、高濃度のｎ＋イオンが注入
された共通ソース領域３３となっている。また、アクテ
ィブ領域３２の上部は、ｎイオンが注入されたドレイン
領域４４となっている。
【００３９】素子分離絶縁膜３１の側面に接触して形成
された四角い筒状のアクティブ領域３２、共通ソース領
域３３、及びドレイン領域３４の内側の底面及び側面に
は、それぞれ絶縁膜３５及びゲート絶縁膜３６が形成さ
れている。絶縁膜３５及びゲート絶縁膜３６で形成され
た凹部の下半分には、このゲート絶縁膜３６を介してア
クティブ領域３２に接するように、導電性のポリシリコ
ンによる浮遊ゲート電極３７が埋め込まれている。浮遊
ゲート電極３７が埋め込まれた凹部の上側には、ゲート
間絶縁膜３８を介して制御ゲート電極３９が埋め込まれ
ている。この不揮発性メモリの動作原理は、図１の不揮
発性メモリと同様である。
された四角い筒状のアクティブ領域３２、共通ソース領
域３３、及びドレイン領域３４の内側の底面及び側面に
は、それぞれ絶縁膜３５及びゲート絶縁膜３６が形成さ
れている。絶縁膜３５及びゲート絶縁膜３６で形成され
た凹部の下半分には、このゲート絶縁膜３６を介してア
クティブ領域３２に接するように、導電性のポリシリコ
ンによる浮遊ゲート電極３７が埋め込まれている。浮遊
ゲート電極３７が埋め込まれた凹部の上側には、ゲート
間絶縁膜３８を介して制御ゲート電極３９が埋め込まれ
ている。この不揮発性メモリの動作原理は、図１の不揮
発性メモリと同様である。
【００４０】以上のように、この第５の実施形態の不揮
発性メモリは、凹部においてシリコン基板３０の面に平
行に浮遊ゲート電極３７、ゲート間絶縁膜３８、及び制
御ゲート電極３９を順次積層して形成している。これに
より、凹部領域の占有面積が縮小され、第１の実施形態
の不揮発性メモリの利点に加えて、更に高集積化を図る
ことができるという利点がある。
発性メモリは、凹部においてシリコン基板３０の面に平
行に浮遊ゲート電極３７、ゲート間絶縁膜３８、及び制
御ゲート電極３９を順次積層して形成している。これに
より、凹部領域の占有面積が縮小され、第１の実施形態
の不揮発性メモリの利点に加えて、更に高集積化を図る
ことができるという利点がある。
【００４１】（第６の実施形態）図８は、本発明の第６
の実施形態を示す不揮発性メモリの構成図であり、図７
中の要素と共通の要素には共通の符号が付されている。
この図８の不揮発性メモリと、図７の不揮発性メモリと
の相違は、浮遊ゲート電極及び制御ゲート電極とアクテ
ィブ領域との位置関係である。即ち、図８の浮遊ゲート
電極３７Ａは、ドレイン領域３４Ａとオーバーラップし
ないように、アクティブ領域３２の途中の高さまで形成
されている。更に、制御ゲート電極３９Ａは、ゲート絶
縁膜３６を介してアクティブ領域３２Ａ及びドレイン領
域３４Ａに接するように形成されている。その他の構成
は、図７と同様である。
の実施形態を示す不揮発性メモリの構成図であり、図７
中の要素と共通の要素には共通の符号が付されている。
この図８の不揮発性メモリと、図７の不揮発性メモリと
の相違は、浮遊ゲート電極及び制御ゲート電極とアクテ
ィブ領域との位置関係である。即ち、図８の浮遊ゲート
電極３７Ａは、ドレイン領域３４Ａとオーバーラップし
ないように、アクティブ領域３２の途中の高さまで形成
されている。更に、制御ゲート電極３９Ａは、ゲート絶
縁膜３６を介してアクティブ領域３２Ａ及びドレイン領
域３４Ａに接するように形成されている。その他の構成
は、図７と同様である。
【００４２】このような構造により、ドレイン領域３４
Ａと共通ソース領域３２の間に、浮遊ゲートを有するメ
モリ用のトランジスタと、浮遊ゲートを持たないスイッ
チ用のトランジスタが直列に接続されたメモリセルが形
成される。この不揮発性メモリの動作原理は、図１の不
揮発性メモリと同様である。
Ａと共通ソース領域３２の間に、浮遊ゲートを有するメ
モリ用のトランジスタと、浮遊ゲートを持たないスイッ
チ用のトランジスタが直列に接続されたメモリセルが形
成される。この不揮発性メモリの動作原理は、図１の不
揮発性メモリと同様である。
【００４３】以上のように、この第６の実施形態の不揮
発性メモリは、第５の実施形態の不揮発性メモリと同様
の利点に加えて、第２の実施形態と同様に、データの書
き込み時に浮遊ゲート電極３７Ａの電子が過剰に引き抜
かれても、誤読み出しを防止してデータを正確に読み取
ることができるという利点がある。
発性メモリは、第５の実施形態の不揮発性メモリと同様
の利点に加えて、第２の実施形態と同様に、データの書
き込み時に浮遊ゲート電極３７Ａの電子が過剰に引き抜
かれても、誤読み出しを防止してデータを正確に読み取
ることができるという利点がある。
【００４４】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｃ）のようなものがある。 （ａ） ｐ型のシリコン基板に、ｎ型のソース領域及び
ドレイン領域を形成しているが、ｎ型のシリコン基板
に、ｐ型のソース領域及びドレイン領域を形成するよう
にしても良い。 （ｂ） 各種のゲート電極や絶縁膜の厚さは、例示した
寸法に限定されない。 （ｃ） 例示した製造工程に限定せず、任意の工程で製
造することができる。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｃ）のようなものがある。 （ａ） ｐ型のシリコン基板に、ｎ型のソース領域及び
ドレイン領域を形成しているが、ｎ型のシリコン基板
に、ｐ型のソース領域及びドレイン領域を形成するよう
にしても良い。 （ｂ） 各種のゲート電極や絶縁膜の厚さは、例示した
寸法に限定されない。 （ｃ） 例示した製造工程に限定せず、任意の工程で製
造することができる。
【００４５】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、アクティブ領域及び浮遊ゲート電極を、シリ
コン基板面に対して垂直方向に対向して設けている。こ
れにより、対向面積を大きく設定することが可能にな
り、チャネルの位置精度を容易に保つことができるよう
になってメモリの集積度及び性能が向上する。
によれば、アクティブ領域及び浮遊ゲート電極を、シリ
コン基板面に対して垂直方向に対向して設けている。こ
れにより、対向面積を大きく設定することが可能にな
り、チャネルの位置精度を容易に保つことができるよう
になってメモリの集積度及び性能が向上する。
【００４６】第２の発明によれば、柱状のアクティブ領
域の周囲に、浮遊ゲート電極と制御ゲート電極を配置し
ているので、ゲート絶縁膜の表面積よりもゲート間絶縁
膜の表面積が大きくなる。これにより、第１の発明の効
果に加えて、カップリング比を大きくすることが可能に
なり、低い電圧で書き込み及び消去を行うことができる
という効果がある。更に、柱状のアクティブ領域の他
は、マスクを使用せずに自己整合的に形成できるので、
製造工程が簡素化できる。
域の周囲に、浮遊ゲート電極と制御ゲート電極を配置し
ているので、ゲート絶縁膜の表面積よりもゲート間絶縁
膜の表面積が大きくなる。これにより、第１の発明の効
果に加えて、カップリング比を大きくすることが可能に
なり、低い電圧で書き込み及び消去を行うことができる
という効果がある。更に、柱状のアクティブ領域の他
は、マスクを使用せずに自己整合的に形成できるので、
製造工程が簡素化できる。
【００４７】第３の発明によれば、アクティブ領域の内
側に、シリコン基板の面に平行に浮遊ゲート電極、ゲー
ト間絶縁膜、及び制御ゲート電極を順次積層して形成し
ている。これにより、電極の占有面積が縮小され、第１
の発明の効果に加えて、更に高集積化を図ることができ
る。
側に、シリコン基板の面に平行に浮遊ゲート電極、ゲー
ト間絶縁膜、及び制御ゲート電極を順次積層して形成し
ている。これにより、電極の占有面積が縮小され、第１
の発明の効果に加えて、更に高集積化を図ることができ
る。
【００４８】第４の発明によれば、制御ゲート電極を、
ゲート間絶縁膜を介して浮遊ゲート電極に対向すると共
に、ゲート絶縁膜を介してチャネルのドレイン領域と一
部のアクティブ領域に対向するように形成している。こ
れにより、ドレイン領域とソース領域の間に、浮遊ゲー
トを有するチャネルによるメモリ用のトランジスタと、
浮遊ゲートを持たないチャネルによるスイッチ用のトラ
ンジスタが直列に接続される。従って、データの書き込
み時に浮遊ゲート電極の電子が過剰に引き抜かれて、メ
モリ用のトランジスタがディプレッションになった場合
でも、スイッチ用のトランジスタが直列に挿入されるの
で、誤読み出しを防止してデータを正確に読み取ること
ができる。
ゲート間絶縁膜を介して浮遊ゲート電極に対向すると共
に、ゲート絶縁膜を介してチャネルのドレイン領域と一
部のアクティブ領域に対向するように形成している。こ
れにより、ドレイン領域とソース領域の間に、浮遊ゲー
トを有するチャネルによるメモリ用のトランジスタと、
浮遊ゲートを持たないチャネルによるスイッチ用のトラ
ンジスタが直列に接続される。従って、データの書き込
み時に浮遊ゲート電極の電子が過剰に引き抜かれて、メ
モリ用のトランジスタがディプレッションになった場合
でも、スイッチ用のトランジスタが直列に挿入されるの
で、誤読み出しを防止してデータを正確に読み取ること
ができる。
【図１】本発明の第１の実施形態を示す不揮発性メモリ
の構成図である。
の構成図である。
【図２】従来の不揮発性メモリの構成図である。
【図３】図１の不揮発性メモリの製造方法を示す工程図
である。
である。
【図４】本発明の第２の実施形態を示す不揮発性メモリ
の構成図である。
の構成図である。
【図５】本発明の第３の実施形態を示す不揮発性メモリ
の構成図である。
の構成図である。
【図６】本発明の第４の実施形態を示す不揮発性メモリ
の構成図である。
の構成図である。
【図７】本発明の第５の実施形態を示す不揮発性メモリ
の構成図である。
の構成図である。
【図８】本発明の第６の実施形態を示す不揮発性メモリ
の構成図である。
の構成図である。
１０，２０，３０ シリコン基板 １１，２９，３１ 素子分離絶縁膜 １２，２１，３２ アクティブ領域 １３，２２，３３ 共通ソース領域 １４，２３，３４ ドレイン領域 １５，２４，３５ 絶縁膜 １６，２５，３６ ゲート絶縁膜 １７，２６，３７ 浮遊ゲート電極 １８，２７，３８ ゲート間絶縁膜 １９，２８，３９ 制御ゲート電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA22 AA25 AA31 AA32 AB03 AB09 AC02 AC06 AD15 AD24 AD41 AD51 AD52 AD60 AE02 AE03 AE08 AG10 5F083 EP03 EP22 EP25 EP27 EP35 EP62 EP67 ER02 ER05 ER09 ER14 ER16 ER21 ER22 GA09 GA22 NA01 PR03 5F101 BA04 BA07 BA13 BA14 BB04 BB17 BC02 BC11 BD05 BD16 BD22 BD32 BD33 BD35 BE02 BE05 BE07 BH14
Claims (4)
- 【請求項１】 第１導電型のシリコン基板に対してほぼ
垂直に埋め込まれた素子分離絶縁膜と、 前記素子分離絶縁膜の内周面に沿って設けられ、前記シ
リコン基板側及びその反対の表面側に第２導電型の不純
物が拡散されて形成されたソース領域及びドレイン領域
とその中間に第１導電型のアクティブ領域を有するシリ
コンで構成されたチャネルと、 前記チャネルの内周面に沿って設けられたゲート絶縁膜
と、 前記ゲート絶縁膜の内周面に沿って設けられて記憶デー
タに応じた電荷を保持する浮遊ゲート電極と、 前記浮遊ゲート電極の内周面に沿って設けられたゲート
間絶縁膜と、 前記ゲート間絶縁膜の内側に埋め込まれた制御ゲート電
極とを、 備えたことを特徴とする不揮発性メモリ。 - 【請求項２】 第１導電型のシリコン基板上にほぼ垂直
に設けられ、該シリコン基板側及びその反対の表面側に
第２導電型の不純物が拡散されて形成されたソース領域
及びドレイン領域とその中間に第１導電型のアクティブ
領域を有する柱状のシリコンで構成されたチャネルと、 前記チャネルの外周面に沿って設けられたゲート絶縁膜
と、 前記ゲート絶縁膜の外周面に沿って設けられて記憶デー
タに応じた電荷を保持する浮遊ゲート電極と、 前記浮遊ゲート電極の外周面に沿って設けられたゲート
間絶縁膜と、 前記ゲート間絶縁膜の外周面に沿って設けられた制御ゲ
ート電極と、 前記制御ゲート電極の外側に格子状に埋め込まれた素子
分離絶縁膜とを、 備えたことを特徴とする不揮発性メモリ。 - 【請求項３】 第１導電型のシリコン基板に対してほぼ
垂直に埋め込まれた素子分離絶縁膜と、 前記素子分離絶縁膜の内周面に沿って設けられ、前記シ
リコン基板側及びその反対の表面側に第２導電型の不純
物が拡散されて形成されたソース領域及びドレイン領域
とその中間に第１導電型のアクティブ領域を有するシリ
コンで構成されたチャネルと、 前記チャネルの内周面に沿って設けられたゲート絶縁膜
と、 前記ゲート絶縁膜の内側の前記シリコン基板側に絶縁膜
を介して所定の深さまで埋め込まれて記憶データに応じ
た電荷を保持する浮遊ゲート電極と、 前記浮遊ゲート電極の表面に設けられたゲート間絶縁膜
と、 前記ゲート絶縁膜の内側の前記ゲート間絶縁膜上に埋め
込まれた制御ゲート電極とを、 備えたことを特徴とする不揮発性メモリ。 - 【請求項４】 前記浮遊ゲート電極は、前記ゲート絶縁
膜を介して前記チャネルのソース領域と一部のアクティ
ブ領域に対向するように形成され、前記制御ゲート電極
は、前記ゲート間絶縁膜を介して前記浮遊ゲート電極に
対向すると共に、前記ゲート絶縁膜を介して前記チャネ
ルのドレイン領域と一部のアクティブ領域に対向するよ
うに形成されたことを特徴とする請求項１、２または３
記載の不揮発性メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000066703A JP4332278B2 (ja) | 2000-03-10 | 2000-03-10 | 不揮発性メモリの製造方法 |
| US09/703,609 US6630708B1 (en) | 2000-03-10 | 2000-11-02 | Non-volatile memory and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000066703A JP4332278B2 (ja) | 2000-03-10 | 2000-03-10 | 不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001257276A true JP2001257276A (ja) | 2001-09-21 |
| JP4332278B2 JP4332278B2 (ja) | 2009-09-16 |
Family
ID=18586021
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| US (1) | US6630708B1 (ja) |
| JP (1) | JP4332278B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439190B1 (ko) * | 2001-12-20 | 2004-07-07 | 동부전자 주식회사 | 플래쉬 이이피롬 및 그 제조방법 |
| WO2006132158A1 (ja) * | 2005-06-10 | 2006-12-14 | Sharp Kabushiki Kaisha | 不揮発性半導体記憶装置およびその製造方法 |
| KR100693249B1 (ko) | 2005-02-03 | 2007-03-13 | 삼성전자주식회사 | 수직한 게이트 전극의 트랜지스터들을 구비하는 반도체장치 및 그 제조 방법 |
| JP2007513519A (ja) * | 2003-12-04 | 2007-05-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | フラッシュメモリデバイス |
| US7936003B2 (en) | 2005-02-03 | 2011-05-03 | Samsung Electronics Co., Ltd. | Semiconductor device having transistor with vertical gate electrode and method of fabricating the same |
| KR101131136B1 (ko) | 2006-10-19 | 2012-04-03 | 삼성전자주식회사 | 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자의 동작 방법 |
| JP2013055206A (ja) * | 2011-09-03 | 2013-03-21 | Takehide Shirato | 半導体装置及びその製造方法 |
| JP5612236B2 (ja) * | 2012-09-07 | 2014-10-22 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置、および、半導体装置の製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100707217B1 (ko) * | 2006-05-26 | 2007-04-13 | 삼성전자주식회사 | 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자 및 그 제조 방법 |
| KR20080035211A (ko) * | 2006-10-18 | 2008-04-23 | 삼성전자주식회사 | 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자 |
| US9343142B2 (en) * | 2012-01-05 | 2016-05-17 | Globalfoundries Inc. | Nanowire floating gate transistor |
| US9041092B2 (en) | 2012-09-07 | 2015-05-26 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device and method for producing the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5460988A (en) * | 1994-04-25 | 1995-10-24 | United Microelectronics Corporation | Process for high density flash EPROM cell |
| US6190968B1 (en) * | 1998-11-04 | 2001-02-20 | National Semiconductor Corporation | Method for forming EPROM and flash memory cells with source-side injection |
-
2000
- 2000-03-10 JP JP2000066703A patent/JP4332278B2/ja not_active Expired - Fee Related
- 2000-11-02 US US09/703,609 patent/US6630708B1/en not_active Expired - Fee Related
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|---|---|---|---|---|
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| JP2007513519A (ja) * | 2003-12-04 | 2007-05-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | フラッシュメモリデバイス |
| KR100693249B1 (ko) | 2005-02-03 | 2007-03-13 | 삼성전자주식회사 | 수직한 게이트 전극의 트랜지스터들을 구비하는 반도체장치 및 그 제조 방법 |
| US7936003B2 (en) | 2005-02-03 | 2011-05-03 | Samsung Electronics Co., Ltd. | Semiconductor device having transistor with vertical gate electrode and method of fabricating the same |
| WO2006132158A1 (ja) * | 2005-06-10 | 2006-12-14 | Sharp Kabushiki Kaisha | 不揮発性半導体記憶装置およびその製造方法 |
| JP4909894B2 (ja) * | 2005-06-10 | 2012-04-04 | シャープ株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
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| JP2013055206A (ja) * | 2011-09-03 | 2013-03-21 | Takehide Shirato | 半導体装置及びその製造方法 |
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| US6630708B1 (en) | 2003-10-07 |
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