JP2006005078A - 不揮発性半導体メモリ装置およびその動作方法 - Google Patents

Abstract

【課題】電源電圧相当の電圧でメモリデバイスの閾値電圧を最大限に上昇させる動作を実現する。
【解決手段】半導体基板２とゲート電極６との間に形成され電荷蓄積能力を有する積層膜５を備えるメモリトランジスタ１は、書き込み時と読み出し時とで短チャネル効果が生じているか否かの境界として見積もられるチャネル長Ｌminが異なり、当該異なるチャネル長Ｌmin(R)とＬmin(W)の間に、実デバイスのチャネル長Ｌを有する。
【選択図】図１

Description

本発明は、電荷蓄積能力を有する積層膜内に電荷を注入してデータ記憶する不揮発性半導体メモリ装置と、その動作方法とに関する。

従来、電荷蓄積能力を有する積層膜内に所定の電圧条件下で電荷を注入する不揮発性メモリ（ＮＶＭ）は書き込み、消去に高い電圧が必要である。また、このような不揮発性メモリとロジック回路とを一つのＩＣに混載することがある。以下、このようなＩＣを「混載型ＮＶＭ」という。
混載型ＮＶＭでは、ロジック回路を駆動する電圧より高い電圧を生成し、操作するために高耐圧デバイス（高い電圧を操作できるデバイス）が、ロジックトランジスタなどの標準の電源電圧で操作可能なデバイス以外に必要となる。

このことは、混載型ＮＶＭのウエハ製造プロセスにおいて、不揮発性メモリデバイスのみならず高耐圧デバイスも同じＩＣに作る必要があることを意味する。そして、このことは製造工程の増加、マスク枚数の増加に繋がる。ちなみに現在主流であるフローティングゲート型メモリデバイスを混載しているＩＣでは、実に、標準のロジックプロセスで必要なマスク枚数に追加するマスク枚数の内、約半分が高耐圧デバイス用である。
したがって、既存のロジックプロセスに不揮発性メモリ（ＮＶＭ）を混載する混載用プロセスを確立する場合、標準で用意されている電圧（ロジック用電源電圧等）で動作可能なほどメモリデバイスが低電圧化されていれば高耐圧トランジスタが不要となり、混載のための工程数、追加マスク枚数の増加を抑制できる。
このように、動作電圧の低電圧化は混載型ＮＶＭにとって重要な課題である。

ところで書き込み時に、非書き込み状態のレベルから閾値電圧を書き込み状態のレベルまで上昇させたときの閾値電圧の上昇幅は、通常、「ウインドウ幅」と呼ばれる。メモリデバイスは、高温での長時間保存の間に、さらには書き込みと消去を何度も繰り返す間にウインドウ幅が小さくなる。このため、書き込みが有効に行われたか否かを、メモリトランジスタがオン可能な所定の電圧条件を適用したときのチャネル電流量の違いにより読み出す時に、読み出しに必要な最低の電圧余裕幅を確保しながら、上記電気的特性の長期信頼性を維持する意味で、書き込み直後のウインドウ幅をある程度大きくしておくことが要求される。しかし、動作電圧を下げると、それに比例してウインドウ幅も小さくなる。この書き込み直後のウインドウ幅が動作電圧とともに小さくなることが低電圧化の障害となっており、そのため、混載型ＮＶＭで動作電圧を低減するための工夫が様々な観点から提案されている（たとえば、特許文献１参照）。
特開２００１−１０２５５３号公報

特許文献１に記載された技術は、混載型ＮＶＭのメモリデバイスに対し、動作電圧を負電圧と正電圧に分割して供給することにより動作電圧の絶対値を低減する試みであるが、用意された電源電圧相当の電圧でメモリデバイスの閾値電圧を最大限に上昇させる動作方法の検討は未だ行われていない。

本発明が解決しようとする課題は、書き込み時に供給する電圧よりも、記憶する電圧（読み出し時の最大閾値電圧）が高くなる不揮発性半導体メモリ装置とその動作方法を提供し、とくに、その動作方法の実施に適した不揮発性半導体メモリのデバイス構造を提供するものである。

本発明の第１の観点の不揮発性半導体メモリ装置は、半導体基板とゲート電極との間に形成され電荷蓄積能力を有する積層膜と、当該積層膜を介して行うゲート電極の制御によりチャネルが形成される半導体基板の第１導電型領域と、当該第１導電型領域を挟んで半導体基板に形成している２つの第２導電型領域とを備えるメモリトランジスタを記憶素子として有する不揮発性半導体メモリ装置であって、前記メモリトランジスタは、書き込み時と読み出し時とで短チャネル効果が生じているか否かの境界として見積もられるチャネル長が異なり、当該異なるチャネル長の間に実デバイスのチャネル長を有する。
好適に、前記メモリトランジスタは、短チャネル効果が生じているか否かの境界として見積もられるチャネル長を書き込み時と読み出し時で異ならせるために、当該チャネル長を規定する構造パラメータの少なくとも一つが、前記２つの第２不純物領域の一方をドレインとする書き込み時と他方をドレインとする読み出し時とで異なるデバイス構造を有する。

本発明の第２の観点の不揮発性半導体メモリ装置は、半導体基板とゲート電極との間に形成され電荷蓄積能力を有する積層膜と、当該積層膜を介して行うゲート電極の制御によりチャネルが形成される半導体基板の第１導電型領域と、当該第１導電型領域を挟んで半導体基板に形成している２つの第２導電型領域とを備えるメモリトランジスタを記憶素子として有する不揮発性半導体メモリ装置であって、前記メモリトランジスタは、書き込み時と読み出し時とで短チャネル効果が生じているか否かの境界として見積もられるチャネル長を変化させるために、当該チャネル長を規定する構造パラメータの少なくとも一つが、前記２つの第２不純物領域の一方をドレインとする書き込み時と他方をドレインとする読み出し時とで異なるデバイス構造を有する。

このように構成される第１および第２の観点の不揮発性半導体メモリ装置によれば、短チャネル効果が生じているか否かの境界として見積もられるチャネル長が書き込み時と読み出し時で異なっている。ここで「短チャネル効果が生じているか否かの境界として見積もられるチャネル長」とは、そのチャネル長より実際のメモリトランジスタのチャネル長が短ければ短チャネル効果により閾値電圧が低下し、そのチャネル長より実際のメモリトランジスタのチャネル長が長ければ短チャネル効果が起きないことから閾値電圧の低下も生じないという、短チャネル効果が「起きる」と「起きない」の境界となるチャネル長である。

そして、本発明の第１の観点では、当該不揮発性メモリ装置のメモリトランジスタのチャネル長を、書き込み時と読み出し時で異なっている境界としてのチャネル長の間に設定している。
また、第２の観点では、この境界としてのチャネル長を規定する構造パラメータの少なくとも一つが、前記２つの第２不純物領域の一方をドレインとする書き込み時と他方をドレインとする読み出し時とで異なるデバイス構造を有し、そのことによって、この境界としてのチャネル長を書き込み時と読み出し時で変化させている。

本発明の第３の観点の不揮発性半導体メモリ装置の動作方法は、電荷蓄積能力を有する積層膜内に所定の電圧条件下で電荷を注入するメモリトランジスタの書き込み動作と、当該書き込み動作が有効に行われたか否かを、メモリトランジスタがオン可能な所定の電圧条件を適用したときのチャネル電流量の違いにより読み出す読み出し動作とを含む不揮発性半導体メモリ装置の動作方法であって、非書き込み状態のメモリトランジスタに対する書き込み動作時に、読み出し時のドレイン電圧と異なるドレイン電圧を含む所定の電圧条件の適用により、非書き込み状態のメモリトランジスタが読み出し時にとる第２レベルよりも反書き込み側の第１レベルの閾値電圧から電荷注入を開始して、閾値電圧を第２レベルよりも書き込み側の書き込み状態の閾値電圧に変化させる。

この動作方法では、好適に、前記非書き込み状態のメモリトランジスタの閾値電圧を、前記書き込み時の電圧条件下で生じる短チャネル効果に起因して前記第１レベルをとる状態から書き込み動作により書き込み側に変化させ、前記読み出し時に、書き込み動作により閾値電圧が変化していない非書き込み状態のメモリトランジスタは、前記読み出し時の電圧条件下で相対的に短チャネル効果が生じにくく、その閾値電圧が第１レベルよりも書き込み側の前記第２レベルをとる所定の電圧条件を適用するようにする。
さらに好適に、書き込み時と読み出し時とで、短チャネル効果が生じているか否かの境界として見積もられるチャネル長を異ならせることにより、読み出し時に非書き込み状態のメモリトランジスタの閾値電圧がとる前記第２レベルより反書き込み側の第１レベルの閾値電圧から書き込みを開始させる。

また、この動作方法では、好適に、書き込み時に、ゲート電極に印加する最大電圧と書き込み時に変化する閾値電圧値との差が、少なくとも前記第１レベルと第２レベルの差より小さくなるまで、電荷を注入する。

このように構成される第３の観点の不揮発性半導体メモリ装置の動作方法によれば、たとえば短チャネル効果が生じているか否かの境界として見積もられるチャネル長が書き込み時と読み出し時で異ならせることにより、書き込み時に、読み出し時の第２レベルより低い第１レベルまで閾値電圧が低下した状態から書き込みが開始される。そして、第２レベルより大きな閾値電圧に変化する。その最終的な閾値電圧は、書き込み時の電圧条件で規定される。

このとき、ゲート電極に印加する最大電圧と書き込み時の最終的な閾値電圧値との差が、第１レベルと第２レベルの差より小さくなるまで書き込みを行うと、最終的な書き込み後の閾値電圧は、ゲートに印加する最大電圧より大きなものとなる。

本発明にかかる不揮発性半導体メモリ装置によれば、書き込み時に短チャネル効果が生じ、読み出し時に生じない動作が可能となる。そのため、書き込み時の電荷注入が、短チャネル効果が生じていない場合と比較すると反書き込み側の閾値電圧から始まり、同じ電圧条件では、より多くの電荷の注入が可能である。
その結果、書き込み状態の閾値電圧と非書き込み状態の閾値電圧の差を拡げ、その分、読み出し動作時の電圧余裕が拡大し、また電荷保持特性やデータ書き換え特性などの電気的信頼性が向上する。その一方、同じ電荷量を注入するための必要な電圧が低下し、低電圧化が可能である。

本発明にかかる不揮発性半導体メモリ装置の動作方法によれば、書き込み時の電荷注入開始時の閾値電圧レベル（第１レベル）が、読み出し時の非書き込み状態のメモリトランジスタの閾値電圧レベル（第２レベル）より反書き込み側にある状態から書き込みができる。そのため、第２レベルからの電荷注入を行う通常の場合に比べ、同じ印加電圧で注入電荷量を、より多くすることができる。
その結果、書き込み状態の閾値電圧と非書き込み状態の閾値電圧の差を拡げ、その分、読み出し動作時の電圧余裕が拡大し、また電荷保持特性やデータ書き換え特性などの電気的信頼性が向上する。その一方、同じ電荷量を注入するための必要な電圧が低下し、低電圧化が可能である。

以下、Ｎ型チャネルを有し電子を注入して書き込みを行うＭＯＮＯＳ型メモリデバイスへの本発明の適用を典型例とし、これを中心として本発明の実施の形態を記述する。ただし、幾つかの実施の形態ではＦＧ型メモリデバイスへの適用を考慮し、この典型例以外に関しては、全ての実施の形態の記述後で言及する。

［第１の実施の形態］
図１に、第１の実施の形態で説明する動作方法の前提となるメモリデバイス構造を示す。
このデバイス構造の基本は、ソース側とドレイン側が対照である点で、通常のＭＯＮＯＳ型メモリトランジスタと同じであることから、ここでの詳しい説明を省略する。また、製造方法も通常のＭＯＮＯＳ型メモリトランジスタと変わらないことから、ここでの説明を省略する。ただし、構造パラメータ（たとえば、チャネル長等）を最適化する必要が生じる場合があり、その点については後述する。

図１において、符号１はメモリトランジスタを示す。同様に、符号２は半導体基板、符号２Ａはチャネルが形成されるＰ型半導体領域（以下、チャネル形成領域という）、符号３はＮ型のソース領域、符号４はＮ型のドレイン領域、符号５は電荷蓄積能力を有するＯＮＯ(Oxide-Nitride-Oxide)型の積層膜、符号６はゲート電極をそれぞれ示す。このうちＯＮＯ型の積層膜５は、下層から順に第１の酸化膜５Ａ、主として電荷蓄積機能を担う窒化膜５Ｂ、第２の酸化膜５Ｃから構成されている。なお、この積層膜５の形成時に選択可能な材料については後述する。また、チャネル形成領域２Ａは、半導体基板２に形成されるＰ型のウェル、さらには、ＳＯＩ型半導体層の一部であってもよい。
なお、本発明との対比では、チャネル形成領域が本発明の「第１導電型領域」の一例を構成し、ソース領域３およびドレイン領域４が本発明の「２つの第２導電型領域」の一例を構成する。

第１の実施の形態では、図１に示すようにメモリデバイスの構造を特殊な形状（すなわち、ソース側とドレイン側で非対称）にしていない。
第１の実施の形態では、書き込み時と読み出し時の所定の電圧条件のうち、たとえばドレイン領域４に印加する電圧の組合せを制御することにより、書き込み最中に電荷注入量を決める基準となる非書き込み状態の閾値電圧を、読み出し時の非書き込み状態の閾値電圧の第２レベルよりも低い（すなわち反書き込み側の）第１レベルとし、その第１レベルから書き込みを開始させて、第２レベルよりも高い（すなわち書き込み側の）書き込み状態の閾値電圧まで上昇させる動作を実現する。

ここで「非書き込み状態の閾値電圧」とは、製造直後の熱平衡状態の閾値電圧、または、消去動作により書き込みに寄与する極性の電荷が十分に抜き取られた状態の閾値電圧をいう。
メモリデバイスの記憶はチャネルが形成される半導体領域とゲート電極との間に介在する電荷蓄積能力を有する積層膜中の、ある特定の極性の電荷量の大小により決まる。ところで、メモリデバイスの製造途中で上記積層膜に導入されるある種の欠陥に電荷が時には捕獲され、時には脱離するという熱的に不安定な状態で存在することがある。
文言上は、未だ書き込みを行っていないときの、このような電荷の存在により決まる閾値電圧を「非書き込み状態の閾値電圧」に含むと解釈できる。ただし本発明では、そのような電荷による閾値電圧を「非書き込み状態の閾値電圧」に含まない。本発明では、製造途中の、または、製造後の十分な熱処理によって熱的に安定した状態における熱平衡状態の閾値電圧、または、書き込みに先立って行われる消去動作により書き込みに寄与する極性の電荷が十分に抜き取られた状態の閾値電圧を、「非書き込み状態の閾値電圧」という。

従来、閾値電圧変化を議論する場合、非書き込み状態の閾値電圧については、読み出し時と書き込み時で非書き込み状態の閾値電圧はほぼ同じであることが前提となっている。
これに対し、書き込み時の非書き込み状態の閾値電圧のレベル（第１レベル）が、読み出し時の非書き込み状態の閾値電圧のレベル（第２レベル）より低い状態が存在し、その状態から書き込みができる動作モードが存在し、それによって、従来と同じ書き込み時のゲート印加電圧であっても、より高いレベルまで書き込みが可能なことを本発明者が見出したことが本発明の実施の形態の背景となっている。

以下では、非書き込み状態の閾値電圧が書き込み時と読み出し時で異なる動作モード（動作方法）を記述する。この記述では、書き込みと読み出しの動作の概要をまず記述し、つぎに従来と比較しつつ一般的な式で各動作における閾値電圧関係を表現する。
その後、その動作モードを実現するためのデバイス側への要求、すなわち、短チャネル効果を書き込み時に大きくすること、そのためのデバイスの構造パラメータに関する記述を行う。

書き込み時に、ソースを基準としてドレインとゲートのそれぞれに適した電圧を印加する。以下、このときドレインに印加する電圧を「書き込みドレイン電圧Vdw」と称し、ゲートに印加する電圧を「書き込みゲート電圧Vgw」と称する。
書き込みドレイン電圧Vdwと書き込みゲート電圧Vgwは、メモリトランジスタ１のチャネルにホットキャリア効果が生じる程度に高い電圧であり、後述するように、用いるホットキャリア効果に応じてそれぞれの電圧範囲が異なる。

所定の書き込み電圧条件下、ホットキャリア効果により生じた高エネルギー電子（ホットエレクトロン）を、図１に示す第１の酸化膜５Ａによる電位障壁高さを超えて蓄積膜５内に注入し、その内部の窒化膜５Ｂを中心とした領域のキャリアトラップに捕獲し、保持させる。この電子注入は、書き込み時間中に継続して行われ、それによりメモリトランジスタ１の閾値電圧が（極めて短時間であるが厳密には）徐々に上昇し、電圧条件で決まる最終値に達する。ここでは書き込み時間は十分長く、最終値までの書き込みが行われるとする。
なお、書き込みを行わない場合は、書き込みドレイン電圧Vdwと書き込みゲート電圧Vgwの少なくとも一方を十分低くすることにより電子注入を防止する。

このような書き込み動作においては、低電圧で、可能な限り高い閾値電圧にまで書き込むためには、書き込みゲート電圧Vgwと書き込みドレイン電圧Vdwとをほぼ等しい値に設定することが望ましい。また、混載型ＮＶＭなどで電源電圧を昇圧しない場合、その設定値は、同じ理由から最大の供給電圧である電源電圧程度とすることが望ましい。さらに、電源電圧以上に昇圧する場合でも、標準で使用されているトランジスタの許容耐圧以下の電圧で動作させることが望ましい。

つぎに、書き込み時にチャネルに電流を流すことによって生成するホットキャリア（ここではホットエレクトロン）について記述する。
このとき用いることが可能なホットキャリアとして、生成メカニズム（ホットキャリア効果）が違う次の３つが知られている。
第１は、チャネル・ホットキャリアである。このチャネル・ホットキャリアは、「書き込みゲート電圧Vgwが書き込みドレイン電圧Vdwより大きい」という電圧条件下で発生する。
第２は、ドレインアバランシェ・ホットキャリアである。このドレインアバランシェ・ホットキャリアは、「書き込みゲート電圧Vgwが書き込みドレイン電圧Vdw以下である」という電圧条件下で発生する。
第３は、たとえば電離衝突により２次的に発生したホットキャリアである。このホットキャリアは、たとえば「Ｎ型チャネルの場合、基板電圧Ｖｓｕｂが約−３Vより小さい」という電圧条件下で発生する。

本発明の実施の形態（第２の実施の形態も含む）では、上記第１から第３の何れのホットキャリア生成メカニズムを用いても書き込みが可能である。ただし、低電圧動作を目的とするならば、望ましいホットキャリア生成メカニズムが存在する。
以下、このことを説明すると、まず、書き込みドレイン電圧Vdw、すなわちチャネル層に比較すると深い導電領域（ドレイン領域４）に印加する電圧は、積層膜５がＯＮＯ膜で、かつ、第１の酸化膜５Ａにシリコン酸化膜を用いる場合、最低でも３Ｖ程度必要である。これは、シリコンから見た酸化膜の障壁の高さが３．２ｅＶ程度であるという理由による。そこで、最も効率的な書き込みを望むならば、前述したように書き込みドレイン電圧Vdwと書き込みゲート電圧Vgwを等しくして、その低電圧書き込みの目標（最終的な閾値電圧）も３Ｖを目標とする。

このとき、低い電圧で書き込みを行うことのできる順にホットキャリア生成のメカニズムを並べると上記の第３、第２、第１の順となる。しかしながら、第３の２次的に発生したホットキャリアの生成では負電圧が必要である。
以上をまとめると、正電圧と負電圧の両方を利用できる場合には第３のホットキャリア生成メカニズムの採用が望ましく、正電圧のみで低電圧動作させる必要がある場合は、第２のホットキャリア生成メカニズム（ドレインアバランシェ・ホットキャリア生成メカニズム）の採用が望ましい。何れを採用するかは、前述した動作電圧条件の制御による。

つぎに、読み出し動作を記述する。
読み出し時にも、ソースを基準としてドレインとゲートのそれぞれに適した電圧を印加する。ただし、読み出し時の電圧条件は、書き込み時の電圧条件と異なっている。
以下、このときドレインに印加する電圧を「読み出しドレイン電圧Vdr」と称し、ゲートに印加する電圧を「読み出しゲート電圧Vgr」と称する。読み出しドレイン電圧Vdrと読み出しゲート電圧Vgrは、書き込み時とは異なり、メモリトランジスタのチャネルにホットキャリア効果が全く生じない、あるいは、有効な閾値電圧変化を起こさない程度しかホットキャリア効果が生じない程度の電圧である。これらの電圧は、通常、ドレイン電圧およびゲート電圧ともに書き込み時より低い値に設定される。

この読み出し電圧条件下、既に有効に書き込みを行っているメモリトランジスタと、そうでないメモリトランジスタとでは、チャネル電流に差が生じる。これは、読み出しゲート電圧Vgrがチャネル形成領域２Ａに及ぼす電界の影響が注入電荷により弱められるからである。
この電流の差をそのまま増幅し、あるいは電圧に換算して増幅した後に検出し、記憶データの読み出しを行う。

なお、図１では、ソースとドレイン間で、読み出しドレイン電圧Vdrを印加する向きと、書き込みドレイン電圧Vdwを印加する向きを同じとしている。これは、書き込み後に読み出しを行う場合にドレイン領域４等を充放電する時間を節約でき、また、ドレイン電圧の印加の向きを読み出し時と書き込み時で揃えた方が、その電圧を供給する周辺回路の構成を簡単にすることができるためである。ただし、逆にした方が読み出し感度がよく、これを優先させたい場合は、読み出しドレイン電圧Vdrを印加する向きを、書き込みドレイン電圧Vdwを印加する向きと逆にしてもよい。

以上が書き込みと読み出しの各動作の概要である。
つぎに、前述した非書き込み状態の閾値で電圧を書き込み時と読み出し時で異ならせる点について、式を用いて記述する。

書き込みによる閾値電圧の上昇幅の最大値（以下、「書き込み時の最大閾値上昇幅」という）ΔVth(W)maxは、書き込み後の最終的な閾値電圧（以下、書き込み後閾値電圧という）Vth(W)maxと、書き込み前の非書き込み状態の閾値電圧（以下、「書き込み前閾値電圧」ともいう）Vth(W)iniとの差であり、このことを次式（１）に示す。

［数１］
ΔVth(W)max ＝ Vth(W)max − Vth(W)ini …（１）

このときの書き込み動作によって得られる最大の閾値電圧、すなわち上記書き込み後閾値電圧Vth(W)maxは、ソース電位を基準としてゲートに印加する最大電圧（以下、この最大印加電圧をVDDmaxと表記する）以上にはならない。

一方、読み出し時には、読み出しドレイン電圧Vdrを印加したときの閾値電圧は、既に書き込みがされているか否かで異なる。このとき既に書き込みがされている場合の閾値電圧、すなわち読み出し時の書き込み状態の閾値電圧Vth(R)maxは、読み出し時の非書き込み状態の閾値電圧Vth(R)iniと、上述した式（１）に示す書き込み時の最大閾値上昇幅ΔVth(W)maxにより決まり、次式（２）のようになる。

［数２］
Vth(R)max＝ΔVth(W)max + Vth(R)ini …（２）

従来の不揮発性メモリでは、書き込み時の非書き込み状態の閾値電圧Vth(W)iniは、読み出し動作時の非書き込み状態の閾値電圧Vth(R)iniとほぼ等しい。このため、上記式（１）と式（２）から、式（２）に示す読み出し時の書き込み状態の閾値電圧Vth(R)maxが、書き込み後閾値電圧Vth(W)maxとほぼ等しくなる。つまり、従来の動作方法を用いると、書き込みにより電荷注入を行った後のハイレベルの閾値電圧が、そのまま読み出し時のハイレベルの閾値電圧となる。

本発明者は、書き込み時と読み出し時の２つのローレベルの閾値電圧が異なる動作方法、より詳細には、書き込み時の非書き込み状態の閾値電圧Vth(W)iniのレベル（第１レベル）が、読み出し時の非書き込み状態の閾値電圧Vth(R)iniのレベル（第２レベル）より小さくなる動作方法、および、そのためのデバイス構造を考案した。なお、第１の実施の形態は、このうち動作方法と、それを有効ならしめる構造パラメータの設定に関し、非対称のデバイス構造は後述の他の実施の形態で説明する。

このような動作方法（およびデバイス構造）においては、書き込み時に、より低い第１レベルから電子注入が開始され、書き込み電圧条件で決まる書き込み後閾値電圧Vth(W)maxまで閾値電圧が上昇することから、従来のように第２レベルから電子注入を開始する場合と比較すると、第２レベルと第１レベルの差の閾値電圧に相当する分だけ注入電荷量が多くなる。
これに対し、従来のように第２レベルから電子注入を行って得られる読み出し電圧条件下のハイレベルの閾値電圧Vth(R)maxは、前述したように書き込み後閾値電圧Vth(W)maxと等しくなる。
したがって、本発明が適用された場合の読み出し電圧条件下の書き込み状態の閾値電圧Vth(R)maxは、従来のように第２レベルから電子注入を行って得られる閾値電圧Vth(R)maxより、書き込み時の電子注入開始時の閾値電圧（第２レベルと第１レベルの差）だけ大きくなる。
このことを次式（３）に式で表す。

［数３］
Vth(R)max−Vth(W)max ＝ Vth(R)ini − Vth(W)ini …（３）

つぎに、この式（３）の右辺が示す、本発明と従来における書き込み時の電子注入開始時の閾値電圧差（第２レベルと第１レベルの差）をある程度大きくする。具体的には、この閾値電圧差を、ゲートに印加する最大電圧VDDmaxと書き込み後閾値電圧Vth(W)maxの差より大きくすることが望ましい。このことを次式（４）で表す。

［数４］
VDDmax−Vth(W)max ＜ Vth(R)ini − Vth(W)ini …（４）

この式（４）と上記式（３）から、次式（５）が求まる。

［数５］
VDDmax ＜ Vth(R)max …（５）

以上より、本発明で書き込み時の最終的な閾値電圧Vth(W)maxが式（４）を満足するまで書き込みを行えば、書き込み時の最大動作電圧VDDmax以上の読み出し時最大閾値電圧Vth(R)maxを実現することができる。

以上より、書き込み状態と非書き込み状態（消去状態）の差（ウインドウ幅）を大きくして、読み出し時の電圧余裕幅を拡大できる。また、電荷保持特性や書き換え特性（電気的特性の長期信頼性）を改善することが可能となる。さらに、読み出し時の電圧余裕幅や電気的特性の長期信頼性を同じとすれば、それだけ、電源電圧を低減することが可能となる。

上記式（５）の関係が得られるためには書き込みにおいて、非書き込み状態の閾値電圧Vth(W)iniを、式（３）と式（４）の関係を満たす低いレベル（第１レベル）まで、従来の第２レベルの閾値電圧より下げる必要がある。
このため本発明の実施の形態（第２の実施の形態以降を含む）では、短チャネル効果を利用することが望ましい。すなわち、書き込み時においては大きな短チャネル効果が生じて非書き込み状態の閾値電圧Vth(W)iniが小さくなり、読み出し時において短チャネル効果を相対的に小さくし、これによって第２レベルをとる読み出し時の非書き込み状態の閾値電圧Vth(R)iniを相対的に大きくする。

このような書き込み時に短チャネル効果を相対的に大きくし、読み出し時に相対的に小さくすることは、動作時の電圧条件の最適化のみによっても可能である。
ただし、本実施の形態では、さらに電圧条件の最適範囲を拡大し、あるいは、短チャネル効果の程度差を大きくするために、図１の基本構造はそのままで構造パラメータを最適することが望ましい。
以下、構造パラメータの最適化法について記述する。

経験的に、あるチャネル長Ｌのメモリトランジスタにおいて、短チャネル効果が生じるためには、次式（６）を満足する必要がある。

［数６］
Ｌ＜Ａ・ｐ^1/3 …（６）

ここで「Ａ」は、詳細を後述する実験的に得られる係数である。また、「ｐ」は次式（７）で定義され、ドレイン領域４（図１参照）の底部接合面のチャネルとなる基板表面からの深さ（ドレイン領域４の厚さ）Xj、ゲート電極６と半導体基板２間の容量Ｃ、および、チャネル不純物濃度Nbに依存したパラメータである。

［数７］
ｐ(Xj、Ｃ、Nb)＝Xj・(ε/Ｃ)・(Ws(Nb)＋Wd(Nb))² …（７）

ここで「ε」は、ゲート電極６と半導体基板２との間に存在する物質の実効誘電率である。また「Ws」はソース領域３から基板側へ伸びる空乏層幅で、「Wd」はドレイン領域４から基板側へ伸びる空乏層幅である。

前記式（６）中の係数「Ａ」の値は、上記式（７）により定義したパラメータ「ｐ」と、短チャネル効果が生じ始めるチャネル長Ｌminとの関係を次式（８）で表した際の係数である。この係数「Ａ」の値は実験によって求める。

［数８］
Ｌmin＝Ａ・ｐ^1/3 …（８）

この係数「Ａ」を求めるための実験では、実際に製造したメモリトランジスタのサンプルの測定結果、および／または、シミュレーションによる結果を用いる。このとき短チャネル効果が生じるか否かの判定に、以下の２つの方法を用いることができる。

第１の方法では、短チャネル効果が確実に生じている領域の最大のチャネル長Ｌminをドレイン電流により判定する。
つまり、チャネル長Ｌ以外の構造パラメータが同じ場合、ドレイン電流Ｉdは、チャネル長Ｌが大きい場合にチャネル長Ｌの逆数に比例する。チャネル長Ｌが短くなり、短チャネル効果が生じ始めるとドレイン電流Ｉdは１／Ｌに比例する値より大きくなる。そこで、ドレイン電流Ｉdが１／Ｌに比例する値から外れるチャネル長ＬをＬmin（短チャネル効果が生じ始めるチャネル長）と定義する。
ドレイン電流Ｉdが１／Ｌに比例する値から外れるか否かの判定は、たとえば、ドレイン電流Ｉdの値が１／Ｌに比例する値から１割増えた場合に「外れた」と判定する。

第２の方法では、短チャネル効果が確実に生じている領域の最大のチャネル長Ｌminをサブスレッショルド係数により判定する。
つまり、チャネル長Ｌ以外の構造パラメータが同じ場合、サブスレッショルド係数Ｓは、チャネル長Ｌが大きい場合にチャネル長Ｌに依存せず一定である。しかし、チャネル長Ｌが小さくなるとサブスレッショルド係数Ｓの値は徐々に大きくなる。たとえば、サブスレッショルド係数Ｓの値が、長チャネルの場合と比較して１割増加した場合、その時のチャネル長ＬをＬmin（短チャネル効果が生じ始めるチャネル長）と定義する。
サブスレッショルド係数Ｓの定義を次式（９）に示す。

［数９］
Ｓ＝ΔVd／Δ(log₁₀(Ｉd)) …（９）

図２に、書き込みと読み出しの各動作時に、短チャネル効果が生じ始めるチャネル長Ｌminのチャネル不純物濃度Nb依存性を示す。
図２は、式（７）および式（８）を用いた、短チャネル効果が生じ始めるチャネル長Ｌminの計算結果（縦軸）を、チャネル不純物濃度（Nb）を横軸にプロットしたものである。図２では、書き込み時と読み出し時のそれぞれで、ドレイン領域４（図１参照）の厚さXjの値を、１×１０^−８m、５×１０^−８m、１×１０^−７m、５×１０^−７mに設定したときの計算結果（８つの曲線）を示す。このとき書き込みドレイン電圧Vdwを５Ｖとし、読み出しドレイン電圧Vdrを０．５Ｖに設定している。また今回の計算では、ゲート電極６と半導体基板２（図１参照）との間の容量Ｃとして、積層膜５を１７ｎｍ相当の酸化膜に換算したときの容量を用いている。

図２から、同じドレイン領域の厚さXj（すなわち、同じ構造のメモリトランジスタ）でも、書き込み時と読み出し時とで、短チャネル効果が生じ始めるチャネル長Ｌminが異なることが分かる。したがって、その書き込み時のＬminと読み出し時のＬminとの間に、実際のメモリトランジスタ（実デバイス）のＬminを設定すると、書き込み時には短チャネル効果が生じ、読み出し時には生じないデバイスが実現できる。
しかも、書き込み時のＬminと読み出し時のＬminとの差（Ｌminの設定可能範囲）の大きさは、ドレイン領域の厚さXjに依存し、ドレイン領域が厚いほどＬminの設定可能範囲が拡大している。

つぎに、実際のメモリトランジスタのチャネル長Ｌが取りうる範囲を数式で示す。
下記の式(10-1)と式(10-２)は、図２から存在が明らかになったＬminの設定可能範囲に実際のメモリトランジスタのチャネル長Ｌを設定した場合に、今までのチャネル長に関する式から導かれる式である。実際のメモリトランジスタのチャネル長Ｌが下記の式(10-1)と式(10-２)を同時に満たすとき、少なくとも書き込み時に非書き込み状態の閾値電圧が、読み出し時の非書き込み閾値電圧と異なるデバイスの実現が可能となる。

［数１０］
Ｌ＜Ａ・(Xj1・(ε/Ｃ)・(Ws(Nb, Vdr))＋Wd(Nb, Vdr))²)^1/3 …(10-1)
Ｌ＞Ａ・(Xj2・(ε/Ｃ)・(Ws(Nb, Vdw))＋Wd(Nb, Vdw))²)^1/3 …(10-2)

ここでソース側空乏層幅Wsとドレイン側空乏層幅Wdは、チャネル不純物濃度Nbと、読み出しドレイン電圧Vdrまたは書き込みドレイン電圧Vdwとに依存して変化する。このため、式の(10-1)と式(10-2)にはチャネル不純物濃度や電圧条件の情報が含まれている。また、読み出し時のドレイン厚Ｘj1と書き込み時のドレイン厚Ｘj2は、本実施の形態のように対称のメモリトランジスタ１（図１参照）を用いる限り、共通のドレイン領域の厚さXjとして扱う。

図３は、今まで説明してきた書き込み動作の効果を、ゲート電圧Ｖg−ドレイン電流Ｉg特性のグラフ上で説明するための図である。図３において、閾値電圧を所定の微小電流Ｉdthで判定している。

図３において実線が、書き込みドレイン電圧Ｖdｗ＝５．０Ｖの印加によって短チャネル効果が生じている場合のＶg−Ｉg特性曲線（ＶＩＣ(Ｗ)）である。書き込み前のＶＩＣ(W)iniは、書き込み後にＶＩＣ(W)maxに変化している。その最大閾値変化幅をΔVthmaxで示す。

また、図３において破線が、読み出しドレイン電圧Ｖdｒ＝０．５Ｖの印加では短チャネル効果が生じていない場合のＶg−Ｉg特性曲線（ＶＩＣ(R)）である。読み出し時の非書き込み状態のＶg−Ｉg特性曲線（ＶＩＣ(R)ini）と、読み出し時の書き込み状態のＶg−Ｉg特性曲線（ＶＩＣ(R)max）との差は、書き込み時の上記最大閾値変化幅ΔVthmaxとほぼ等しい。

読み出しドレイン電圧Vdr＝０．５Ｖの印加では短チャネル効果が生じていないことから、本実施の形態では、書き込み時のドレイン電圧Vdw＝５．０Ｖの印加によって閾値電圧がΔVthini（第１と第２のレベル差）だけ生じ、そこから書き込みが始まる。このときの書き込みを、書き込みゲート電圧Ｖgw（たとえば電源電圧ＶDDmax）近くまで十分行う。

この書き込みを行ったメモリトランジスタは、読み出し時にはＶＩＣ(R)maxで示す特性が得られ、書き込みを行っていないメモリトランジスタはＶＩＣ(R)iniで示す特性を有する。
図３から分かるように、書き込みを行ったメモリトランジスタの特性ＩＣ(R)maxから得られる閾値電圧Ｖth(R)maxは、ΔＶ(+)で示す値だけ電源電圧ＶDDmaxより高い値を有する。これは、本発明によって供給される電圧の最大値より高くまで閾値電圧制御が可能なことを示している。

なお、このような書き込み動作のために最適化する構造パラメータとしてチャネル長Ｌについては既に記述したが、式（７）や式(10-1)および式(10-2)に示す他の構造パラメータも短チャネル効果の大小に密接に関係しており、これらの構造パラメータも最適化することが望ましい。ただし、本実施の形態ではメモリトランジスタ１がソース側とドレイン側で対照な構造であることから、これらの構造パラメータは書き込み時と読み出し時ではほぼ同一の値をとる。したがって、ここでの最適化は、書き込み時と読み出し時で共通の値を変化させる最適化となる。

［第２の実施の形態］
第２の実施の形態では、チャネル長の設定可能範囲を拡大し、それによって書き込み時の短チャネル効果をより大きくすることが可能なメモリトランジスタの構造設計と、その動作方法とに関する。具体的に、本実施の形態では、メモリトランジスタをソース側とドレイン側で非対称構造にし、かつ、書き込み時と読み出し時にドレイン電圧の向きを逆にすることで非対称性を反転して動作させる。

なお、本実施の形態は、メモリトランジスタの構造とドレイン電圧の向きが異なるのみで、第１の実施の形態で記述した基本動作、さらには、式（１）〜式(10-1)および式(10-1)を用いた閾値電圧変化やゲート長設定に関する記述は、本実施の形態でもそのまま適用できる。

前記式（７）、式(10-1)および式(10-2)は、短チャネル効果が生じ始めるチャネル長Ｌminを規定する各種の構造パラメータを含む。式(10-1)の右辺内の読み出し時の構造パラメータと、式(10-2)の右辺内の書き込み時の構造パラメータをアンバランスに変化させ、その変化がチャネル長Ｌの設定範囲を拡大できれば、どの構造パラメータをソース側とドレイン側で異ならせてもよい。

これらのパラメータは、大別すると、ゲート積層構造に関するもの（ε，Ｃ）と、基板側構造に関するもの（Xj1，Xj2，Ws，Wd，Nb）が存在する。
本発明では、ゲート積層構造に関するパラメータ、基板側構造に関するパラメータ、あるいはその両方を書き込み時と読み出し時にアンバランスに変化させてもよい。

基板側構造に関するパラメータ（ε，Ｃ）は、ゲート電極とチャネル形成領域との間に介在する積層膜をシリコン酸化膜で換算したときの膜厚Ｔoxにより代表できる。
一方、基板側構造に関するパラメータ（Xj1，Xj2，Ws，Wd，Nb）のうち、空乏層幅WsとWdは直接操作できるパラメータではなく、チャネル不純物濃度Nbにより変化するものである。
したがって、ここで操作可能な構造パラメータは、酸化膜厚Ｔoxと、ドレインの厚さ（チャネル形成領域の表面を基準としたドレインの底部接合面の深さ）Xj1，Xj2と、チャネル不純物濃度Nbとの３種類となる。これに電圧条件を加えると、本実施の形態で書き込み時と読み出し時にアンバランスに操作可能なパラメータは４種類となる。

以下、代表して、基板側構造に関するパラメータをソース側とドレイン側（すなわち書き込み時と読み出し時）でアンバランスに変化させることについての検討結果を記述する。
ゲート設定可能範囲の拡大という目的を達成するためには、式(10-1)の右辺をより大きくし、式(10-2)の右辺をより小さくする必要がある。つまり、読み出し時のドレイン厚Xj1を小さくし、書き込み時のドレイン厚Xj2を大きくする。また、チャネル不純物濃度Nbを書き込み時のドレイン側で高くする。

このような構造パラメータの設定例（計算例）を挙げると、たとえば、ソース領域とドレイン領域の厚さが、それぞれ１．０×１０^−７mと１．０×１０^−８mと異なり、チャネル不純物濃度Nbが１．０×１０^−１８ｃｍ^−３の場合に、チャネル長Ｌを１．２８×１０^−７mから４．３９×１０^−８mの範囲に設定する。それによって設計されたメモリトランジスタは、厚い方の不純物領域をドレインとすると短チャネル効果が現れ（または大きくなり）、浅い方の不純物領域をドレインとすると短チャネル効果が現れない（または小さくなる）。

このとき、さらにドレインを入れ替えた際の短チャネル効果の出方の差を大きくするには、チャネル長Ｌはその設定可能範囲の下限、すなわち４．３９×１０^−８m付近に設定することが望ましい。なお、今回の計算では、ゲート電極と基板との間の容量Ｃとして、電荷蓄積能力を有する積層膜を１７ｎｍ相当の酸化膜に換算したときの容量値を用いた。

図４は、チャネル長と閾値電圧との関係を示す図である。
図４において、符号ＳＣＥ(R)で示す短チャネル効果曲線は、浅い方の不純物領域を使用してドレイン厚Xj1とした読み出し時の特性を示し、符号ＳＣＥ(W)で示す短チャネル効果曲線は、深い方の不純物領域を使用してドレイン厚Xj2とした書き込み時の特性を示す。
これらの２つの曲線ＳＣＥ(R)とＳＣＥ(W)が示すように、書き込み時と読み出し時ではともにチャネル長Ｌが短くなるにつれて閾値電圧Ｖthが低下する傾向にある。ただし、その程度（短チャネル効果の生じ方）は、読み出し時の曲線ＳＣＥ(R)に比べて書き込み時の曲線ＳＣＥ(W)が大きく、より閾値電圧Ｖthが低くなる。

短チャネル効果が生じ始めることを見積もるためのチャネル長Ｌminは、チャネル長が大きい時の閾値電圧から10％低下した箇所で規定している。したがって、チャネル長を示す横軸上で、Ｌmin(Xj1)より大きくＬmin(Xj2)未満の範囲が、実際のメモリトランジスタが取りうるチャネル長の設定可能範囲である。
図示のように、この範囲の下限であるＬmin(Xj1)付近に実際のチャネル長Ｌを設定すると、たとえば書き込み時の初期（非書き込み状態）の閾値電圧Ｖth(W)iniと、読み出し時の非書き込み状態の閾値電圧Ｖth(R)iniとの差、すなわち第１レベルと第２レベルの差（書き込み初期の閾値電圧差）ΔＶthiniを大きくとれる。これに対し、実際のチャネル長Ｌを設定可能範囲の中間付近にとると、この書き込み初期の閾値電圧差ΔＶthiniはかなり小さくなる。

また、図４から分かるように、初期の閾値電圧差ΔＶthiniを拡大するためには、とくに読み出し時のドレイン厚Xj1を小さくして、チャネル長設定範囲の下限値Ｌmin(Xj1)をより小さくすることが望ましい。あるいは、書込み時のドレイン厚Xj2を大きくして、チャネル長設定範囲の上限値Lmin(Xj2)をより大きくすることが望ましい。

図５は、ドレイン厚に差を設けた場合（Xj2＞Xj1）の書き込み動作の効果を、Ｖg−Ｉg特性のグラフ上で説明するための図である。この図５は、第１の実施の形態の効果を示す図３とほぼ同じであり、各符号の説明は図３の記述とほぼ共通する。ただし、書き込み時と読み出し時でアンバランスに変化させるパラメータが異なっている。
すなわち、図３に示す実線の曲線ＶＩＣ(W)iniとＶＩＣ(W)maxは、書き込みドレイン電圧Ｖdw＝５．０Ｖを印加した書き込み時を示し、図３に示す破線の曲線ＶＩＣ(R)iniとＶＩＣ(R)maxは、読み出しドレイン電圧Ｖdr＝０．５Ｖを印加した読み出し時を示していた。
これに対し、図５に示す実線の曲線ＶＩＣ(W)iniとＶＩＣ(W)maxは、相対的にドレイン厚Xj2が大きい書き込み時を示し、図５に示す破線の曲線ＶＩＣ(R)iniとＶＩＣ(R)maxは、相対的にドレイン厚Xj1が小さい読み出し時を示している。

図３と図５に示す閾値電圧はほぼ同じ振る舞いとなるが、これは、ドレイン電圧差による効果を、ドレイン厚に差を設けることにより、さらに拡大できることを意味する。
よって、第２の実施の形態では、第１の実施の形態に示す電圧条件の印加に加えて、構造パラメータを読み出し時と書き込み時で変化させることによって、第１の実施の形態よりさらにウインドウ幅を大きくできる。その結果、第１の実施の形態よりさらに、読み出し時の電圧余裕幅の拡大、電気的特性の長期信頼性の改善、および、低電圧化が可能となる。

なお、ドレイン厚Xjを薄くするには、物理的に不純物領域を浅くするほか、チャネル形成領域の一部にＭＯＳ反転層を形成し、これをソースまたはドレインとして用いる方法がある。また、酸化膜厚Ｔoxを変化させるにはゲート構造に工夫が要る。

これらの方法を含め、以下に、本実施の形態で採用可能な構造例とその形成方法を列挙する。
ここではＯＮＯ型のゲート構造を例とするが、他のゲート構造の各構造例への適応可能性は後述する。各構造例の記述では、図１との差異のみ言及し、同じ構成は同一符号を付して記述を省略する。また、ここでの製造条件や材料は一例であり、その記述に限定されるものではない。

［構造例１］
構造例１は、深さの異なる２つの第２導電型領域（Ｓ／Ｄ不純物領域）を不純物拡散層により構成したデバイス構造に関する。

図６に、構造例１のメモリトランジスタ断面図を示す。
第１の実施の形態ではソース領域３とドレイン領域４が同時形成されることから、ほぼ等しい厚さ（チャネル形成領域２Ａの表面を基準とする底部接合の深さ）を有している（図１参照）。
ここでは、ソース領域３とドレイン領域４に相当する２つのＳ／Ｄ不純物領域７と８の一方、ここではＳ／Ｄ不純物領域８をより厚くしている。厚いＳ／Ｄ不純物領域８が書き込み時のドレインとして機能し、薄いＳ／Ｄ不純物領域７が読み出し時のドレインとして機能する。

図７Ａ〜図１１Ｃに構造例１の形成途中の断面図を示す。
最初に、図７Ａ〜図７Ｃに対応する工程において、素子間分離をＳＴＩ法により行う。
用意した半導体基板２を洗浄した後（図７Ａ）、基板表面を熱酸化することによって１００ｎｍのパッド酸化膜１１を形成し、続いて１５０ｎｍの窒化膜からなるエッチング保護膜１２をＣＶＤ法により堆積する（図７Ｂ）。エッチング保護膜１２上に、素子分離部分で開口するレジストＲ１を形成する（図７Ｃ）。その後は、とくに図示しないが、レジストＲ１の開口部に露出する部分のエッチング保護膜１２とパッド酸化膜１１をエッチングにより除去し、続いて、シリコンをエッチングして浅い溝（トレンチ）を形成する。その後、レジストＲ１を除去してトレンチ内を絶縁物で埋め込んだ後、表面を平坦化する。

図８Ａおよび図８Ｂに対応する工程において、半導体基板にウェルを形成する。
上記方法で素子分離絶縁層２１を形成した半導体基板２の表面を洗浄後に、熱酸化法により３０ｎｍのスルー膜２２を形成する（図８Ａ）。つぎに図８Ｂに対応する工程においてウェル形成を行うが、ＮＶＭ混載の場合にロジック回路部分とメモリ回路部分とのそれぞれで、Ｐウェルの形成とＮウェルの形成を順次行う。各ウェル形成は不純物とイオン注入条件が異なるのみでほぼ同様な工程となる。
図８Ｂは、一例としてメモリ回路のＮウェル形成後のＰウェル形成時を示す。Ｎウェル（図中「ｎ」で表示）の形成では、１ＭｅＶ，５×１０^１２ｃｍ^−２の条件で燐をイオン注入する。Ｎウェル内にＰウェル（図中「ｐ」と破線で表示）を形成する場合、Ｐウェルを形成しないＮウェル部分を保護するレジストＲ２をスルー膜２２上に形成し、これをマスクとしてスルー膜２２を通したＰ型不純物（ボロン）のイオン注入を行う。ここでのイオン注入は、プロファイルを整えるため２回行う。１回目の条件は１９０ＫｅＶ，６×１０^１２ｃｍ^−２、２回目の条件は９０ＫｅＶ，５×１０^１２ｃｍ^−２である。その後、レジストＲ２を除去する。

図９Ａおよび図９Ｂに対応する工程において、チャネル不純物の導入とＯＮＯ膜の形成を行う。
レジストＲ３を形成後に、これをマスクとするイオン注入でチャネル不純物を導入することによって閾値電圧の調整を行う（図９Ａ）。イオン注入は２回行い、その条件は１回目が６０ＫｅＶ，１×１０^１２ｃｍ^−２、２回目が１５ＫｅＶ，４×１０^１１ｃｍ^−２である。
レジストＲ３を除去後に洗浄し、導入不純物の活性化アニール（不活性ガス中での熱処理）を行う。その後、スルー膜２２および自然酸化膜をウエットエッチングにより除去し、基板表面を洗浄し、続いてＯＮＯ膜５を形成する（図９Ｂ）。ＯＮＯ膜５の形成では、基板表面を熱酸化して８ｎｍの第１の酸化膜（いわゆるボトム酸化膜）５Ａを形成し、その上に８ｎｍの窒化膜５ＢをＣＶＤ法により堆積する。そして、この窒化膜５Ｂ表面を熱酸化するか、あるいは、ＣＶＤ法により８〜９ｎｍの第２の酸化膜（いわゆるトップ酸化膜）５Ｃを形成する。第２の酸化膜５Ｃは最終的には、５〜６ｎｍとなる。

図１０Ａ〜図１０Ｃに対応する工程において、ゲート電極を形成する。
洗浄後に１００ｎｍの燐ドープドポリシリコン６１を堆積し、続いてタングステンを形成し、加熱によりシリサイド化する。これにより形成したタングステンシリサイド６２の上にゲートパターンのレジストＲ４を形成する（図１０Ａ）。
レジストＲ４をマスクとするドライエッチングによりタングステンシリサイド６２、燐ドープドポリシリコン６１、さらに、第２の酸化膜５Ｃおよび窒化膜５Ｂを順次エッチングする（図１０Ｂ）。その後、レジストＲ４を除去する（図１０Ｃ）。

図１１Ａ〜図１１Ｃに対応する工程において、２つのＳ／Ｄ不純物領域７と８の形成を行う。なお、ここではＳ／Ｄ不純物領域７を先に形成するが、その逆にＳ／Ｄ不純物領域８を先に形成することも可能である。
最初に、浅いＳ／Ｄ不純物領域７の形成のために、ゲート電極６を自己整合マスクとして砒素をイオン注入する（図１１Ａ）。イオン注入条件は１０ＫｅＶ，１×１０^１５ｃｍ^−２である。これによって、比較的高濃度で浅いＳ／Ｄ不純物領域７と８Ａをゲート電極６の両側のＰウェル表面部に形成する。
Ｓ／Ｄ不純物領域７を保護するレジストＲ５を形成し、これをマスクとして燐をイオン注入する（図１１Ｂ）。イオン注入条件は４０ＫｅＶ，１×１０^１５ｃｍ^−２である。これによって、比較的高濃度で深いＳ／Ｄ不純物領域８をゲート電極６の片側のＰウェル表面部に形成する。
レジストＲ５を除去後に洗浄し、導入不純物の活性化アニール（不活性ガス中での熱処理）を行う。アニール条件は、９５０℃，１０秒である。
以上で、図６に示す構造例１のメモリトランジスタが完成する。

［構造例２，３］
構造例２は、浅いＳ／Ｄ不純物領域を持ち上げ（エレベーティッド）構造により実現するデバイス構造に関する。また、構造例３は、浅いＳ／Ｄ不純物領域に替えてショットキー接合を有するデバイス構造に関する。

図１２に、構造例２のメモリトランジスタ断面図を示す。また、図１３に、構造例３のメモリトランジスタ断面図を示す。なお、図１３において図解を省略している片側（破線部分）の構造は任意であり、図１２と同様に深いＳ／Ｄ不純物領域８でもよいし、浅いＳ／Ｄ不純物領域でもよい。また、後述の他の構造例で形成する構造でもよい。

構造例２と３では、ゲート電極６と積層膜５の表出面が絶縁膜６３で覆われている。また、両構造例ともに、浅いＳ／Ｄ不純物領域を形成しようとする側で半導体基板２の表面に接し、ゲート電極６とは絶縁膜６３により電気的に分離された導電層７１を有する。
導電層７１は、構造例２（図１２）の場合はＮ型不純物が高濃度にドープされたドープドポリシリコンから構成され、構造例３（図１３）の場合は金属から構成される。
したがって、構造例２では熱処理または熱履歴で導電層７１を拡散源とする熱拡散によりＮ型不純物を基板表面に拡散し、その結果として薄いＳ／Ｄ不純物領域７を形成している。
一方、構造例３の場合は、薄いＳ／Ｄ不純物領域７の代わりにショットキー接合７２が形成され、これが読み出し時のドレインとして機能する。

図１４Ａ〜図１５Ｂに構造例２，３の形成途中の断面図を示す。ゲート電極の形成（図１０Ｃ）までは構造例１と共通することから、ここでの説明を省略する。
ゲート電極６と積層膜５の表出部分（上面と側面）を絶縁膜６３で覆い（図１４Ａ）、浅いＳ／Ｄ不純物領域の形成予定箇所を保護するレジストＲ５を形成して、これをマスクとしてＮ型不純物をイオン注入する（図１４Ｂ）。このときのイオン注入条件は図１１Ｂのときと同じである。
ただしその後、レジストＲ５を除去してから、ゲート電極周囲の第１の酸化膜５Ａを除去する必要がある。

つぎに、表出基板面を洗浄し、活性化アニール後に、ドープドポリシリコンまたは金属からなる導電膜７１Ａを厚く堆積する（図１５Ａ）。導電膜７１Ａがドープドポリシリコンの場合は、熱処理によりＰ型不純物を基板に拡散させてＳ／Ｄ不純物領域７（不図示）を形成する。導電膜７１Ａが金属の場合は熱処理の必要はない。
化学的機械研磨（ＣＭＰ）により導電膜７１Ａの表面を平坦化し、導電膜７１Ａをゲートの両側で分離して導電層７１を形成する（図１５Ｂ）。
その後は、とくに図示しないが、リソグラフィとドライエッチングにより不要な導電層を除去する。

［構造例４］
構造例４は、深いＳ／Ｄ不純物領域８の底部接合面をさらに基板深部に位置させるために、段差を設けるデバイス構造に関する。

図１６に、構造例４のメモリトランジスタ断面図を示す。なお、図１６において図解を省略している片側（破線部分）の構造は任意であり、他の例のいずれかの構造を採用可能である。
構造例４では、ゲート電極６の片側に半導体基板２がエッチングされて、これにより段差２Ｂを形成している。この段差２Ｂはエッチング時間で制御できる。そして、この段差部分に深いＳ／Ｄ不純物領域８を形成している。

図１７Ａ〜図１８Ｂに構造例４の形成途中の断面図を示す。ゲート電極の形成（図１０Ｃ）までは構造例１と共通することから、ここでの説明を省略する。
構造例２，３と同様に絶縁膜６３を形成する（図１７Ａ）。ただし、この絶縁膜６３はエッチング保護膜としても機能することから、ドライエッチング耐性が高い材料である程度厚くすることが望ましい。

浅いＳ／Ｄ不純物領域の形成予定箇所を保護するレジストＲ５を形成し、これをマスクとしてドライエッチングして半導体基板２に段差２Ｂを形成する（図１７Ｂ）。さらに、レジストＲ５をマスクとしてＮ型不純物をイオン注入する（図１８Ａ）。このときのイオン注入条件は図１１Ｂのときと同じか、段差２Ｂの深さに応じて変えるとよい。
レジストＲ５を除去してイオン注入を行い、浅いＳ／Ｄ不純物領域７を形成する（図１８Ｂ）。このときのイオン注入条件は図１１Ａのときと同じとする。

［構造例５］
この構造例５は、ＭＯＳ反転層をチャネル形成領域の一部に誘起し、これに浅いＳ／Ｄ不純物領域７と同様な役割を持たせるデバイス構造に関する。
図１９に、構造例５のメモリトランジスタ断面図を示す。なお、図１９において、図解を省略している片側（破線部分）のＳ／Ｄ不純物領域の構造は任意であり、他の例のいずれかの構造を採用可能である。

構造例５では、深いＳ／Ｄ不純物領域８側のチャネル形成領域２Ａ部分の上には、構造例４と同様な表面を絶縁膜６３で覆われたゲート電極６と積層膜５を形成している。そして、その隣接部分に、チャネル形成領域２Ａの一部の上にゲート酸化膜６５を介して第２のゲート電極６４を形成している。この第２のゲート電極６４は、バイアス時にチャネル形成領域２Ａの一部にＭＯＳ反転層２Ｃを誘起するための電極である。ＭＯＳ反転層２Ｃが誘起されると、不図示の破線部分の構造に関係なく、この部分が極めて薄いソースまたはドレインとして機能する。
なお、ゲート酸化膜６５としては、ＯＮＯ膜５の第１の酸化膜５Ａ、絶縁膜６３、その双方を残しておいて利用することもできるし、これらとは別に新たに形成したものでもよい。

この反転層は、今まで述べた不純物を導入して作られる浅い第２導電型領域（Ｓ／Ｄ不純物領域）に比べると、その厚さが極めて薄く、実現し得る最も浅い第２導電型領域となる。したがって、これをドレインとして用いる読み出し時には短チャネル効果がより一層抑制できる。このことによって深い第２導電型領域（Ｓ／Ｄ不純物領域）８をドレインとして用いた場合に生じる短チャネル効果との差をより大きくでき、結果として、今まで述べてきた本発明の効果をより高めるという利点がある。

以下、ゲート酸化膜６５として第１の酸化膜５Ａと同じ膜を利用する場合を例として、構造例５の形成方法を述べる。
図２０Ａ〜図２１Ｂに構造例５の形成途中の断面図を示す。ゲート電極の形成（図１０Ｃ）までは構造例１と共通することから、ここでの説明を省略する。
構造例２，３の場合と同様にして絶縁膜６３を形成する（図２０Ａ）。ドープドポリシリコンまたは金属からなる導電膜６４Ａを厚く堆積し、その上に、ゲート電極６と一部重なるパターンのレジストＲ６を形成する（図２０Ｂ）。

レジストＲ６をマスクとするドライエッチング等により、レジストＲ６周囲の不要な導電膜６４Ａを除去し、第２のゲート電極６４を形成する（図２１Ａ）。
レジストＲ６を除去し、２つのゲート電極６と６４を自己整合マスクとするＮ型不純物のイオン注入を行って、２つのＳ／Ｄ不純物領域７と８を同時に形成する（図２１Ｂ）。このときのイオン注入条件は、深いＳ／Ｄ不純物領域用の条件を用いる必要があり、図１１Ｂのときと同じである。その後は、洗浄してから活性化アニールを行うと、構造例５が完成する。

［構造例６］
構造例６は、構造例５において２つのゲート電極６，６４を共通のゲート電極６６に変更した場合である。このような変更では、共通のゲート電圧しかできないのでチャネル形成領域の一部にＭＯＳ反転層を誘起させるためには、チャネル形成領域の不純物濃度を、ＭＯＳ反転層を誘起させる部分と、そうでない部分で変える必要がある。
図２２に、構造例６のメモリトランジスタ断面図を示す。なお、図２２において、図解を省略している片側（破線部分）のＳ／Ｄ不純物領域の構造は任意であり、他の例のいずれかの構造を採用可能である。

図２２においては、そのチャネル形成領域２Ａを、深いＳ／Ｄ不純物領域８側の高Ｖth領域２Ｄと、それに隣接する低Ｖth領域２Ｅとから構成している。
高Ｖth領域２Ｄ上にはＯＮＯ構造の積層膜５を形成し、低Ｖth領域２Ｅ上には単層のゲート酸化膜６５を形成している。なお、ゲート酸化膜６５としては、ＯＮＯ膜５の第１の酸化膜５Ａ、絶縁膜６３、その双方を残しておいて利用することもできるし、これらとは別に新たに形成したものでもよい。
ゲート酸化膜６５と積層膜５の上に共通のゲート電極６６を形成している。

以下、ゲート酸化膜６５として第１の酸化膜５Ａと同じ膜を利用する場合を例として、構造例６の形成方法を述べる。
図２３Ａ〜図２５Ｂに構造例６の形成途中の断面図を示す。ＯＮＯ膜（積層膜）５の形成（図９Ｂ）までは構造例１と共通することから、ここでの説明を省略する。

積層膜５の形成後（図２３Ａ）、レジストＲ７を形成し、これをマスクとするエッチングにより第２の酸化膜５Ｃおよび窒化膜５Ｂを除去し、続いて低Ｖth領域２Ｅの不純物濃度を規定する２回目の閾値電圧調整用のイオン注入を行う。これにより、チャネル形成領域２Ａを、低Ｖth領域２Ｅと高Ｖth領域２Ｄとに区分けする（図２３Ｂ）。その後にレジストＲ７を除去する。

構造例１の図１０Ａに対応する工程と同様にして、洗浄後に燐ドープドポリシリコン６１を堆積し、続いてタングステンシリサイド６２を形成し（図２４Ａ）、その上にゲートパターンのレジストＲ８を形成する（図２４Ｂ）。

レジストＲ８をマスクとするドライエッチングによりタングステンシリサイド６２、燐ドープドポリシリコン６１を順次エッチングし、共通のゲート電極６６を形成する（図２５Ａ）。レジストＲ８を除去し、ゲート電極６６を自己整合マスクとするＮ型不純物のイオン注入を行って、２つのＳ／Ｄ不純物領域７と８を形成する（図２５Ｂ）。このとき、深いＳ／Ｄ不純物領域のイオン注入条件を選択する。その後、洗浄してから活性化アニールを行うと、構造例６が完成する。

構造例６では、構造例５と同様に、本発明の効果を促進するために極めて薄いＭＯＳ反転層を利用するという利点に加え、つぎの大きな利点がある。
書き込み動作時のソース側の導電層としてＭＯＳ反転層を用いると、大きな短チャネル効果が生じることが期待される閾値電圧の高いチャネル領域（高Ｖth領域２Ｄ）が完全にパンチスルー状態になることがある。構造例６では、この場合でも、ソースとして機能することが期待される閾値電圧の低いチャネル領域（高Ｖth領域２Ｅ）がＭＯＳ反転層であることから、メモリトランジスタ全体を流れる電流はＭＯＳトランジスタの電流特性に従う。

一方、構造例１あるいは構造例２では、ソースとして第２導電型領域（Ｎ型不純物拡散層）を用いていることから、完全にパンチスルー状態になるとゲート電圧で制御できない大電流が流れることがある。
構造例６では、このような大電流を防止することができ、このことは低消費電力化だけでなく、安定な書き込み動作を行う上で重要であり、周辺回路を構成する上で大きな利点となる。
なお、この利点は次の構造例７でも同様に得られる。また、第１の実施の形態で記述したように、書き込み時と読み出し時でドレイン電圧の印加の向きを変えない場合に、チャネル濃度差を設けることで、この利点が得られる。

［構造例７］
構造例７は、構造例６においてＯＮＯ膜（積層膜）５の構成を低Ｖth領域２Ｅの上方まで拡張した場合である。
図２６に、構造例７のメモリトランジスタ断面図を示す。
構造例７においても、チャネル形成領域の不純物濃度を、ＭＯＳ反転層を誘起させる部分と、そうでない部分で変える必要がある。なお、図２６において、図解を省略している片側（破線部分）のＳ／Ｄ不純物領域の構造は任意であり、他の例のいずれかの構造を採用可能である。

図２７Ａ〜図２８Ｂに構造例７の形成途中の断面図を示す。また、図２９に、図２８Ａに対応する工程の変更例を示す。ＯＮＯ膜（積層膜）５の形成（図９Ｂ）までは構造例１と共通することから、ここでの説明を省略する。

積層膜５の形成後（図２７Ａ）、構造例１の図１０Ａに対応する工程と同様にして、洗浄後に燐ドープドポリシリコン６１を堆積し、続いてタングステンシリサイド６２を形成し、その上にゲートパターンのレジストＲ９を形成する（図２７Ｂ）。
レジストＲ９をマスクとするエッチングによりタングステンシリサイド６２、燐ドープドポリシリコン６１を順次エッチングし、共通のゲート電極６６を形成する。引き続いて、ゲート電極６６周囲の第２の酸化膜５Ｃおよび窒化膜５Ｂを除去してから、レジストＲ９を除去する。

つぎに、斜めのイオン注入によりメモリトランジスタ領域（高Ｖth領域２Ｄ）を規定する不純物導入を行う（図２８Ａ）。このとき、図２８Ａに示すように、ゲート電極６６のメモリトランジスタ領域が形成される側と反対側に離れた基板領域にも不純物領域２Ｄが必然的に形成される。これを避けるには、図２９に示すように、斜めイオン注入の前に不純物導入を防止したい側をレジストＲ１０で保護するとよい。

最後に、ゲート電極６６を自己整合マスクとするイオン注入を行って、２つのＳ／Ｄ不純物領域７と８を形成する（図２８Ｂ）。このときのイオン注入では殆ど角度を付けない。また、深いＳ／Ｄ不純物領域のイオン注入条件を選択する。その後、洗浄してから活性化アニールを行うと、構造例７が完成する。

図３０は、構造例７のメモリトランジスタに対する書き込み動作によって、５Ｖ電源電圧での閾値電圧変化の分布を示すグラフである。
図３０に示すように、ゲートにかけた最大電圧が５Ｖなのに、書き込み前の閾値電圧分布（分布中心：約２．９Ｖ）が書き込み後に、分布中心が約６．５Ｖと電源電圧より高くにまで推移している。

以上で、第１および第２の実施の形態の記述をほぼ終えるが、以下に、第１および第２の実施の形態に共通な変更点について述べる。

今までの記載では、ＭＯＮＯＳ型メモリトランジスタで説明しているが、これ以外のたとえば、ＭＮＯＳ型、離散化された状態で絶縁膜に埋め込まれている金属や半導体の微結晶に電荷蓄積を行う（いわゆるナノドット）型などへも本発明が適用できる。
とくに、第２の実施の形態における各構成例のうち構成例１から構成例６までは、電荷蓄積手段はＭＯＮＯＳ型、ＭＮＯＳ型の電荷保持能力を有する積層膜内の電荷トラップに限らない。フローティング（ＦＧ）型のように単一の導電層を電荷蓄積手段として用いることも可能である。ナノドット型は、全ての構造例に適用できる。

電荷蓄積能力を有する蓄積膜は、単に「酸化膜」と「窒化膜」と記述したが、これらの膜の材料は、
第１群：シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、ガドリニウム（Ｇｄ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）を代表とするランタノイド元素、バナジウム（Ｖ）、ニオブ（Ｎb）、タンタル（Ｔａ）の何れかと酸素（Ｏ）を含む化合物、
第２群：シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、ガドリニウム（Ｇｄ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）を代表とするランタノイド元素、バナジウム（Ｖ）、ニオブ（Ｎb）、タンタル（Ｔａ）の何れかと窒素（Ｎ）を含む化合物、
第３群：シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、ガドリニウム（Ｇｄ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）を代表とするランタノイド元素、バナジウム（Ｖ）、ニオブ（Ｎb）、タンタル（Ｔａ）の何れかと酸素（Ｏ）および窒素（Ｎ）を含む化合物、
第４群：ランタン（Ｌａ）またはアルミニウム（Ａｌ）と酸素（Ｏ）を含む化合物
第５群：イットリウム（Ｙ）またはアルミニウム（Ａｌ）と酸素（Ｏ）を含む化合物、
第６群：ジルコニウム（Ｚｒ）またはチタン（Ｔｉ）と酸素（Ｏ）を含む化合物
第７群：ジルコニウム（Ｚｒ）またはストロンチウム（Ｓｒ）と酸素（Ｏ）を含む化合物、
第８群：バリウム（Ｂａ）またはジルコニウム（Ｚｒ）と酸素（Ｏ）を含む化合物
の何れかの群から任意に選択した材料を使用可能である。

この材料と第２の実施の形態における各構造例との関係では、構造例１から構造例６までは蓄積手段を選ばない。ＦＧ、ナノドット、窒化膜あるいはアルミナのようなトラップを多量に内在する材料の何れでもよい。
構造例７は、ナノドット、窒化膜あるいはアルミナのようなトラップを多量に内在する材料のように、蓄積された電荷がメモリトランジスタ領域から散逸しないことが必要である。

また、メモリデバイスのチャネル導電型をＮ型として記述したが、Ｐ型の場合にも本発明を適用できる。その場合、チャネル、ソース、ドレインとなる各半導体領域の導電型を上記と逆にし、さらに注入電荷を逆極性のものにすることにより、今までの記載をＰ型メモリデバイスにも類推適用できる。

さらに、Ｎ型メモリデバイスに電子を注入することにより書き込みを行うとしたが、幾つかのメモリセルアレイ方式によってはそのデータの論理に応じて電荷注入を行う動作を「消去」と呼称し、電荷の引き抜き動作または逆極性の電荷の注入動作を任意のメモリセル（メモリデバイス）に対して行うことによりデータを書き込む場合がある。そのような場合、本発明が適用可能なのは逆極性の電荷注入により書き込みを行う動作である。
この動作では、さらに書き込み時にホールを注入する場合と電子を注入する場合があるが、注意を要するのは、電子を一括注入して消去を行い、逆極性のホールを任意のメモリデバイスに注入して書き込みを行う場合である。この場合、非書き込み状態と書き込み状態との電圧関係、さらには非書き込み状態における第１および第２レベルの電圧の大小関係が、以下の説明と逆になる。一方、これとは反対にホールを一括注入して消去を行い、逆極性の電子を任意のメモリデバイスに注入して書き込みを行う場合は、書き込みに限れば電子注入なので、以下の説明がそのまま適用できる。

本発明の実施の形態にかかる不揮発性半導体メモリおよびその動作方法によれば、以下の効果を奏する。

いわゆる混載型ＮＶＭにおいて、混載に要するプロセスコストを削減するためには、メモリ動作の低電圧化が重要である。標準で用意されているトランジスタが使える電圧まで低電圧化が達成できれば、特別な高耐圧トランジスタを不要となり、そのための追加のプロセスも不要となる。
しかしながら、動作電圧、とくに書き込み電圧の低電圧化は必然的に書き込み後の閾値電圧の低下を招く。このことは、読み出し動作に際しての閾値電圧のウインドウ幅を小さくする。
動作電圧の低電圧化とプロセスに起因する特性バラツキは、一般的には無関係である。このため、動作電圧の低電圧化は、読み出しマージンを低下させ、読み出し回路に新たな負担をもたらす。

本発明の実施の形態によれば、書き込み電圧以上に書き込み後の閾値電圧を高く設定できるため、動作電圧を低電圧化しても、読み出し閾値マージンを大きくできる。したがって、本発明を用いたＮＶＭメモリは、低電圧化に伴い新たに発生する問題、すなわちマージン低下に伴う読み出し系回路の高精度化、あるいは読み出し閾値電圧差が小さいことによる読み出し動作時間の増大を補う高速化回路技術などを必要としない。
このことにより、低電圧化によって期待されるコスト低減効果を損なうことがないばかりでなく、逆に高性能化も期待できる。
さらに、大きな短チャネル効果が生じることを期待される、閾値電圧の高いチャネル領域が完全にパンチスルー状態になっても、ソースとして機能することが期待されていた閾値電圧の低いチャネル領域は、ＭＯＳ反転層として機能し、ゲート電圧で電流が制御できる。このことは、安定な書き込み動作を行う上で重要であり、周辺回路を構成する上で大きな利点となる。

第１の実施の形態で説明する動作方法の前提となるメモリデバイス構造を示す断面図である。 短チャネル効果が生じ始めるチャネル長のチャネル不純物濃度の依存性を示す図である。 書き込み動作の効果をＶg−Ｉg特性のグラフ上で説明するための図である。 チャネル長と閾値電圧との関係を示す図である。 ドレイン厚に差を設けた場合の書き込み動作の効果を、Ｖg−Ｉg特性のグラフ上で説明するための図である。 構造例１のメモリトランジスタ断面図である。 構造例１の形成時の素子間分離のためのレジスト形成までを示す断面図である。 図７に続く、ウェル形成までを示す断面図である。 図８に続く、ＯＮＯ膜の形成までの断面図である。 図９に続く、ゲート電極形成までの断面図である。 図１０に続く、２つのＳ／Ｄ不純物領域の形成までの断面図である。 構造例２のメモリトランジスタ断面図である。 構造例３のメモリトランジスタ断面図である。 構造例２，３の形成時の深いＳ／Ｄ不純物領域の形成までを示す断面図である。 図１４に続く、導電層の形成までの断面図である。 構造例４のメモリトランジスタ断面図である。 構造例４の形成時に段差形成までを示す断面図である。 図１７に続く、浅いＳ／Ｄ不純物領域の形成までを示す断面図である。 構造例５のメモリトランジスタ断面図である。 構造例５の形成時のゲートパターンのレジスト形成までを示す断面図である。 図２０に続く、浅いＳ／Ｄ不純物領域の形成時までを示す断面図である。 構造例６のメモリトランジスタ断面図である。 構造例６の形成時の低Ｖth領域の形成までを示す断面図である。 図２３に続く、ゲートパターンのレジスト形成までを示す断面図である。 図２４に続く、深いＳ／Ｄ不純物領域の形成時までを示す断面図である。 構造例７のメモリトランジスタ断面図である。 構造例７の形成時のゲートパターンのレジスト形成までを示す断面図である。 図２７に続く、２つのＳ／Ｄ不純物領域の形成時までを示す断面図である。 斜めイオン注入工程の変更例を示す断面図である。 書き込み動作による閾値電圧変化の分布を示すグラフである。

符号の説明

１…メモリトランジスタ、２…半導体基板、２Ａ…チャネル形成領域、２Ｃ…ＭＯＳ反転層、２Ｄ…高Ｖth領域、２Ｅ…低Ｖth領域、３…ソース領域、４…ドレイン領域、５…積層膜（またはＯＮＯ膜）、５Ａ…第１の酸化膜、５Ｂ…窒化膜、５Ｃ…第２の酸化膜、６…ゲート電極、７，８…Ｓ／Ｄ不純物領域

Claims (19)

1. 半導体基板とゲート電極との間に形成され電荷蓄積能力を有する積層膜と、当該積層膜を介して行うゲート電極の制御によりチャネルが形成される半導体基板の第１導電型領域と、当該第１導電型領域を挟んで半導体基板に形成している２つの第２導電型領域とを備えるメモリトランジスタを記憶素子として有する不揮発性半導体メモリ装置であって、
   前記メモリトランジスタは、書き込み時と読み出し時とで短チャネル効果が生じているか否かの境界として見積もられるチャネル長が異なり、当該異なるチャネル長の間に実デバイスのチャネル長を有する
   不揮発性半導体メモリ装置。
2. 前記メモリトランジスタの実デバイスのチャネル長Ｌを、下記の２つの条件式、すなわち、
   Ｌ＜Ａ・(Xj1・(ε/Ｃ)・(Ws(Nb, Vdr))＋Wd(Nb, Vdr))²)^1/3、
   Ｌ＞Ａ・(Xj2・(ε/Ｃ)・(Ws(Nb, Vdw))＋Wd(Nb, Vdw)）²)^1/3
   （Ａ：実験によって決まる係数（あるいは単に係数）、Xj1：読み出し時における基板表面からのドレイン底部の接合深さ、Xj2：書き込み時における基板表面からのドレイン底部の接合深さ、ε：積層膜の実効誘電率、Ｃ：ゲート電極と半導体基板と間の容量、Ws：ソースから基板側へ伸びる空乏層幅、Wd：ドレインから基板側へ伸びる空乏層幅、Nb：チャネル不純物濃度、Vdr：読み出し時のドレイン電圧、Vdw：書き込み時のドレイン電圧）
   を同時に満足する値に設定している
   請求項１に記載の不揮発性半導体メモリ装置。
3. 前記メモリトランジスタは、短チャネル効果が生じているか否かの境界として見積もられるチャネル長を書き込み時と読み出し時で異ならせるために、当該チャネル長を規定する構造パラメータの少なくとも一つが、書き込み時と読み出し時とで異なるデバイス構造を有する
   請求項１に記載の不揮発性半導体メモリ装置。
4. 前記メモリトランジスタは、短チャネル効果が生じているか否かの境界として見積もられるチャネル長を書き込み時と読み出し時で異ならせるために、当該チャネル長を規定する構造パラメータの少なくとも一つが、前記２つの第２不純物領域の一方をドレインとする書き込み時と他方をドレインとする読み出し時とで異なるデバイス構造を有する
   請求項１に記載の不揮発性半導体メモリ装置。
5. 前記構造パラメータとして、前記第１導電型領域の表面を基準とするドレインの底部接合面までの深さと、第１導電型領域の表面を基準とするソースの底部接合面までの深さとが異なる
   請求項４に記載の不揮発性半導体メモリ装置。
6. 前記構造パラメータとして、前記第１導電型領域のドレイン側の不純物濃度と、当該第１導電型領域のソース側の不純物濃度とが異なる
   請求項４に記載の不揮発性半導体メモリ装置。
7. 半導体基板とゲート電極との間に形成され電荷蓄積能力を有する積層膜と、当該積層膜を介して行うゲート電極の制御によりチャネルが形成される半導体基板の第１導電型領域と、当該第１導電型領域を挟んで半導体基板に形成している２つの第２導電型領域とを備えるメモリトランジスタを記憶素子として有する不揮発性半導体メモリ装置であって、
   前記メモリトランジスタは、書き込み時と読み出し時とで短チャネル効果が生じているか否かの境界として見積もられるチャネル長を変化させるために、当該チャネル長を規定する構造パラメータの少なくとも一つが、前記２つの第２不純物領域の一方をドレインとする書き込み時と他方をドレインとする読み出し時とで異なるデバイス構造を有する
   不揮発性半導体メモリ装置。
8. 前記構造パラメータとして、前記第１導電型領域の表面を基準とするドレインの底部接合面までの深さと、第１導電型領域の表面を基準とするソースの底部接合面までの深さとが異なる
   請求項７に記載の不揮発性半導体メモリ装置。
9. 前記構造パラメータとして、前記第１導電型領域のドレイン側の不純物濃度と、当該第１導電型領域のソース側の不純物濃度とが異なる
   請求項７に記載の不揮発性半導体メモリ装置。
10. 前記短チャネル効果が生じているか否かの境界としてのチャネル長Ｌminが下記条件式、すなわち、
    Ｌmin＝Ａ・ｐ^1/3、
    ｐ(Xj、Ｃ、Nb)＝Xj・(ε/Ｃ)・(Ws(Nb)＋Wd(Nb))²
    （Ａ：実験により決まる係数（あるいは単に係数）、Xj：基板表面からのドレイン底部の接合深さ、ε：積層膜の実効誘電率、Ｃ：ゲート電極と半導体基板と間の容量、Ws：ソースから基板側へ伸びる空乏層幅、Wd：ドレインから基板側へ伸びる空乏層幅、Nb：チャネル不純物濃度）
    に基づいて見積もられたものである
    請求項７に記載の不揮発性半導体メモリ装置。
11. 電荷蓄積能力を有する積層膜内に所定の電圧条件下で電荷を注入するメモリトランジスタの書き込み動作と、当該書き込み動作が有効に行われたか否かを、メモリトランジスタがオン可能な所定の電圧条件を適用したときのチャネル電流量の違いにより読み出す読み出し動作とを含む不揮発性半導体メモリ装置の動作方法であって、
    非書き込み状態のメモリトランジスタに対する書き込み動作時に、読み出し時のドレイン電圧と異なるドレイン電圧を含む所定の電圧条件の適用により、非書き込み状態のメモリトランジスタが読み出し時にとる第２レベルよりも反書き込み側の第１レベルの閾値電圧から電荷注入を開始して、閾値電圧を第２レベルよりも書き込み側の書き込み状態の閾値電圧に変化させる
    不揮発性半導体メモリ装置の動作方法。
12. 前記非書き込み状態のメモリトランジスタの閾値電圧を、前記書き込み時の電圧条件下で生じる短チャネル効果に起因して前記第１レベルをとる状態から書き込み動作により書き込み側に変化させ、
    前記読み出し時に、書き込み動作により閾値電圧が変化していない非書き込み状態のメモリトランジスタは、前記読み出し時の電圧条件下で相対的に短チャネル効果が生じにくく、その閾値電圧が第１レベルよりも書き込み側の前記第２レベルをとる所定の電圧条件を適用する
    請求項１１に記載の不揮発性半導体メモリ装置の動作方法。
13. 書き込み時と読み出し時とで、短チャネル効果が生じているか否かの境界として見積もられるチャネル長を異ならせることにより、読み出し時に非書き込み状態のメモリトランジスタの閾値電圧がとる前記第２レベルより反書き込み側の第１レベルの閾値電圧から書き込みを開始させる
    請求項１２に記載の不揮発性半導体メモリ装置の動作方法。
14. 前記短チャネル効果が生じているか否かの境界としてのチャネル長Ｌminを下記条件式、すなわち、
    Ｌmin＝Ａ・ｐ^1/3、
    ｐ(Xj、Ｃ、Nb)＝Xj・(ε/Ｃ)・(Ws(Nb)＋Wd(Nb))²
    （Ａ：実験によって決まる係数（あるいは単に係数）、Xj：基板表面からのドレイン底部の接合深さ、ε：積層膜の実効誘電率、Ｃ：ゲート電極と半導体基板と間の容量、Ws：ソースから基板側へ伸びる空乏層幅、Wd：ドレインから基板側へ伸びる空乏層幅、Nb：チャネル不純物濃度）
    に基づいて見積もる
    請求項１３に記載の不揮発性半導体メモリ装置の動作方法。
15. 前記メモリトランジスタは、前記積層膜を介して行うゲート電極の制御によりチャネルが形成される半導体基板の第１導電型領域と、当該第１導電型領域を挟んで形成している２つの第２導電型領域とを有し、
    ２つの第２導電型領域の一方を書み込み時のドレインとし、他方を読み出し時のドレインとして当該メモリトランジスタを動作させる
    請求項１１に記載の不揮発性半導体メモリ装置の動作方法。
16. 前記第１レベルと前記第２レベルの閾値電圧の差が、第２レベルから書き込み状態の閾値電圧までの電圧差の１０％以上である
    請求項１１に記載の不揮発性半導体メモリ装置の動作方法。
17. 前記書き込み時の所定の電圧条件の適用によってホットキャリア効果を利用して書き込みを行い、
    前記読み出し時の所定の電圧条件下ではホットキャリア効果が生じない
    請求項１１に記載の不揮発性半導体メモリ装置の動作方法。
18. 書き込み時のゲート印加電圧を、ソース電位を基準としてドレインに印加する電圧以下とする
    請求項１７に記載の不揮発性半導体メモリ装置の動作方法。
19. 書き込み時に、ゲート電極に印加する最大電圧と書き込み時に変化する閾値電圧値との差が、少なくとも前記第１レベルと第２レベルの差より小さくなるまで、電荷を注入する
    請求項１１に記載の不揮発性半導体メモリ装置の動作方法。
    

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