JP2006005078A - 不揮発性半導体メモリ装置およびその動作方法 - Google Patents
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Abstract
【解決手段】半導体基板2とゲート電極6との間に形成され電荷蓄積能力を有する積層膜5を備えるメモリトランジスタ1は、書き込み時と読み出し時とで短チャネル効果が生じているか否かの境界として見積もられるチャネル長Lminが異なり、当該異なるチャネル長Lmin(R)とLmin(W)の間に、実デバイスのチャネル長Lを有する。
【選択図】図1
Description
混載型NVMでは、ロジック回路を駆動する電圧より高い電圧を生成し、操作するために高耐圧デバイス(高い電圧を操作できるデバイス)が、ロジックトランジスタなどの標準の電源電圧で操作可能なデバイス以外に必要となる。
したがって、既存のロジックプロセスに不揮発性メモリ(NVM)を混載する混載用プロセスを確立する場合、標準で用意されている電圧(ロジック用電源電圧等)で動作可能なほどメモリデバイスが低電圧化されていれば高耐圧トランジスタが不要となり、混載のための工程数、追加マスク枚数の増加を抑制できる。
このように、動作電圧の低電圧化は混載型NVMにとって重要な課題である。
好適に、前記メモリトランジスタは、短チャネル効果が生じているか否かの境界として見積もられるチャネル長を書き込み時と読み出し時で異ならせるために、当該チャネル長を規定する構造パラメータの少なくとも一つが、前記2つの第2不純物領域の一方をドレインとする書き込み時と他方をドレインとする読み出し時とで異なるデバイス構造を有する。
また、第2の観点では、この境界としてのチャネル長を規定する構造パラメータの少なくとも一つが、前記2つの第2不純物領域の一方をドレインとする書き込み時と他方をドレインとする読み出し時とで異なるデバイス構造を有し、そのことによって、この境界としてのチャネル長を書き込み時と読み出し時で変化させている。
さらに好適に、書き込み時と読み出し時とで、短チャネル効果が生じているか否かの境界として見積もられるチャネル長を異ならせることにより、読み出し時に非書き込み状態のメモリトランジスタの閾値電圧がとる前記第2レベルより反書き込み側の第1レベルの閾値電圧から書き込みを開始させる。
その結果、書き込み状態の閾値電圧と非書き込み状態の閾値電圧の差を拡げ、その分、読み出し動作時の電圧余裕が拡大し、また電荷保持特性やデータ書き換え特性などの電気的信頼性が向上する。その一方、同じ電荷量を注入するための必要な電圧が低下し、低電圧化が可能である。
その結果、書き込み状態の閾値電圧と非書き込み状態の閾値電圧の差を拡げ、その分、読み出し動作時の電圧余裕が拡大し、また電荷保持特性やデータ書き換え特性などの電気的信頼性が向上する。その一方、同じ電荷量を注入するための必要な電圧が低下し、低電圧化が可能である。
図1に、第1の実施の形態で説明する動作方法の前提となるメモリデバイス構造を示す。
このデバイス構造の基本は、ソース側とドレイン側が対照である点で、通常のMONOS型メモリトランジスタと同じであることから、ここでの詳しい説明を省略する。また、製造方法も通常のMONOS型メモリトランジスタと変わらないことから、ここでの説明を省略する。ただし、構造パラメータ(たとえば、チャネル長等)を最適化する必要が生じる場合があり、その点については後述する。
なお、本発明との対比では、チャネル形成領域が本発明の「第1導電型領域」の一例を構成し、ソース領域3およびドレイン領域4が本発明の「2つの第2導電型領域」の一例を構成する。
第1の実施の形態では、書き込み時と読み出し時の所定の電圧条件のうち、たとえばドレイン領域4に印加する電圧の組合せを制御することにより、書き込み最中に電荷注入量を決める基準となる非書き込み状態の閾値電圧を、読み出し時の非書き込み状態の閾値電圧の第2レベルよりも低い(すなわち反書き込み側の)第1レベルとし、その第1レベルから書き込みを開始させて、第2レベルよりも高い(すなわち書き込み側の)書き込み状態の閾値電圧まで上昇させる動作を実現する。
メモリデバイスの記憶はチャネルが形成される半導体領域とゲート電極との間に介在する電荷蓄積能力を有する積層膜中の、ある特定の極性の電荷量の大小により決まる。ところで、メモリデバイスの製造途中で上記積層膜に導入されるある種の欠陥に電荷が時には捕獲され、時には脱離するという熱的に不安定な状態で存在することがある。
文言上は、未だ書き込みを行っていないときの、このような電荷の存在により決まる閾値電圧を「非書き込み状態の閾値電圧」に含むと解釈できる。ただし本発明では、そのような電荷による閾値電圧を「非書き込み状態の閾値電圧」に含まない。本発明では、製造途中の、または、製造後の十分な熱処理によって熱的に安定した状態における熱平衡状態の閾値電圧、または、書き込みに先立って行われる消去動作により書き込みに寄与する極性の電荷が十分に抜き取られた状態の閾値電圧を、「非書き込み状態の閾値電圧」という。
これに対し、書き込み時の非書き込み状態の閾値電圧のレベル(第1レベル)が、読み出し時の非書き込み状態の閾値電圧のレベル(第2レベル)より低い状態が存在し、その状態から書き込みができる動作モードが存在し、それによって、従来と同じ書き込み時のゲート印加電圧であっても、より高いレベルまで書き込みが可能なことを本発明者が見出したことが本発明の実施の形態の背景となっている。
その後、その動作モードを実現するためのデバイス側への要求、すなわち、短チャネル効果を書き込み時に大きくすること、そのためのデバイスの構造パラメータに関する記述を行う。
書き込みドレイン電圧Vdwと書き込みゲート電圧Vgwは、メモリトランジスタ1のチャネルにホットキャリア効果が生じる程度に高い電圧であり、後述するように、用いるホットキャリア効果に応じてそれぞれの電圧範囲が異なる。
なお、書き込みを行わない場合は、書き込みドレイン電圧Vdwと書き込みゲート電圧Vgwの少なくとも一方を十分低くすることにより電子注入を防止する。
このとき用いることが可能なホットキャリアとして、生成メカニズム(ホットキャリア効果)が違う次の3つが知られている。
第1は、チャネル・ホットキャリアである。このチャネル・ホットキャリアは、「書き込みゲート電圧Vgwが書き込みドレイン電圧Vdwより大きい」という電圧条件下で発生する。
第2は、ドレインアバランシェ・ホットキャリアである。このドレインアバランシェ・ホットキャリアは、「書き込みゲート電圧Vgwが書き込みドレイン電圧Vdw以下である」という電圧条件下で発生する。
第3は、たとえば電離衝突により2次的に発生したホットキャリアである。このホットキャリアは、たとえば「N型チャネルの場合、基板電圧Vsubが約−3Vより小さい」という電圧条件下で発生する。
以下、このことを説明すると、まず、書き込みドレイン電圧Vdw、すなわちチャネル層に比較すると深い導電領域(ドレイン領域4)に印加する電圧は、積層膜5がONO膜で、かつ、第1の酸化膜5Aにシリコン酸化膜を用いる場合、最低でも3V程度必要である。これは、シリコンから見た酸化膜の障壁の高さが3.2eV程度であるという理由による。そこで、最も効率的な書き込みを望むならば、前述したように書き込みドレイン電圧Vdwと書き込みゲート電圧Vgwを等しくして、その低電圧書き込みの目標(最終的な閾値電圧)も3Vを目標とする。
以上をまとめると、正電圧と負電圧の両方を利用できる場合には第3のホットキャリア生成メカニズムの採用が望ましく、正電圧のみで低電圧動作させる必要がある場合は、第2のホットキャリア生成メカニズム(ドレインアバランシェ・ホットキャリア生成メカニズム)の採用が望ましい。何れを採用するかは、前述した動作電圧条件の制御による。
読み出し時にも、ソースを基準としてドレインとゲートのそれぞれに適した電圧を印加する。ただし、読み出し時の電圧条件は、書き込み時の電圧条件と異なっている。
以下、このときドレインに印加する電圧を「読み出しドレイン電圧Vdr」と称し、ゲートに印加する電圧を「読み出しゲート電圧Vgr」と称する。読み出しドレイン電圧Vdrと読み出しゲート電圧Vgrは、書き込み時とは異なり、メモリトランジスタのチャネルにホットキャリア効果が全く生じない、あるいは、有効な閾値電圧変化を起こさない程度しかホットキャリア効果が生じない程度の電圧である。これらの電圧は、通常、ドレイン電圧およびゲート電圧ともに書き込み時より低い値に設定される。
この電流の差をそのまま増幅し、あるいは電圧に換算して増幅した後に検出し、記憶データの読み出しを行う。
つぎに、前述した非書き込み状態の閾値で電圧を書き込み時と読み出し時で異ならせる点について、式を用いて記述する。
ΔVth(W)max = Vth(W)max − Vth(W)ini …(1)
Vth(R)max=ΔVth(W)max + Vth(R)ini …(2)
これに対し、従来のように第2レベルから電子注入を行って得られる読み出し電圧条件下のハイレベルの閾値電圧Vth(R)maxは、前述したように書き込み後閾値電圧Vth(W)maxと等しくなる。
したがって、本発明が適用された場合の読み出し電圧条件下の書き込み状態の閾値電圧Vth(R)maxは、従来のように第2レベルから電子注入を行って得られる閾値電圧Vth(R)maxより、書き込み時の電子注入開始時の閾値電圧(第2レベルと第1レベルの差)だけ大きくなる。
このことを次式(3)に式で表す。
Vth(R)max−Vth(W)max = Vth(R)ini − Vth(W)ini …(3)
VDDmax−Vth(W)max < Vth(R)ini − Vth(W)ini …(4)
VDDmax < Vth(R)max …(5)
このため本発明の実施の形態(第2の実施の形態以降を含む)では、短チャネル効果を利用することが望ましい。すなわち、書き込み時においては大きな短チャネル効果が生じて非書き込み状態の閾値電圧Vth(W)iniが小さくなり、読み出し時において短チャネル効果を相対的に小さくし、これによって第2レベルをとる読み出し時の非書き込み状態の閾値電圧Vth(R)iniを相対的に大きくする。
ただし、本実施の形態では、さらに電圧条件の最適範囲を拡大し、あるいは、短チャネル効果の程度差を大きくするために、図1の基本構造はそのままで構造パラメータを最適することが望ましい。
以下、構造パラメータの最適化法について記述する。
L<A・p1/3 …(6)
p(Xj、C、Nb)=Xj・(ε/C)・(Ws(Nb)+Wd(Nb))2 …(7)
Lmin=A・p1/3 …(8)
つまり、チャネル長L以外の構造パラメータが同じ場合、ドレイン電流Idは、チャネル長Lが大きい場合にチャネル長Lの逆数に比例する。チャネル長Lが短くなり、短チャネル効果が生じ始めるとドレイン電流Idは1/Lに比例する値より大きくなる。そこで、ドレイン電流Idが1/Lに比例する値から外れるチャネル長LをLmin(短チャネル効果が生じ始めるチャネル長)と定義する。
ドレイン電流Idが1/Lに比例する値から外れるか否かの判定は、たとえば、ドレイン電流Idの値が1/Lに比例する値から1割増えた場合に「外れた」と判定する。
つまり、チャネル長L以外の構造パラメータが同じ場合、サブスレッショルド係数Sは、チャネル長Lが大きい場合にチャネル長Lに依存せず一定である。しかし、チャネル長Lが小さくなるとサブスレッショルド係数Sの値は徐々に大きくなる。たとえば、サブスレッショルド係数Sの値が、長チャネルの場合と比較して1割増加した場合、その時のチャネル長LをLmin(短チャネル効果が生じ始めるチャネル長)と定義する。
サブスレッショルド係数Sの定義を次式(9)に示す。
S=ΔVd/Δ(log10(Id)) …(9)
図2は、式(7)および式(8)を用いた、短チャネル効果が生じ始めるチャネル長Lminの計算結果(縦軸)を、チャネル不純物濃度(Nb)を横軸にプロットしたものである。図2では、書き込み時と読み出し時のそれぞれで、ドレイン領域4(図1参照)の厚さXjの値を、1×10−8m、5×10−8m、1×10−7m、5×10−7mに設定したときの計算結果(8つの曲線)を示す。このとき書き込みドレイン電圧Vdwを5Vとし、読み出しドレイン電圧Vdrを0.5Vに設定している。また今回の計算では、ゲート電極6と半導体基板2(図1参照)との間の容量Cとして、積層膜5を17nm相当の酸化膜に換算したときの容量を用いている。
しかも、書き込み時のLminと読み出し時のLminとの差(Lminの設定可能範囲)の大きさは、ドレイン領域の厚さXjに依存し、ドレイン領域が厚いほどLminの設定可能範囲が拡大している。
下記の式(10-1)と式(10-2)は、図2から存在が明らかになったLminの設定可能範囲に実際のメモリトランジスタのチャネル長Lを設定した場合に、今までのチャネル長に関する式から導かれる式である。実際のメモリトランジスタのチャネル長Lが下記の式(10-1)と式(10-2)を同時に満たすとき、少なくとも書き込み時に非書き込み状態の閾値電圧が、読み出し時の非書き込み閾値電圧と異なるデバイスの実現が可能となる。
L<A・(Xj1・(ε/C)・(Ws(Nb, Vdr))+Wd(Nb, Vdr))2)1/3 …(10-1)
L>A・(Xj2・(ε/C)・(Ws(Nb, Vdw))+Wd(Nb, Vdw))2)1/3 …(10-2)
図3から分かるように、書き込みを行ったメモリトランジスタの特性IC(R)maxから得られる閾値電圧Vth(R)maxは、ΔV(+)で示す値だけ電源電圧VDDmaxより高い値を有する。これは、本発明によって供給される電圧の最大値より高くまで閾値電圧制御が可能なことを示している。
第2の実施の形態では、チャネル長の設定可能範囲を拡大し、それによって書き込み時の短チャネル効果をより大きくすることが可能なメモリトランジスタの構造設計と、その動作方法とに関する。具体的に、本実施の形態では、メモリトランジスタをソース側とドレイン側で非対称構造にし、かつ、書き込み時と読み出し時にドレイン電圧の向きを逆にすることで非対称性を反転して動作させる。
本発明では、ゲート積層構造に関するパラメータ、基板側構造に関するパラメータ、あるいはその両方を書き込み時と読み出し時にアンバランスに変化させてもよい。
一方、基板側構造に関するパラメータ(Xj1,Xj2,Ws,Wd,Nb)のうち、空乏層幅WsとWdは直接操作できるパラメータではなく、チャネル不純物濃度Nbにより変化するものである。
したがって、ここで操作可能な構造パラメータは、酸化膜厚Toxと、ドレインの厚さ(チャネル形成領域の表面を基準としたドレインの底部接合面の深さ)Xj1,Xj2と、チャネル不純物濃度Nbとの3種類となる。これに電圧条件を加えると、本実施の形態で書き込み時と読み出し時にアンバランスに操作可能なパラメータは4種類となる。
ゲート設定可能範囲の拡大という目的を達成するためには、式(10-1)の右辺をより大きくし、式(10-2)の右辺をより小さくする必要がある。つまり、読み出し時のドレイン厚Xj1を小さくし、書き込み時のドレイン厚Xj2を大きくする。また、チャネル不純物濃度Nbを書き込み時のドレイン側で高くする。
図4において、符号SCE(R)で示す短チャネル効果曲線は、浅い方の不純物領域を使用してドレイン厚Xj1とした読み出し時の特性を示し、符号SCE(W)で示す短チャネル効果曲線は、深い方の不純物領域を使用してドレイン厚Xj2とした書き込み時の特性を示す。
これらの2つの曲線SCE(R)とSCE(W)が示すように、書き込み時と読み出し時ではともにチャネル長Lが短くなるにつれて閾値電圧Vthが低下する傾向にある。ただし、その程度(短チャネル効果の生じ方)は、読み出し時の曲線SCE(R)に比べて書き込み時の曲線SCE(W)が大きく、より閾値電圧Vthが低くなる。
図示のように、この範囲の下限であるLmin(Xj1)付近に実際のチャネル長Lを設定すると、たとえば書き込み時の初期(非書き込み状態)の閾値電圧Vth(W)iniと、読み出し時の非書き込み状態の閾値電圧Vth(R)iniとの差、すなわち第1レベルと第2レベルの差(書き込み初期の閾値電圧差)ΔVthiniを大きくとれる。これに対し、実際のチャネル長Lを設定可能範囲の中間付近にとると、この書き込み初期の閾値電圧差ΔVthiniはかなり小さくなる。
すなわち、図3に示す実線の曲線VIC(W)iniとVIC(W)maxは、書き込みドレイン電圧Vdw=5.0Vを印加した書き込み時を示し、図3に示す破線の曲線VIC(R)iniとVIC(R)maxは、読み出しドレイン電圧Vdr=0.5Vを印加した読み出し時を示していた。
これに対し、図5に示す実線の曲線VIC(W)iniとVIC(W)maxは、相対的にドレイン厚Xj2が大きい書き込み時を示し、図5に示す破線の曲線VIC(R)iniとVIC(R)maxは、相対的にドレイン厚Xj1が小さい読み出し時を示している。
よって、第2の実施の形態では、第1の実施の形態に示す電圧条件の印加に加えて、構造パラメータを読み出し時と書き込み時で変化させることによって、第1の実施の形態よりさらにウインドウ幅を大きくできる。その結果、第1の実施の形態よりさらに、読み出し時の電圧余裕幅の拡大、電気的特性の長期信頼性の改善、および、低電圧化が可能となる。
ここではONO型のゲート構造を例とするが、他のゲート構造の各構造例への適応可能性は後述する。各構造例の記述では、図1との差異のみ言及し、同じ構成は同一符号を付して記述を省略する。また、ここでの製造条件や材料は一例であり、その記述に限定されるものではない。
構造例1は、深さの異なる2つの第2導電型領域(S/D不純物領域)を不純物拡散層により構成したデバイス構造に関する。
第1の実施の形態ではソース領域3とドレイン領域4が同時形成されることから、ほぼ等しい厚さ(チャネル形成領域2Aの表面を基準とする底部接合の深さ)を有している(図1参照)。
ここでは、ソース領域3とドレイン領域4に相当する2つのS/D不純物領域7と8の一方、ここではS/D不純物領域8をより厚くしている。厚いS/D不純物領域8が書き込み時のドレインとして機能し、薄いS/D不純物領域7が読み出し時のドレインとして機能する。
最初に、図7A〜図7Cに対応する工程において、素子間分離をSTI法により行う。
用意した半導体基板2を洗浄した後(図7A)、基板表面を熱酸化することによって100nmのパッド酸化膜11を形成し、続いて150nmの窒化膜からなるエッチング保護膜12をCVD法により堆積する(図7B)。エッチング保護膜12上に、素子分離部分で開口するレジストR1を形成する(図7C)。その後は、とくに図示しないが、レジストR1の開口部に露出する部分のエッチング保護膜12とパッド酸化膜11をエッチングにより除去し、続いて、シリコンをエッチングして浅い溝(トレンチ)を形成する。その後、レジストR1を除去してトレンチ内を絶縁物で埋め込んだ後、表面を平坦化する。
上記方法で素子分離絶縁層21を形成した半導体基板2の表面を洗浄後に、熱酸化法により30nmのスルー膜22を形成する(図8A)。つぎに図8Bに対応する工程においてウェル形成を行うが、NVM混載の場合にロジック回路部分とメモリ回路部分とのそれぞれで、Pウェルの形成とNウェルの形成を順次行う。各ウェル形成は不純物とイオン注入条件が異なるのみでほぼ同様な工程となる。
図8Bは、一例としてメモリ回路のNウェル形成後のPウェル形成時を示す。Nウェル(図中「n」で表示)の形成では、1MeV,5×1012cm−2の条件で燐をイオン注入する。Nウェル内にPウェル(図中「p」と破線で表示)を形成する場合、Pウェルを形成しないNウェル部分を保護するレジストR2をスルー膜22上に形成し、これをマスクとしてスルー膜22を通したP型不純物(ボロン)のイオン注入を行う。ここでのイオン注入は、プロファイルを整えるため2回行う。1回目の条件は190KeV,6×1012cm−2、2回目の条件は90KeV,5×1012cm−2である。その後、レジストR2を除去する。
レジストR3を形成後に、これをマスクとするイオン注入でチャネル不純物を導入することによって閾値電圧の調整を行う(図9A)。イオン注入は2回行い、その条件は1回目が60KeV,1×1012cm−2、2回目が15KeV,4×1011cm−2である。
レジストR3を除去後に洗浄し、導入不純物の活性化アニール(不活性ガス中での熱処理)を行う。その後、スルー膜22および自然酸化膜をウエットエッチングにより除去し、基板表面を洗浄し、続いてONO膜5を形成する(図9B)。ONO膜5の形成では、基板表面を熱酸化して8nmの第1の酸化膜(いわゆるボトム酸化膜)5Aを形成し、その上に8nmの窒化膜5BをCVD法により堆積する。そして、この窒化膜5B表面を熱酸化するか、あるいは、CVD法により8〜9nmの第2の酸化膜(いわゆるトップ酸化膜)5Cを形成する。第2の酸化膜5Cは最終的には、5〜6nmとなる。
洗浄後に100nmの燐ドープドポリシリコン61を堆積し、続いてタングステンを形成し、加熱によりシリサイド化する。これにより形成したタングステンシリサイド62の上にゲートパターンのレジストR4を形成する(図10A)。
レジストR4をマスクとするドライエッチングによりタングステンシリサイド62、燐ドープドポリシリコン61、さらに、第2の酸化膜5Cおよび窒化膜5Bを順次エッチングする(図10B)。その後、レジストR4を除去する(図10C)。
最初に、浅いS/D不純物領域7の形成のために、ゲート電極6を自己整合マスクとして砒素をイオン注入する(図11A)。イオン注入条件は10KeV,1×1015cm−2である。これによって、比較的高濃度で浅いS/D不純物領域7と8Aをゲート電極6の両側のPウェル表面部に形成する。
S/D不純物領域7を保護するレジストR5を形成し、これをマスクとして燐をイオン注入する(図11B)。イオン注入条件は40KeV,1×1015cm−2である。これによって、比較的高濃度で深いS/D不純物領域8をゲート電極6の片側のPウェル表面部に形成する。
レジストR5を除去後に洗浄し、導入不純物の活性化アニール(不活性ガス中での熱処理)を行う。アニール条件は、950℃,10秒である。
以上で、図6に示す構造例1のメモリトランジスタが完成する。
構造例2は、浅いS/D不純物領域を持ち上げ(エレベーティッド)構造により実現するデバイス構造に関する。また、構造例3は、浅いS/D不純物領域に替えてショットキー接合を有するデバイス構造に関する。
導電層71は、構造例2(図12)の場合はN型不純物が高濃度にドープされたドープドポリシリコンから構成され、構造例3(図13)の場合は金属から構成される。
したがって、構造例2では熱処理または熱履歴で導電層71を拡散源とする熱拡散によりN型不純物を基板表面に拡散し、その結果として薄いS/D不純物領域7を形成している。
一方、構造例3の場合は、薄いS/D不純物領域7の代わりにショットキー接合72が形成され、これが読み出し時のドレインとして機能する。
ゲート電極6と積層膜5の表出部分(上面と側面)を絶縁膜63で覆い(図14A)、浅いS/D不純物領域の形成予定箇所を保護するレジストR5を形成して、これをマスクとしてN型不純物をイオン注入する(図14B)。このときのイオン注入条件は図11Bのときと同じである。
ただしその後、レジストR5を除去してから、ゲート電極周囲の第1の酸化膜5Aを除去する必要がある。
化学的機械研磨(CMP)により導電膜71Aの表面を平坦化し、導電膜71Aをゲートの両側で分離して導電層71を形成する(図15B)。
その後は、とくに図示しないが、リソグラフィとドライエッチングにより不要な導電層を除去する。
構造例4は、深いS/D不純物領域8の底部接合面をさらに基板深部に位置させるために、段差を設けるデバイス構造に関する。
構造例4では、ゲート電極6の片側に半導体基板2がエッチングされて、これにより段差2Bを形成している。この段差2Bはエッチング時間で制御できる。そして、この段差部分に深いS/D不純物領域8を形成している。
構造例2,3と同様に絶縁膜63を形成する(図17A)。ただし、この絶縁膜63はエッチング保護膜としても機能することから、ドライエッチング耐性が高い材料である程度厚くすることが望ましい。
レジストR5を除去してイオン注入を行い、浅いS/D不純物領域7を形成する(図18B)。このときのイオン注入条件は図11Aのときと同じとする。
この構造例5は、MOS反転層をチャネル形成領域の一部に誘起し、これに浅いS/D不純物領域7と同様な役割を持たせるデバイス構造に関する。
図19に、構造例5のメモリトランジスタ断面図を示す。なお、図19において、図解を省略している片側(破線部分)のS/D不純物領域の構造は任意であり、他の例のいずれかの構造を採用可能である。
なお、ゲート酸化膜65としては、ONO膜5の第1の酸化膜5A、絶縁膜63、その双方を残しておいて利用することもできるし、これらとは別に新たに形成したものでもよい。
図20A〜図21Bに構造例5の形成途中の断面図を示す。ゲート電極の形成(図10C)までは構造例1と共通することから、ここでの説明を省略する。
構造例2,3の場合と同様にして絶縁膜63を形成する(図20A)。ドープドポリシリコンまたは金属からなる導電膜64Aを厚く堆積し、その上に、ゲート電極6と一部重なるパターンのレジストR6を形成する(図20B)。
レジストR6を除去し、2つのゲート電極6と64を自己整合マスクとするN型不純物のイオン注入を行って、2つのS/D不純物領域7と8を同時に形成する(図21B)。このときのイオン注入条件は、深いS/D不純物領域用の条件を用いる必要があり、図11Bのときと同じである。その後は、洗浄してから活性化アニールを行うと、構造例5が完成する。
構造例6は、構造例5において2つのゲート電極6,64を共通のゲート電極66に変更した場合である。このような変更では、共通のゲート電圧しかできないのでチャネル形成領域の一部にMOS反転層を誘起させるためには、チャネル形成領域の不純物濃度を、MOS反転層を誘起させる部分と、そうでない部分で変える必要がある。
図22に、構造例6のメモリトランジスタ断面図を示す。なお、図22において、図解を省略している片側(破線部分)のS/D不純物領域の構造は任意であり、他の例のいずれかの構造を採用可能である。
高Vth領域2D上にはONO構造の積層膜5を形成し、低Vth領域2E上には単層のゲート酸化膜65を形成している。なお、ゲート酸化膜65としては、ONO膜5の第1の酸化膜5A、絶縁膜63、その双方を残しておいて利用することもできるし、これらとは別に新たに形成したものでもよい。
ゲート酸化膜65と積層膜5の上に共通のゲート電極66を形成している。
図23A〜図25Bに構造例6の形成途中の断面図を示す。ONO膜(積層膜)5の形成(図9B)までは構造例1と共通することから、ここでの説明を省略する。
書き込み動作時のソース側の導電層としてMOS反転層を用いると、大きな短チャネル効果が生じることが期待される閾値電圧の高いチャネル領域(高Vth領域2D)が完全にパンチスルー状態になることがある。構造例6では、この場合でも、ソースとして機能することが期待される閾値電圧の低いチャネル領域(高Vth領域2E)がMOS反転層であることから、メモリトランジスタ全体を流れる電流はMOSトランジスタの電流特性に従う。
構造例6では、このような大電流を防止することができ、このことは低消費電力化だけでなく、安定な書き込み動作を行う上で重要であり、周辺回路を構成する上で大きな利点となる。
なお、この利点は次の構造例7でも同様に得られる。また、第1の実施の形態で記述したように、書き込み時と読み出し時でドレイン電圧の印加の向きを変えない場合に、チャネル濃度差を設けることで、この利点が得られる。
構造例7は、構造例6においてONO膜(積層膜)5の構成を低Vth領域2Eの上方まで拡張した場合である。
図26に、構造例7のメモリトランジスタ断面図を示す。
構造例7においても、チャネル形成領域の不純物濃度を、MOS反転層を誘起させる部分と、そうでない部分で変える必要がある。なお、図26において、図解を省略している片側(破線部分)のS/D不純物領域の構造は任意であり、他の例のいずれかの構造を採用可能である。
レジストR9をマスクとするエッチングによりタングステンシリサイド62、燐ドープドポリシリコン61を順次エッチングし、共通のゲート電極66を形成する。引き続いて、ゲート電極66周囲の第2の酸化膜5Cおよび窒化膜5Bを除去してから、レジストR9を除去する。
図30に示すように、ゲートにかけた最大電圧が5Vなのに、書き込み前の閾値電圧分布(分布中心:約2.9V)が書き込み後に、分布中心が約6.5Vと電源電圧より高くにまで推移している。
とくに、第2の実施の形態における各構成例のうち構成例1から構成例6までは、電荷蓄積手段はMONOS型、MNOS型の電荷保持能力を有する積層膜内の電荷トラップに限らない。フローティング(FG)型のように単一の導電層を電荷蓄積手段として用いることも可能である。ナノドット型は、全ての構造例に適用できる。
第1群:シリコン(Si)、アルミニウム(Al)、ガリウム(Ga)、インジウム(In)、亜鉛(Zn)、ガドリニウム(Gd)、チタン(Ti)、ジルコニウム(Zr)、ハフニウム(Hf)、スカンジウム(Sc)、イットリウム(Y)、ランタン(La)を代表とするランタノイド元素、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)の何れかと酸素(O)を含む化合物、
第2群:シリコン(Si)、アルミニウム(Al)、ガリウム(Ga)、インジウム(In)、亜鉛(Zn)、ガドリニウム(Gd)、チタン(Ti)、ジルコニウム(Zr)、ハフニウム(Hf)、スカンジウム(Sc)、イットリウム(Y)、ランタン(La)を代表とするランタノイド元素、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)の何れかと窒素(N)を含む化合物、
第3群:シリコン(Si)、アルミニウム(Al)、ガリウム(Ga)、インジウム(In)、亜鉛(Zn)、ガドリニウム(Gd)、チタン(Ti)、ジルコニウム(Zr)、ハフニウム(Hf)、スカンジウム(Sc)、イットリウム(Y)、ランタン(La)を代表とするランタノイド元素、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)の何れかと酸素(O)および窒素(N)を含む化合物、
第4群:ランタン(La)またはアルミニウム(Al)と酸素(O)を含む化合物
第5群:イットリウム(Y)またはアルミニウム(Al)と酸素(O)を含む化合物、
第6群:ジルコニウム(Zr)またはチタン(Ti)と酸素(O)を含む化合物
第7群:ジルコニウム(Zr)またはストロンチウム(Sr)と酸素(O)を含む化合物、
第8群:バリウム(Ba)またはジルコニウム(Zr)と酸素(O)を含む化合物
の何れかの群から任意に選択した材料を使用可能である。
構造例7は、ナノドット、窒化膜あるいはアルミナのようなトラップを多量に内在する材料のように、蓄積された電荷がメモリトランジスタ領域から散逸しないことが必要である。
この動作では、さらに書き込み時にホールを注入する場合と電子を注入する場合があるが、注意を要するのは、電子を一括注入して消去を行い、逆極性のホールを任意のメモリデバイスに注入して書き込みを行う場合である。この場合、非書き込み状態と書き込み状態との電圧関係、さらには非書き込み状態における第1および第2レベルの電圧の大小関係が、以下の説明と逆になる。一方、これとは反対にホールを一括注入して消去を行い、逆極性の電子を任意のメモリデバイスに注入して書き込みを行う場合は、書き込みに限れば電子注入なので、以下の説明がそのまま適用できる。
しかしながら、動作電圧、とくに書き込み電圧の低電圧化は必然的に書き込み後の閾値電圧の低下を招く。このことは、読み出し動作に際しての閾値電圧のウインドウ幅を小さくする。
動作電圧の低電圧化とプロセスに起因する特性バラツキは、一般的には無関係である。このため、動作電圧の低電圧化は、読み出しマージンを低下させ、読み出し回路に新たな負担をもたらす。
このことにより、低電圧化によって期待されるコスト低減効果を損なうことがないばかりでなく、逆に高性能化も期待できる。
さらに、大きな短チャネル効果が生じることを期待される、閾値電圧の高いチャネル領域が完全にパンチスルー状態になっても、ソースとして機能することが期待されていた閾値電圧の低いチャネル領域は、MOS反転層として機能し、ゲート電圧で電流が制御できる。このことは、安定な書き込み動作を行う上で重要であり、周辺回路を構成する上で大きな利点となる。
Claims (19)
- 半導体基板とゲート電極との間に形成され電荷蓄積能力を有する積層膜と、当該積層膜を介して行うゲート電極の制御によりチャネルが形成される半導体基板の第1導電型領域と、当該第1導電型領域を挟んで半導体基板に形成している2つの第2導電型領域とを備えるメモリトランジスタを記憶素子として有する不揮発性半導体メモリ装置であって、
前記メモリトランジスタは、書き込み時と読み出し時とで短チャネル効果が生じているか否かの境界として見積もられるチャネル長が異なり、当該異なるチャネル長の間に実デバイスのチャネル長を有する
不揮発性半導体メモリ装置。 - 前記メモリトランジスタの実デバイスのチャネル長Lを、下記の2つの条件式、すなわち、
L<A・(Xj1・(ε/C)・(Ws(Nb, Vdr))+Wd(Nb, Vdr))2)1/3、
L>A・(Xj2・(ε/C)・(Ws(Nb, Vdw))+Wd(Nb, Vdw))2)1/3
(A:実験によって決まる係数(あるいは単に係数)、Xj1:読み出し時における基板表面からのドレイン底部の接合深さ、Xj2:書き込み時における基板表面からのドレイン底部の接合深さ、ε:積層膜の実効誘電率、C:ゲート電極と半導体基板と間の容量、Ws:ソースから基板側へ伸びる空乏層幅、Wd:ドレインから基板側へ伸びる空乏層幅、Nb:チャネル不純物濃度、Vdr:読み出し時のドレイン電圧、Vdw:書き込み時のドレイン電圧)
を同時に満足する値に設定している
請求項1に記載の不揮発性半導体メモリ装置。 - 前記メモリトランジスタは、短チャネル効果が生じているか否かの境界として見積もられるチャネル長を書き込み時と読み出し時で異ならせるために、当該チャネル長を規定する構造パラメータの少なくとも一つが、書き込み時と読み出し時とで異なるデバイス構造を有する
請求項1に記載の不揮発性半導体メモリ装置。 - 前記メモリトランジスタは、短チャネル効果が生じているか否かの境界として見積もられるチャネル長を書き込み時と読み出し時で異ならせるために、当該チャネル長を規定する構造パラメータの少なくとも一つが、前記2つの第2不純物領域の一方をドレインとする書き込み時と他方をドレインとする読み出し時とで異なるデバイス構造を有する
請求項1に記載の不揮発性半導体メモリ装置。 - 前記構造パラメータとして、前記第1導電型領域の表面を基準とするドレインの底部接合面までの深さと、第1導電型領域の表面を基準とするソースの底部接合面までの深さとが異なる
請求項4に記載の不揮発性半導体メモリ装置。 - 前記構造パラメータとして、前記第1導電型領域のドレイン側の不純物濃度と、当該第1導電型領域のソース側の不純物濃度とが異なる
請求項4に記載の不揮発性半導体メモリ装置。 - 半導体基板とゲート電極との間に形成され電荷蓄積能力を有する積層膜と、当該積層膜を介して行うゲート電極の制御によりチャネルが形成される半導体基板の第1導電型領域と、当該第1導電型領域を挟んで半導体基板に形成している2つの第2導電型領域とを備えるメモリトランジスタを記憶素子として有する不揮発性半導体メモリ装置であって、
前記メモリトランジスタは、書き込み時と読み出し時とで短チャネル効果が生じているか否かの境界として見積もられるチャネル長を変化させるために、当該チャネル長を規定する構造パラメータの少なくとも一つが、前記2つの第2不純物領域の一方をドレインとする書き込み時と他方をドレインとする読み出し時とで異なるデバイス構造を有する
不揮発性半導体メモリ装置。 - 前記構造パラメータとして、前記第1導電型領域の表面を基準とするドレインの底部接合面までの深さと、第1導電型領域の表面を基準とするソースの底部接合面までの深さとが異なる
請求項7に記載の不揮発性半導体メモリ装置。 - 前記構造パラメータとして、前記第1導電型領域のドレイン側の不純物濃度と、当該第1導電型領域のソース側の不純物濃度とが異なる
請求項7に記載の不揮発性半導体メモリ装置。 - 前記短チャネル効果が生じているか否かの境界としてのチャネル長Lminが下記条件式、すなわち、
Lmin=A・p1/3、
p(Xj、C、Nb)=Xj・(ε/C)・(Ws(Nb)+Wd(Nb))2
(A:実験により決まる係数(あるいは単に係数)、Xj:基板表面からのドレイン底部の接合深さ、ε:積層膜の実効誘電率、C:ゲート電極と半導体基板と間の容量、Ws:ソースから基板側へ伸びる空乏層幅、Wd:ドレインから基板側へ伸びる空乏層幅、Nb:チャネル不純物濃度)
に基づいて見積もられたものである
請求項7に記載の不揮発性半導体メモリ装置。 - 電荷蓄積能力を有する積層膜内に所定の電圧条件下で電荷を注入するメモリトランジスタの書き込み動作と、当該書き込み動作が有効に行われたか否かを、メモリトランジスタがオン可能な所定の電圧条件を適用したときのチャネル電流量の違いにより読み出す読み出し動作とを含む不揮発性半導体メモリ装置の動作方法であって、
非書き込み状態のメモリトランジスタに対する書き込み動作時に、読み出し時のドレイン電圧と異なるドレイン電圧を含む所定の電圧条件の適用により、非書き込み状態のメモリトランジスタが読み出し時にとる第2レベルよりも反書き込み側の第1レベルの閾値電圧から電荷注入を開始して、閾値電圧を第2レベルよりも書き込み側の書き込み状態の閾値電圧に変化させる
不揮発性半導体メモリ装置の動作方法。 - 前記非書き込み状態のメモリトランジスタの閾値電圧を、前記書き込み時の電圧条件下で生じる短チャネル効果に起因して前記第1レベルをとる状態から書き込み動作により書き込み側に変化させ、
前記読み出し時に、書き込み動作により閾値電圧が変化していない非書き込み状態のメモリトランジスタは、前記読み出し時の電圧条件下で相対的に短チャネル効果が生じにくく、その閾値電圧が第1レベルよりも書き込み側の前記第2レベルをとる所定の電圧条件を適用する
請求項11に記載の不揮発性半導体メモリ装置の動作方法。 - 書き込み時と読み出し時とで、短チャネル効果が生じているか否かの境界として見積もられるチャネル長を異ならせることにより、読み出し時に非書き込み状態のメモリトランジスタの閾値電圧がとる前記第2レベルより反書き込み側の第1レベルの閾値電圧から書き込みを開始させる
請求項12に記載の不揮発性半導体メモリ装置の動作方法。 - 前記短チャネル効果が生じているか否かの境界としてのチャネル長Lminを下記条件式、すなわち、
Lmin=A・p1/3、
p(Xj、C、Nb)=Xj・(ε/C)・(Ws(Nb)+Wd(Nb))2
(A:実験によって決まる係数(あるいは単に係数)、Xj:基板表面からのドレイン底部の接合深さ、ε:積層膜の実効誘電率、C:ゲート電極と半導体基板と間の容量、Ws:ソースから基板側へ伸びる空乏層幅、Wd:ドレインから基板側へ伸びる空乏層幅、Nb:チャネル不純物濃度)
に基づいて見積もる
請求項13に記載の不揮発性半導体メモリ装置の動作方法。 - 前記メモリトランジスタは、前記積層膜を介して行うゲート電極の制御によりチャネルが形成される半導体基板の第1導電型領域と、当該第1導電型領域を挟んで形成している2つの第2導電型領域とを有し、
2つの第2導電型領域の一方を書み込み時のドレインとし、他方を読み出し時のドレインとして当該メモリトランジスタを動作させる
請求項11に記載の不揮発性半導体メモリ装置の動作方法。 - 前記第1レベルと前記第2レベルの閾値電圧の差が、第2レベルから書き込み状態の閾値電圧までの電圧差の10%以上である
請求項11に記載の不揮発性半導体メモリ装置の動作方法。 - 前記書き込み時の所定の電圧条件の適用によってホットキャリア効果を利用して書き込みを行い、
前記読み出し時の所定の電圧条件下ではホットキャリア効果が生じない
請求項11に記載の不揮発性半導体メモリ装置の動作方法。 - 書き込み時のゲート印加電圧を、ソース電位を基準としてドレインに印加する電圧以下とする
請求項17に記載の不揮発性半導体メモリ装置の動作方法。 - 書き込み時に、ゲート電極に印加する最大電圧と書き込み時に変化する閾値電圧値との差が、少なくとも前記第1レベルと第2レベルの差より小さくなるまで、電荷を注入する
請求項11に記載の不揮発性半導体メモリ装置の動作方法。
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