JP2008527747A - 台形のビット線を有するメモリ装置、およびその製造方法 - Google Patents
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Abstract
メモリ装置（１００）およびその製造方法が提供される。メモリ装置（１００）は、半導体基板（１１０）と、半導体基板（１１０）に配置される電荷トラップ誘電体スタック（１１６、１１８、１２０）とを含む。ゲート電極（１２２）が電荷トラップ誘電体スタック（１１６、１１８、１２０）上に配置されており、ここでゲート電極（１２２）は半導体基板（１１０）の一部（１１４）内でチャネル（１２４）を電気的に画定する。メモリ装置（１００）は、１組のビット線（１１２）を含み、ビット線は下方部分と、実質的に台形の上方部分とを有する。
Description
発明の技術分野
本発明は全体として、不揮発性メモリ装置、より詳細には電気的に消去可能かつプログラム可能であり、台形のビット線を有する電荷トラップ誘電体フラッシュメモリ装置に関する。
本発明は全体として、不揮発性メモリ装置、より詳細には電気的に消去可能かつプログラム可能であり、台形のビット線を有する電荷トラップ誘電体フラッシュメモリ装置に関する。
発明の背景
最近の集積回路製造においては、フラッシュメモリ装置のように、集積回路メモリ装置上の単位面積あたり記憶されるデータ量を増加させるために、メモリ装置を小型化する傾向が広まっている。メモリ装置は、比較的多数のコアメモリ装置（コアメモリセルとも呼ばれる）を含むことが多い。たとえば、従来式のデュアルセルメモリ装置、たとえば電荷トラップ誘電体フラッシュメモリ装置は、２ビットのデータをダブルビット構成で記憶することが可能である。つまり、１ビットが、メモリ装置の第１サイドの第１電荷蓄積領域を使用して記憶可能であり、第２ビットがメモリ装置の第２サイドの第２電荷蓄積領域を使用して記憶可能である。
最近の集積回路製造においては、フラッシュメモリ装置のように、集積回路メモリ装置上の単位面積あたり記憶されるデータ量を増加させるために、メモリ装置を小型化する傾向が広まっている。メモリ装置は、比較的多数のコアメモリ装置（コアメモリセルとも呼ばれる）を含むことが多い。たとえば、従来式のデュアルセルメモリ装置、たとえば電荷トラップ誘電体フラッシュメモリ装置は、２ビットのデータをダブルビット構成で記憶することが可能である。つまり、１ビットが、メモリ装置の第１サイドの第１電荷蓄積領域を使用して記憶可能であり、第２ビットがメモリ装置の第２サイドの第２電荷蓄積領域を使用して記憶可能である。
図１に示されるように、従来式の電荷トラップ誘電体メモリ装置１０は、半導体基板１４内に配置される１組の埋め込まれたビット線１２を含む。通常、下方誘電体層２２と上方誘電体層２４との間に配置される非導電性電荷トラップ層２０を含む電荷トラップ誘電体スタックが、半導体基板１４上に配置される。電荷トラップ層２０は通常、層の両側に１組の電荷蓄積領域を含む。上方誘電体層２４上にはゲート電極２６がある。このような構成では、埋設されたビット線は、間にアクティブチャネル領域を有するソース（すなわち電子または正孔のソース）およびドレインとして機能する。各メモリ装置は、ソース、ドレインおよびゲート電極に適切な電圧を加えることにより、プログラム、読み込み、および消去が可能である。
可能な場合は、適切なデータ保持といった望ましい品質を維持し、性能を最適化しつつ、このようなメモリ装置を小型化することが望ましい。しかし、メモリ装置の小型化によって、性能を低下させてしまうことが多くあり得る。特に、ゲート電極の幅（すなわち横方向寸法）が、埋設されたビット線の幅に匹敵する場合に生じる。このようなメモリ装置は、チャネル長さ拡縮の観点から効率的でない。言い換えると、チャネル長さおよび実効チャネル長さは、比較的短くなる。比較的短いチャネル長さを有するメモリ装置は、短チャネル効果（ＳＣＥ）と呼ばれる望ましくない電気的特性が生じてしまう可能性が多くある。ＳＣＥは一般に、ゲート電極がアクティブチャネル領域を適切に制御できていない場合に生じる。装置の物理的な大きさが小さくなると、ＳＣＥがさらに深刻になる可能性がある。
上記のことを考慮すると、大きさおよび性能が最適化された、電荷トラップ誘電体フラッシュメモリ装置のような改良されたメモリ装置が当該技術において必要とされる。
発明の概要
本発明の一態様によれば、本発明はメモリ装置に関する。メモリ装置は、半導体基板と、半導体基板上に配置される電荷トラップ誘電体スタックと、電荷トラップ誘電体スタック上に配置され、半導体基板の一部にチャネルを電気的に画定するゲート電極と、下方部
分と実質的に台形の上方部分とを有する１組のビット線とを有する。
本発明の一態様によれば、本発明はメモリ装置に関する。メモリ装置は、半導体基板と、半導体基板上に配置される電荷トラップ誘電体スタックと、電荷トラップ誘電体スタック上に配置され、半導体基板の一部にチャネルを電気的に画定するゲート電極と、下方部
分と実質的に台形の上方部分とを有する１組のビット線とを有する。
本発明の別の態様によれば、本発明はメモリ装置の製造方法に関する。方法は、半導体基板を設けることと、半導体基板上に電荷トラップ誘電体スタックを形成することと、電荷トラップ誘電体スタック上にゲート電極を形成することと、電荷トラップ誘電体スタックおよびゲート電極の両側に、実質的に台形の上方部分を有する１組のビット線を形成することと、を含むことが可能である。
本発明の上記およびさらなる特徴が、以下の説明および図面を参照することにより明らかになるであろう。
発明の開示
以下の詳細な説明では、本発明の異なる実施形態において示されている場合にも、類似の構成要素には同じ符号が付けられる。本発明を明確および簡潔に示すために、図面は必ずしも原寸に比例するものではなく、ある特徴は若干概略的に示されている。
以下の詳細な説明では、本発明の異なる実施形態において示されている場合にも、類似の構成要素には同じ符号が付けられる。本発明を明確および簡潔に示すために、図面は必ずしも原寸に比例するものではなく、ある特徴は若干概略的に示されている。
数個の図において類似の部品は類似の符号で示されている図面を参照しながら、まず初めに図２を参照すると、マルチビットの、電荷トラップ誘電体の、不揮発性、フラッシュ電気的に消去可能およびプログラム可能である例示的なメモリ装置が、全体として符号１００で示されている。メモリ装置１００は、半導体基板１１０を含む。一実施形態では、基板１１０は初めにＰ型導電性を有するようにドープされることが可能である（たとえばＰ型ドーパント濃度）。以下により詳細に説明するように、１組のビット線１１２が基板１１０内に部分的に形成され、部分的に基板の上方に形成されることが可能である。その際、基板１１０の上方にある各ビット線１１２の部分は、実質的に台形の形状を有することが可能である。一実施形態では、各ビット線１１２は、各種プログラミング、読み込み、および消去操作の際にそれぞれソースおよびドレインとして機能する。
本体１１４がソースとドレインとの間に形成される。本体１１４は、基板１１０の初めのドープと同じ型のドーパントおよび濃度を有することが可能である。以下により詳細に説明するように、基板１１０、ソースの一部、ドレインの一部および本体１１４は、たとえば適切にドープされたシリコン、ゲルマニウムまたはシリコンゲルマニウムのような半導体から形成することが可能である。
本体１１４の上方には、たとえば酸化ケイ素（たとえばＳｉＯ２）、その他の標準誘電率材料（たとえば比誘電率が１０未満である材料）または高誘電率材料（たとえば一実施形態では１０を超える比誘電率、別の実施形態では２０を超える比誘電率を有する材料）から作られる第１誘電体層１１６（トンネル誘電体層または下方誘電体層と呼ばれることもある）がある。
下方誘電体層１１６の上方には、電荷トラップ層１１８（電荷蓄積層とも呼ばれる）がある。電荷トラップ層１１８は、たとえば窒化ケイ素（たとえばＳｉ３Ｎ４）、ポリシリコン島が埋め込まれる酸化ケイ素、注入酸化物等の非導電材料から作られることが可能である。
電荷トラップ層１１８の上方には、たとえば酸化ケイ素、その他の標準誘電率材料または高誘電率材料から作られる別の誘電体層１２０（上方誘電体層とも呼ばれる）がある。第１誘電体層１１６、電荷トラップ層１１８および第２誘電体層１２０は、誘電体スタックまたは電荷トラップ誘電体スタックと呼ばれることが可能である。誘電体スタックは、本発明の範囲から逸脱することなく、３つより多い、または３つより少ない誘電体層また
は非導電層を含むことが可能であることが理解されるべきである。
は非導電層を含むことが可能であることが理解されるべきである。
第２の誘電体層１２０の上方にはゲート電極１２２がある。ゲート電極１２２は、たとえば多結晶シリコン（簡単にポリとも呼ばれる）または金属または金属酸化物のようなその他の適切な材料から作られることが可能である。一実施形態、たとえば図２に示される実施形態では、ゲート電極は実質的に矩形であることが可能である。または（図３に示されるように）、ゲート電極１２２は実質的に台形であることが可能である。ゲート電極１２２の仕事関数により本体１１４内のチャネル１２４（たとえば反転または空乏状態）を制御する。
図示されるように、１組のライナ１３０（側壁スペーサとも呼ばれる）がゲート電極１２２および電荷トラップ誘電体スタック（たとえば上方誘電体層１２０、電荷トラップ層１１８、および下方誘電体層１１６）の横方向の側壁に隣接して配置されることが可能である。以下により詳細に説明するように、ライナ１３０は、ビット線１１２（たとえばビット線の実質的に台形の上方部分）と隣接するゲート電極１２２との間の絶縁のためだけでなく、ビット線の構成にも使用されることが可能である。ライナ１３０（たとえば図２に示されるような）は、実質的に台形の上方部分を有するビット線１１２を構成することを補助する形状および構造を有することが可能である。たとえば図２に示されるライナ１３０は、厚さが不均一であり、実質的に半台形の形状を有し、これにより隣接するライナが実質的に台形のビット線開口部を画定する。
ここで用いられる「実質的に台形」という表現は、少なくとも１組の実質的に平行である辺を有する形状または構造を含むことが可能である（それ以外の２辺が直線、曲線またはその他の形を含むかは関係ない）。さらに、ここで用いられるビット線の「上方部分」という表現は、下方誘電体層１１６が基板１１０に接触する垂直高さの上方に配置される各ビット線１１２の部分を含むことが可能である。反対に、ビット線の「下方部分」とは、下方誘電体層１１６が基板１１０に接触する垂直高さより下方に配置される（たとえば基板の一部分内）各ビット線１１２の部分を含むことが可能である。
図示されるように、ビット線１１２は埋め込まれた下方部分と、実質的に台形の上方部分とを含むことが可能である。図２に示される例示的な実施形態では、実質的に台形の各ビット線の上方部分は、半台形のライナ１３０を用いて形成される。以下により詳細に説明するように、各ビット線１１２の上方部分は、所定の値以下のビット線抵抗を達成するために、複数の材料から作られることが可能である。たとえば、各ビット線の上方部分は、金属、金属含有化合物、および／またはシリコンのような適切にドープされた半導体材料から作られることが可能である。一実施形態では、各ビット線の上方部分は、コバルトシリサイドまたはニッケルシリサイドのようなシリサイドから作られることが可能である。または、各ビット線１１２は、たとえばリンまたはヒ素をその場ドープしたエピタキシャルに成長させたシリコンから作られることが可能である。別の実施形態では、各ビット線１１２の上方部分は、リンまたはヒ素をその場ドープ、または注入されたタングステン充填またはポリ充填のような金属充填により作られることが可能である。
別の例示的な実施形態では（図３に示される）、各ビット線１１２は埋め込まれた下方部分と、実質的に台形の上方部分とを有する。以下に詳細に説明するように、この実施形態では、ゲート電極１２２が実質的に台形であるようにパターニングされる。この実施形態では、ライナは実質的に均一の厚さを有し、実質的に台形のゲート電極および電荷トラップ誘電体スタックの横方向の側壁に隣接して配置される。図示されるように、隣接するライナ１３０は、実質的に台形のビット線開口部を画定し、これは各ビット線の実質的に台形の上方部分を形成するために使用されることが可能である。図２の関連において上に記載したように、各ビット線の上方部分は金属、金属含有化合物および／またはシリコン
のような適切にドープされた半導体材料から作られることが可能である。
のような適切にドープされた半導体材料から作られることが可能である。
実質的に台形の上方部分を有するビット線の使用により、たとえばダブルビット電荷トラップ誘電体フラッシュメモリ装置の拡張性が向上可能であることが理解されるべきである。たとえば、ビット線の上方部分の幅を広げることによって接触のために広い面積を設けることにより接点のスケーリングの必要性が減少する。たとえば、図７Ａおよび７Ｂに示されるように、実質的に台形の各ビット線の上方部分の上面が、接点１４０との容易な電気通信を可能にするため十分な大きさである。さらに、たとえば図３に示されるように、より大きい実効チャネル長さが達成可能である。チャネル１２４のより大きい実効長さにより、ダブルビットまたはマルチビットメモリセルにおける電荷分離の向上、ビット障害効果の低減、および短チャネル効果の向上が得られる。このチャネル１２４の実効長さの拡大は、各ビット線の下方部分（たとえば半導体基板内の部分）の横方向寸法の縮小により達成可能である。
例示的な一実施形態では、各ビット線の下方部分は、チャネル長さの約１５％から３０％の横方向寸法を有することが可能である。つまり、約２００ｎｍのピッチを有する一連のメモリ装置（たとえば図３に示されるような）を含む例示的な一実施形態では（たとえば例示的な技術ノード）、各ビット線の下方部分は、ピッチの約１０％から約２０％である横方向寸法を有することが可能である。
説明を簡潔にするために、図４から７に示される方法は、一連のステップとして示され、説明されるが、本発明はこのステップの順序に限定されず、本発明によれば、いくつかのステップは、異なる順序、および／またはここで示され説明されるものとは別のステップと同時に行われることも可能であることが理解されるべきである。さらに、本発明の一態様に係る方法を実施するためには、示されているステップの全てが必要であるということではない。また、ここで説明される製造技術に追加的なステップを追加することも可能である。
図４から７に関連する以下の説明では、類似のステップは一緒に説明される。たとえば、図２に示される装置の製造方法は、図４、５Ａ、６Ａおよび７Ａを参照して説明され、図３に示される装置の製造方法は、図４、５Ｂ、６Ｂおよび７Ｂを参照して説明される。
図４を参照して、２つの例示的なメモリ装置１００の製造方法を詳細に説明する。示されるように、半導体基板１１０が設けられている。半導体基板１１０は初めに、ホウ素イオン、ガリウムイオンまたはインジウムイオンを注入することによりＰ型ドーパントによりドープされることが可能である。上述の通り、最初の基板のドープにより、本体の中央部分に所望の導電性を与えることが可能である。一実施形態では、最初の基板ドープが「Ｐ」濃度、「Ｐ＋」濃度、または「Ｐ−」濃度を有することが可能である。第１または下方誘電体層１１６を形成するために使用される材料の層は、基板１１０の上面において成長または配置されることが可能である。下方誘電体層は選択的に、基板１１０内へのドーパント種の注入の際にインプラントスクリーンとして使用されることが可能である。この場合、下方誘電体層は、最初の基板注入の前に形成可能である。
上述の通り、下方誘電体層１１６は、適切な誘電体材料、たとえば酸化ケイ素（たとえばＳｉＯ２）または高誘電率材料からなる熱酸化層のような材料から形成可能である。高誘電率材料は、一実施形態では１０以上の比誘電率を、別の実施形態では２０以上の比誘電率を有する材料である。その他の高誘電率材料が選択されることが可能であるが、酸化ハフニウム（たとえばＨｆＯ２）、ジルコニウム（たとえばＺｒＯ２）、酸化セリウム（たとえばＣｅＯ２）、酸化アルミニウム（たとえばＡｌ２Ｏ３）、酸化チタン（たとえばＴｉＯ２）、酸化イットリウム（たとえばＹ２Ｏ３）およびチタン酸バリウムストロンチ
ウム（たとえばＢＳＴ）が適切な高誘電率材料である。さらに、一実施形態では約２０より高い誘電率を有する二元または三元金属酸化物および強誘電材料が、下方誘電体層１１６に使用されることが可能である。下方誘電体層は、使用材料に応じてたとえば４０オングストロームから４００オングストロームの最終厚さを有することが可能である。
ウム（たとえばＢＳＴ）が適切な高誘電率材料である。さらに、一実施形態では約２０より高い誘電率を有する二元または三元金属酸化物および強誘電材料が、下方誘電体層１１６に使用されることが可能である。下方誘電体層は、使用材料に応じてたとえば４０オングストロームから４００オングストロームの最終厚さを有することが可能である。
下方誘電体層１１６の形成後には、電荷トラップ層１１８に使用される材料の層が、下方誘電体層１１６の上に形成されることが可能である。一実施形態では、電荷トラップ層１１８は、窒化ケイ素（たとえばＳｉ３Ｎ４）から形成可能である。その他の適切な誘電体材料も電荷トラップ層１１８の形成に使用可能である。例示的な一実施形態では、電荷トラップ層１１８は、約２０オングストロームから約１００オングストロームの最終厚さを有することが可能である。
電荷トラップ層の上端または上には、第２のまたは上方誘電体層１２０が形成されることが可能である。下方誘電体層と同様に、上方誘電体層は、酸化ケイ素または高誘電率材料のような適切な誘電体から作ることが可能である。上方誘電体層は、約２０オングストロームから約１５０オングストロームの厚さを有することが可能である。
上方誘電体層１２０の上端または上にはゲート電極層１２２が形成されることが可能である。ゲート電極層１２２は、たとえば多結晶シリコン（ポリ）またはその他の適切な材料、たとえば金属または金属酸化物から作ることが可能である。一実施形態では、ゲート電極１２２は、たとえば約５００オングストロームから約３０００オングストロームの厚さを有することが可能である。
下方誘電体層１１６、電荷トラップ層１１８、上方誘電体層１２０およびゲート電極層１２２は、メモリ装置のコア配列を形成するため使用される領域内において基板１１０に渡り均一に形成されることが可能である。
層１１６、１１８、１２０、１２２が形成された後、これらの層は、図５Ａおよび５Ｂに示されるように、積層ゲートを形成するためパターニングされることが可能である。このパターニングのステップは、たとえばフォトリトグラフィー技術を用いてパターニングされたフォトレジストからマスク層を形成することを含むことが可能である。マスク層は、一連の線幅と線間にパターン化されることが可能であり、線は積層ゲートが形成される層１１６、１１８、１２０、１２２を覆い、線間はライナおよびビット線が形成される層１１６、１１８、１２０、１２２を露出する。層１１６、１１８、１２０、１２２は、基板１１０を露出するために、マスク層により露出されたままの領域内でエッチング処理が施されることが可能である。図５Ｂに示される実施形態では、ゲート電極層１２２は、実質的に台形の形状をゲート電極に与えるために、エッチング処理されることが可能である。
図６Ａおよび６Ｂに示されるように、パターニングおよび／またはエッチング処理が完了すると、ライナ１３０が形成可能である。図６Ａに示されるように、不均一の厚さを有するライナ１３０が、下方誘電体層１１６と、電荷トラップ層１１８と、上方誘電体層１２０と、ゲート電極層１２２とからなる電荷トラップ誘電体スタックの横方向の側壁に隣接して形成されることが可能である。図示される例示的な実施形態では、ライナ１３０は不均一の厚さを有し、これにより２つの隣接するライナが形成された際に、その間に実質的に台形の開口部が画定される。これらのライナ１３０は、様々な技術を用いて形成可能である。たとえば、所望のスペーサ材料（たとえば窒化ケイ素、酸化ケイ素、酸窒化ケイ素等）の層が、少なくともゲート電極１２２の高さに積層されることが可能である。所望の場合は、スペーサ材料は、たとえば化学機械平坦化すなわちＣＭＰを用いて研磨されることが可能である。続いて、図示されるようにライナが残るように、ライナ材料が異方的
にエッチングされることが可能である。
にエッチングされることが可能である。
図６Ａに示される実施形態では、各ライナ１３０の厚さは不均一であり、これによりライナの下部（すなわち基板１１０に最も近いライナの部分）は、ライナの上部より厚くなっている。例示的な実施形態では、各ライナの下部は、約２０から４０ナノメートルの横方向寸法を有することが可能である。当然、所望の技術ノードに応じて、本発明の範囲から逸脱することなく、その他の横方向寸法を有するライナを使用することも可能である。このライナ構造は、基板に隣接して比較的小さい寸法、およびゲート電極の上方部分に隣接して比較的大きい寸法を有する実質的に台形のビット線開口部を画定するため有用である。このようなライナ構造により、実質的に台形の各ビット線の上方部分を形成するために実質的に台形のビット線開口部が設けられる、または画定される。
図６Ｂに示される実施形態では、各ライナの厚さは実質的に均一である。例示的な実施形態では、ライナはたとえば約１５ナノメートルから約２５ナノメートルの厚さを有することが可能である。当然、所望の技術ノードに応じて、本発明の範囲から逸脱することなく、その他の厚さを有するライナを使用することも可能である。実質的に台形のゲート電極１２２との関連では、このライナ構造は、基板に隣接して比較的小さい寸法、および上方部分の付近で比較的大きい寸法を有するビット線開口部を画定するために有用である。このようなライナおよびゲート電極構成により、各ビット線の上方部分を形成するための実質的に台形のビット線開口部が設けられる、または画定される。この例示的な実施形態では、ライナ１３０は、酸化物またはその他の適切な材料から薄膜蒸着により形成可能である。
図７Ａおよび７Ｂに示されるように、ライナ１３０が形成されると、ビット線１１２が形成可能である。ここで説明されるように、各ビット線１１２の上方部分は、金属、金属含有化合物、および／またはシリコンのような適切にドープされた半導体材料から作られることが可能である。上述のように、電荷トラップ誘電体スタック、ゲート電極およびその横方向の側壁に隣接するライナの形成およびパターニングにより、隣接するライナ間に実質的に台形のビット線開口部が画定される。ビット線１１２は、それぞれ埋め込まれた下方部分（たとえば基板１１０と下方誘電体層１１６により形成される接触面の下の部分）と、基板１１０と下方誘電体層１１６との間の接触面上方に形成される実質的に台形の上方部分とを有するビット線を製造または形成する様々な技術を用いて形成されることが可能である。
一実施形態では、ビット線１１２は、低濃度イオンまたはドーパント注入プロセスを用いて、隣接するライナ１３０により画定されるビット線開口部により基板１１０内に形成される。たとえばビット線低濃度注入は、たとえば約１ｘｅ１４ ａｔｏｍｓ／ｃｍ２の量で注入されるリンまたはヒ素イオン種を利用した低濃度ドレインドーピング（ＬＤＤ）タイプのドーピングであることが可能である。この実施形態では、ビット線低濃度注入の後に、たとえばコバルト、ニッケルまたはその他の適した材料を用いてビット線のケイ素化が行われることが可能である。その際に、たとえばコバルトシリサイド、ニッケルシリサイド、またはその他の適したシリサイドを用いて実質的に台形の上方ビット線部分が形成される。所望の場合は、焼きなましサイクル（たとえば高速熱アニール（ＲＴＡ））が、ドーパント種を活性化するために実施可能である。ドーパント種は、装置に対して行われる１つまたはそれ以上の連続する焼きなましサイクルにおいて、ライナおよび積層されたゲートの下で拡散してもよいことが理解されるべきである。このような拡散は、注入エネルギー、注入量、焼きなましサイクルパラメータ、事前のアモルファス化のパラメータ等を制御することにより計算または制御されることが可能である。
別の実施形態では、エピタキシャルに成長させたシリコンの層を、隣接するライナ１３
０の間に画定されるビット線開口部上およびビット線開口部内に作り、たとえばリンまたはヒ素のような適切なイオン種をその場ドープすることにより、ビット線を形成することが可能である。この例示的な実施形態では、エピタキシャルに成長させたビット線からの拡散が、基板１１０内における必要なゲートと接点のオーバーラップが得られるのに十分である場合は、（上述のような）ビット線注入は省略可能である。
０の間に画定されるビット線開口部上およびビット線開口部内に作り、たとえばリンまたはヒ素のような適切なイオン種をその場ドープすることにより、ビット線を形成することが可能である。この例示的な実施形態では、エピタキシャルに成長させたビット線からの拡散が、基板１１０内における必要なゲートと接点のオーバーラップが得られるのに十分である場合は、（上述のような）ビット線注入は省略可能である。
別の実施形態では、上述のようなビット線の低濃度注入が、基板内へのビット線開口部、これに続く薄いチタンの「接着層」の配置、および適切な金属充填により実施可能である。一実施形態では、実質的に台形のビット線の上方部分を設けるために、タングステン充填を実施することが可能である。上述の各ビット線形成プロセスにより、効率的な作動のために十分に小さい抵抗を有する埋め込まれた下方部分と実質的に台形の上方部分とを有するビット線が設けられる。
上述のように、実質的に台形の上方部分を有するビット線の形成により、ビット線と電気通信する接点１４０を設けることが容易になる。たとえば、実質的に台形の各ビット線の広く、比較的到達しやすい上面は、接点のスケーリングの必要性を低減させる。その後、メモリ装置の形成を完了させるためのあらゆる追加的な処理が実施可能である。このような処理には、上端の酸化膜および層間誘電体膜の積層、ワード線および適切なワード線接点、追加的な誘電体層、導電層、接続層等の形成が含まれることが可能である。
以上の方法は、所望の特性を有するメモリ装置を形成するために所望の通り修正可能であることは明らかである。たとえば、ステップの順序が変更可能であり、あるステップの省略および／または追加的なステップの追加が可能である。さらに、特定された材料、ドーパントパラメータ等も変更可能である。
明細書および請求項における「上」、「上方」および「の上に」という表現は、直接上に、直接上方に、または直接何かの上にあることに限定されるものではなく、別の層または基板の「上」、「上方」および「の上に」あるとして説明される層の間にある中間層も含むことが可能である。たとえば、基板の上、上方、または上の第１材料という記載は、その間に配置される他の層を排除するものではない。
本発明を特定の好適な実施形態に基づき図示および説明したが、均等な変形および変更が、当業者であればこの明細書および添付の図面を読み理解することにより考えられるであろう。特に上述の要素（構成部品、アセンブリ、装置、構成等）により実施される様々な機能に関しては、これらの要素を説明するために用いられた用語（「手段」への言及も含む）は、別に記載がない限り、ここで説明された本発明の例示的な実施形態の機能を実施する開示された構造と構造的に均等ではない場合にも、説明された要素の特定の機能を実施する要素（すなわち機能的に均等である）を説明するものとする。さらに、本発明の特定の特徴が、示された１つまたはそれ以上の実施形態に関してのみ説明されたが、このような特徴は、所与の、または特定の用途において望ましく有利である場合は、他の実施形態の１つまたはそれ以上の特徴と組み合わせることが可能である。
Claims (10)
- 半導体基板（１１０）と、
半導体基板（１１０）の上方に配置される電荷トラップ誘電体スタック（１１６、１１８、１２０）と、
電荷トラップ誘電体スタック（１１６、１１８、１２０）の上方に配置されるゲート電極（１２２）であって、半導体基板（１１０）の一部（１１４）内にチャネル（１２４）を電気的に画定するゲート電極（１２２）と、
下方部分と実質的に台形の上方部分とを有する、１組のビット線（１１２）と、
を備える、メモリ装置（１００）。 - 各ビット線（１１２）の下方部分が、電荷トラップ誘電体スタック（１１６、１１８、１２０）の下端が半導体基板（１１０）に接触する接触面より下方の鉛直高さに配置され、各ビット線の上方部分が、電荷トラップ誘電体スタック（１１６、１１８、１２０）の下端が半導体基板（１１０）に接触する接触面より上方の鉛直高さに配置される、請求項１に記載のメモリ装置。
- 電荷トラップ誘電体スタック（１１６、１１８、１２０）が、半導体基板（１１０）のチャネル（１２４）部分の上方に配置される第１誘電体層（１１６）を含み、
電荷トラップ誘電体層（１１８）が第１誘電体層（１１６）の上方に配置され、電荷トラップ誘電体層（１１８）が、少なくとも２つの独立した電荷蓄積領域を有するよう作動可能に構成され、
第２誘電体層（１２０）が誘電体電荷トラップ層（１１８）の上方に配置され、
メモリ装置（１１０）が、電荷トラップ誘電体スタック（１１６、１１８、１２０）およびゲート電極（１２２）の側壁に横方向に隣接して配置される１組のライナ（１３０）を含む、
請求項１または２に記載のメモリ装置。 - ゲート電極（１２２）が実質的に矩形であり、隣接するライナ（１３０）が、その間に実質的に台形の領域を実質的に台形の各ビット線（１１２）の上方部分用に画定する、請求項１から３のいずれか一項に記載のメモリ装置。
- ゲート電極（１２２）が実質的に台形であり、隣接するライナ（１３０）が、その間に実質的に台形の領域を実質的に台形の各ビット線（１１２）の上方部分用に画定する、請求項１から４のいずれか一項に記載のメモリ装置。
- 基板（１１０）内に画定されるチャネル（１２４）がある長さを有し、各ビット線（１１２）の下方部分が、チャネル（１２４）の長さの約１５％から約３０％である横方向寸法を有する、請求項１から４のいずれか一項に記載のメモリ装置。
- メモリ装置（１００）の配列の間隔が約２００ナノメートルであり、各ビット線（１１２）の下方部分の横方向寸法が該間隔の約１０％から約２０％である、請求項１から６のいずれか一項に記載のメモリ装置の配列。
- 半導体基板（１１０）を設けることと、
半導体基板（１１０）の上方に電荷トラップ誘電体スタック（１１６、１１８、１２０）を形成することと、
電荷トラップ誘電体スタック（１１６、１１８、１２０）の上方にゲート電極（１２２）を形成することと、
電荷トラップ誘電体スタック（１１６、１１８、１２０）およびゲート電極（１２２）
の両側に１組のビット線（１１２）を形成し、ビット線（１１２）が実質的に台形の上方部分を有することと、
を含む、メモリ装置（１００）の製造方法。 - 電荷トラップ誘電体スタック（１１６、１１８、１２０）およびゲート電極（１２２）をパターニングすることと、
パターニングされた電荷トラップ誘電体スタック（１１６、１１８、１２０）およびゲート電極（１２２）の横方向の側壁に隣接して１組のライナ（１３０）を形成し、隣接するライナ（１３０）がビット線開口部を画定することと、
実質的に台形の形状を有するようにゲート電極（１２２）をパターニングすることと、
パターニングされた電荷トラップ誘電体スタック（１１６、１１８、１２０）および実質的に台形のゲート電極（１２２）の横方向の側壁に隣接して１組のライナ（１３０）を形成し、隣接するライナ（１３０）が実質的に台形のビット線開口部を画定することと、をさらに含む、請求項８に記載の方法。 - 実質的に矩形の形状を有するようにゲート電極（１２２）をパターニングすることと、
パターニングされた電荷トラップ誘電体スタック（１１６、１１８、１２０）および実質的に矩形のゲート電極（１２２）の横方向の側壁に隣接して不均一の厚さの１組のライナ（１３０）を形成し、隣接するライナ（１３０）が実質的に台形のビット線開口部を画定することと、
をさらに含む、請求項８に記載の方法。
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