JP2004530296A - メモリセルアレイの金属性ビット線の製造方法、メモリセルアレイの製造方法、およびメモリセルアレイ - Google Patents
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Abstract
Description
本発明は、メモリセルアレイの金属性ビット線の製造方法と、このような金属性ビット線を有するメモリセルアレイの製造方法と、これにより製造されるメモリセルアレイとに関するものである。特に、本発明は、注入プレーナ型の(planare)EEPROMに適した方法および装置に関するものである。ここでいうプレーナ型のEEPROMには、いわゆる「独立」使用型と、いわゆる「埋め込み」使用型とがある。本発明は特に、SONOS原則に基づき構成されているメモリセルの構成に適している。SONOSとは、シリコン−酸化物−窒化物−酸化物−シリコン(Silizium-Oxid-Nitrid-Oxid-Silizum)のことである。このようなメモリセルは、例えば仮想接地NOR(virtual-ground-NOR)設計において、有利に使用できる。
【0002】
メモリセルの分野における最も重要な開発目的の1つは、メモリセルをより一層小型化することである。これはすなわち、使用するチップに蓄積する1ビットの面積を、より小さくすることである。小型のセルを実現するには、これまでのところ、注入型すなわち拡散型のビット線(diffundierte Bitleitungen)によるのが有利とされている。しかし、拡散した領域として組み込まれるビット線は、外形が小さくなると、より高抵抗になる。なぜなら、隣接するビット線間における突き抜け現象(Durchbruchs (Punch Through))いう危険性に対処するため、拡散深度も、ビット線の小型化にあわせて深くする必要があるからである。このような接続で問題となるのは、高抵抗のビット線を用いると、セルブロック(Zellbloecke)を比較的小さくするしかないことである。そのため、この場合には使用効率が低下してしまうし、さらに、より高額の処理経費をかけざるを得ない小型のメモリセルの利点が無くなってしまう。
【0003】
注入型ビット線と仮想接地NOR設計とを有する、公知のメモリセルの例が、「”NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell」”, Boaz Eitan et al, IEEE Electron Device Letters, Vol. 21, No. 11, November 2000, pp. 543-545」という文献に記載されている。
【0004】
本発明の目的は、より大型のセルブロックにおいても、メモリセルを非常に小型化できる方法および装置を提供することである。
【0005】
本目的は、請求項1に記載のメモリセルアレイのビット線の製造方法と、請求項6に記載のメモリセルアレイの製造方法と、請求項15に記載のメモリセルアレイとによって達成される。
【0006】
本発明は、メモリセルアレイのビット線の製造方法であって、トランジスタ溝(Transistorwannen)が表面に設けられている基板と、この基板の表面に備えられている格納媒体層列と、この格納媒体層列に配置されているゲート領域層とを含む層構造を構築する工程と、格納媒体層に達するビット線溝(Bitleitungsausnehmungen)を、ゲート領域層に設ける工程と、このビット線溝の側面に、絶縁間隔層(isolierenden Abstandsschichten)を設ける工程と、ビット線溝の領域にある格納媒体層列を、完全に、または、部分的に取り除く工程と、ビット線溝の領域にソース/ドレインを埋め込む工程と、格納媒体層列があらかじめ完全に除去されていなかった場合、ビット線溝の領域にある格納媒体層列を完全に取り除く工程と、金属性ビット線を設けるために、ソース/ドレイン注入の対象となる領域に、絶縁間隔層によってゲート領域層から絶縁されている金属被膜を設ける工程とを含む、方法を提供する。
【0007】
本発明に基づくメモリセルアレイの製造方法は、上記工程の他に、金属性ビット線を設けた後、残余のビット線溝を絶縁物質で充填する工程と、ワード線を設ける際にゲート領域層の残余部分を適切にパターン化すること(Strukturieren)によって生成される多数のゲート領域にそれぞれ接続されており、ビット線に対してほぼ垂直なワード線を設ける工程と、を追加的に含んでいる。
【0008】
本発明の好ましい実施形態によると、金属性ビット線は、露出した基板領域に、TiまたはCoシリコン化処理(Ti- oder Co-Silizid-Prozess)を行うことにより設けられる。この基盤には、あらかじめソース/ドレイン注入が行われている。このソース/ドレイン注入は、ビット線注入ともいう。ソース/ドレイン注入部に金属被膜を設けるためのシリコン化処理の間において、後のゲート構造にハードマスクを備えることが好ましい。このハードマスクは、窒化物を含むことが好ましい。ソース/ドレイン注入の対象となる領域は、格納トランジスタのソース/ドレイン領域として機能する。この際、この領域のシリコン化(Silizierung)は、金属性ビット線として機能する。ゲート領域またはゲート構造は、自己整合手法でワード線を設ける間に、好ましくはドライエッチングによって、エッチングする。なお、本発明に基づく方法では、ゲート領域またはゲート構造は、ビット線に沿って延びる帯として事前に埋め込まれている。
【0009】
メモリセルアレイの生成と並行して、本発明に基づく方法を使用することにより、さらに、周辺トランジスタを、メモリセルアレイの外側の領域に追加して設けることができる。このとき、本発明に基づく方法を使用することにより、いわゆる単一動作機能ゲート(Single-Workfunction-Gates)を有する周辺トランジスタと、いわゆる二重動作機能ゲート(Dual-Workfunction-Gates)を有する周辺トランジスタとを実現できる。なお、単一動作機能ゲートを有する周辺トランジスタでは、多結晶ゲート領域の全てが、1つのドープ型である。二重動作機能ゲートを有する周辺トランジスタでは、多結晶ゲート領域のドープ型が、チャネルの種類、すなわち、ソース/ドレイン領域のドープの種類に適合されている。
【0010】
本発明に基づくメモリセルアレイは、基板に形成されている電解効果トランジスタによって実現されており、二次元配列に配置されている多数のメモリセルと、メモリセルアレイにおける第1方向に配置されており、メモリセルのゲート領域と電気的に導通した状態で接続されているワード線と、第1方向に対してほぼ垂直である第2方向に存在するメモリセルの間に延長するビット線とを備えており、このビット線は、メモリセルのソース/ドレイン領域に直接的に設けられる金属性構造によって定義され、このビット線の金属性構造と、メモリセル上のゲート領域との間に、絶縁手段が備えられているメモリセルアレイである。
【0011】
したがって、上記発明によって、ゲート構造に対して自己整合する金属性ビット線を有するメモリセルアレイの製造方法と、そのようなビット線を有するメモリセルアレイとを提供する。さらに、本発明に基づき、金属性ワード線に対して自己整合するゲート構造が生成される。さらに、本発明により、当該製造過程において、メモリセルアレイと周辺回路構造とを並行して製造できるという、優れた処理技術的な組み合わせを可能とする。
【0012】
金属性のすなわち金属被膜されたビット線を設けること、および、これに加えて金属性のすなわち金属被膜されたワード線を設けることによって、本発明では、外周が最小である大型のセルブロックを形成できる。そのため、セル効率を高く出来る金属性ビット線を使用することにより、このビット線を、セル面積が4F2となるように狭くできる。ここで、Fは、使用するリソグラフィー技術において可能な線幅を示している。この線幅は、現在のリソグラフィー技術では、140nmに達している。本発明に基づく製造方法および構造設計では、ビット線平面およびワード線平面を、金属の配線平面として使用できる。本発明に基づく方法を、さらに、単一動作機能技術(Single-Workfunction-Technologie)と、二重動作機能技術(Dual-Workfunction-Technologie)との双方に組み合わせることができる。
【0013】
本発明のさらに別の実施形態を、従属請求項に記載する。
【0014】
本発明の好ましい実施形態を、以下に、添付の図を参照しながら詳しく説明する。
【0015】
図1は、メモリセルアレイの細部の正面図を示す。図2は、本発明に基づく方法の初期段階における、層列の概略的な断面図を示す。図3は、ビット線溝領域を有する基板部分の、概略的な正面図を示す。図4A〜図4Cは、本発明に基づくメモリセルアレイの製造方法の、第1実施形態を説明する概略的な断面図を示す。図5は、第1実施形態に基づいて周辺トランジスタを設ける場合の、中間段階の概略的な断面図を示す。図6Aおよび図6Bは、第1実施形態に基づくワード線およびビット線パターンを説明する、高度な製造段階の概略的な断面図を示す。図7は、第1実施形態に基づく周辺トランジスタに関する、高度な製造段階の概略的な断面図を示す。図8Aおよび図8Bは、本発明に基づくメモリセルアレイの製造方法の第2実施形態の、図6Aおよび図6Bに相当する概略的な断面図を示す。図9は、第2実施形態の、図7に相当する概略的な断面図を示す。図10Aおよび図10Bは、第2実施形態における金属性ワード線の製造を説明する、概略的な断面図を示す。図11は、第2実施形態に基づいて製造される周辺トランジスタを説明する、概略的な断面図を示す。
【0016】
図2〜図11を参照して、以下に、メモリセルアレイのビット線の製造、およびメモリセルアレイの製造に関する好ましい実施形態を説明する前に、まず、図1を参照して、仮想接地NOR設計において結果として生じるビット線およびワード線の、一般的な配列について説明する。図1は、2つのワード線2の断面を、概略的に示している。これらのワード線2は、ビット線4に対して垂直に延び、その結果、ビット線4と共に格子構造を形成している。図1において、破線は、本発明に基づく金属性ビット線4を示している。一方、実線8は、金属性ビット線に形成されている、ソース/ドレイン注入領域を示している。
【0017】
このような仮想接地設計の場合、各メモリセル6は、ワード線2の下側で、かつビット線4の間に配列されている。ワード線の下側の領域には、ゲート領域が存在する。一方、ビット線の下側に配置されている拡散領域すなわちソース/ドレイン領域注入部は、各セルのソース/ドレイン領域を定義する。
【0018】
本発明では、金属性ビット線およびワード線は、シリコン化によって形成することが好ましい。公知のシリコン化方法に、まず適当な金属をシリコンに塗布し、その後、熱処理(Temperaturbehandlung)を施す方法がある。ここでいう適当な金属とは、例えば、コバルト、チタン、これらの合金、またはニッケル、またはタングステンである。熱処理により、塗布した金属とシリコンとの間で化学反応が生じる。このことにより、シリコン化物層が、シリコンに生成される。シリコンに金属性のシリコン化物層を設けることを、シリコン化と称する。
【0019】
本発明の第1実施形態は、メモリセルアレイを製造し、かつ、周辺トランジスタを並行して製造するために使用する。この実施形態を、図2〜図7を参考にして説明する。この実施形態では、いわゆるポリサイド方法(Polycide-Verfahren)を追加使用する。ポリサイド方法とは、メモリセルアレイのワード線を形成し、かつ、周辺トランジスタのゲート構造を形成する方法である。
【0020】
ポリサイド方法とは、まず、多結晶シリコン層を全面に付加すなわち堆積し、さらに、この多結晶シリコン層に、WSi層を合金として全面に堆積する方法である。その後、好ましくは窒化物を含むハードマスクを、通常はWSi層に付加する。その後、ハードマスクを、光技術による方法を使用してパターン化する。さらに、WSi層、およびその下に存在する多結晶シリコンを、所望の構造となるようにエッチングする。
【0021】
あるいは、ポリサイド方法の他に、多結晶シリコン層に、まず窒化タングステン層を、次にタングステン層を付加する方法も知られている。この場合、窒化タングステン層が拡散障壁体として作用するので、シリコン化タングステンすなわち合金は生じず、これに相当した低抵抗の純粋な金属構造が生じる。
【0022】
以下に、図8〜図11を参考にして、本発明に基づくメモリセルアレイの製造方法の第2実施形態を説明する。この場合、周辺トランジスタのワード線およびゲート構造を製造するため、いわゆるケイ化物方法(Salicide-Verfahren)を使用する。このケイ化物方法は、シリコン領域と非シリコン領域とを、まず最初に適当な金属上に全面に堆積する。ここでいう非シリコン領域とは、例えば酸化物領域または窒化物領域である。また、ここでいう適当な金属とは、例えばコバルト、チタン、または、それらの合金(例えば、コバルト/窒化チタン合金)である。その後、熱処理を行うと、金属全面がシリコンと接触している場所において化学反応が起こる。その結果、その場所にシリコン化物層が生成される。金属が、酸化物または窒化物と境を接している他の領域では、化学反応は起こらない。その後、化学反応の対象とならなかった金属を、湿式化学的に除去できる。その結果、全シリコン領域が、シリコン化物層により覆われている構造が残る。
【0023】
以下に、メモリセルアレイのビット線の製造方法を含む、本発明に基づくメモリセルアレイのビット線の製造方法の、第1実施形態を説明する。
【0024】
本発明に基づく方法は、事前処理した基板構造を基礎としている。この構造を、まず最初に簡潔に説明する。この目的のために、シリコン基板に、まず絶縁領域を決定する。この領域は、後に、例えば、特定数のメモリセル、または、特定の周辺回路構造を含むことになる。この領域を、いわゆるSTI(STIとはトレンチ分離(shallow trench isolation)である)技術を使用して設けることが好ましい。この技術では、まずパッド酸化物(Padoxid)が成長し、その後、パッド窒化物(Padnitrid)を堆積する。これに続いて、後にエッチングされるトレンチを決定するため、光技術を使用する。次に、エッチングされたトレンチを、酸化物で充填する。さらに、例えば、化学機械研磨(CMP; CMPとは、化学機械研磨(chemical-mechanical polishing)である)といった、平坦化するために適切な処置を講じる。最後に、残余の窒化物をエッチングして除去する。
【0025】
絶縁領域を、上記の方法により設けた後、メモリセルアレイの周辺部において後にCMOS領域となるpおよびn溝、およびメモリセルの溝を、マスクされたホウ素注入およびリン注入、ならびに、後続のアニーリングによって製造する。これに続いて、拡散酸化物を取り除く。こうして生じた構造に、格納媒体として機能するONO3重層(ONOとは、酸化物−窒化物−酸化物(Oxid-Nitrid-Oxid)である)が発生する。この工程に続いて、後のCMOS領域における層を、マスクして除去する。この領域に、ゲート酸化物が成長するか、あるいは、繰り返し工程により(mit Wiederholungen)複数のゲート酸化物が発生する。
【0026】
上記の事前処理によって生成する構造は、本発明に基づく方法の基礎となる。本発明では、この構造上にポリシリコン層を堆積する。このポリシリコン層は、ゲート領域層として機能する。また、次に、このポリシリコン層の上に、窒化物層を堆積する。メモリセル領域において生じた層列の一部の、概略的な断面図を、図2に示す。上記のように、シリコン基板10に、トランジスタ溝12を形成する。このトランジスタ溝12に、ONO3重層20を形成する。このONO3重層20は、下部酸化物層14、窒化物層16、および上部酸化物層18を含んでいる。メモリセル領域の外側では、このONO3重層が、ゲート酸化物に置き換えられている。ONO3重層20には、多結晶層22が形成されている。この多結晶層22の厚さは、例えば100nmである。また、この多結晶層22に、窒化物層24を形成する。この窒化物層24は、ハードマスク層として形成されており、その厚さは、例えば50nmである。
【0027】
次の工程において、縦長の溝26を、窒化物層24に設けるために、光技術を使用する。この溝26は、図3に示すように、ビット線に沿って延長している。また、このビット線は、後に設ける。さらに、この溝26によって、帯28を、後のビット線に沿って定義する。この帯28は、後のゲート構造を定義するために役立つ。溝26を設けるために窒化物層24をエッチングした後、光技術の際に使用したレジストを剥離する。さらに、窒化物層24をマスクとして使用し、多結晶層23をエッチングする。このとき、ONO3重層20が、エッチストップ(Aetzstop)として機能する。その結果として生ずる構造を、図4Aに示す。この構造では、ビット線溝30が、窒化物層24および多結晶層22に形成されている。多結晶層22にビット線溝30を設けることにより、帯状のゲート領域34が、上記の多結晶層22に設けられる。このゲート領域34は、後のビット線に沿って延びている。
【0028】
本発明の好ましい実施形態の場合、ビット線溝30の生成に続いて、ドープ領域32を設けるため、ONO層列20を通じた溝領域に、トランジスタ溝12のドープ型に相当したドープ型を注入する。この注入は任意である。このとき、nチャンネルメモリトランジスタの場合には、濃度が例えば1×1014cm−3であるホウ素注入であることが好ましい。注入部32は、一方では、後に生成されることになるビット線注入部またはソース/ドレイン注入部を有する、ハードpn遷移(harten pn-Uebergang)を設けるために機能する。他方では、ドープされた領域32を設けることにより、ゲート縁部の下側への下方拡散(Unterstreuung)、および、これに伴うチャネルの下方への浸透を行う。その結果、突き抜け耐性(Punch-Festigkeit)を向上できる。したがって、このような注入部32は、メモリセルにより、例えば、Boaz Etitan著の上記文献に記載されたような、2ビットメモリセルを実現するべき場合に特に有利である。
【0029】
帯状の多結晶領域34の側面上、および、多結晶領域34に配置されている窒化物層24の部分に、公知の方法を使用して、後続の工程の間に絶縁間隔層36を設ける(図4B)。この目的のために、まず、一様な(konformes)析出によって、例えば、TEOS(TEOSとは、エチル基を有するオルト珪酸塩(Tetraethylorthosilicat)である)から酸化物層を設けることが好ましい。このような堆積によって、酸化物層が全面に生じる。この酸化物層は、構造表面の水平および垂直部分と同一の厚みを有することが理想的である。次に、後続の異方性ドライエッチングによって、この酸化物層を水平な表面から取り除く。その結果、図4Bに示すように、側方の酸化物間隔層36が残留する。
【0030】
酸化物間隔層(例えば厚さ40nmでもよい)を設けた後、反応イオンエッチングを、間隔層の生成後もまだ露出しているONO3層構造を開口するために使用することが好ましい。ONO3層構造20に存在する開口部を通して、nチャンネル記憶トランジスタの場合には、ドープ濃度が好ましくは3×1015cm−3である砒素を用いた注入によって、ソース/ドレイン注入部が形成される。ソース/ドレイン注入部38は、後のビット線に沿って延長する。したがって、ビット線注入とも呼ぶことができる。
【0031】
ただし、ここで、領域38を設けるために注入を実施する前に、全てのONO3層構造20を除去しておく必要はない。例えば、この注入は、拡散酸化物として機能する下部酸化物層14を通じて行える。この注入を、下部酸化物層14を通して実施する場合、基板12の上部表面を露出するために、この下部酸化物層14を後から除去しなければならない。この領域では、ソース/ドレイン注入が実施されており、金属性のビット線形成の対象となる。
【0032】
その後、自己整合したシリコン化のための金属(好ましくは、Ti、Co、または、これらの合金)を堆積する。続いて、シリコン化のために必要な可鍛化(Temperung)を行う。次に、シリコン化されなかった金属を取り除く。このことにより、図4Bに記載の金属被膜40が、金属製ビット線40を表すソース/ドレイン注入部38に設けられる。続いて、絶縁性の物質42、好ましくは酸化物析出(TEOS)を使用して、残余の隙間を充填する。その結果生じた表面を平坦化する。このとき、例えば、反応性イオンエッチング、または好ましくはCMP技術を使用する。この場合、非常に固い窒化物層が、機械的な研削停止部として機能できる。その結果生じた構造を、図4Bに概略的な断面図で示す。
【0033】
生成したビット線40を横切って延長するワード線を設けるために、窒化物を、湿式化学的に除去する。この窒化物は、帯状のゲート領域34に依然として配置されているものであり、図4Bにおいて参照番号44で示すものである。この除去には、高温のリン酸を使用することが好ましい。こうして生じた構造に、図4に示すように、第2多結晶層46、金属性の層48、および好ましくは窒化物であるハードマスク50を含む層構造を設ける。第2多結晶層46を、堆積により設ける一方、金属性の層48を、WSiを析出することにより形成する。あるいは、上述したように、この場合、多結晶シリコン、窒化タングステン、およびタングステンを含む、層列を設けることもできる。次に、第2多結晶層46上に、窒化物層50を、ハードマスクとして堆積により設ける。
【0034】
上記の方法工程により周辺領域に設けた層構造を、図5に示す。周辺領域では、上述のように、ONO3層構造20が、ゲート酸化物層52で置換されている。
【0035】
図4Cおよび図5に記載の層構造を基礎として、次に光技術を実施する。この実施は、セル領域内にワード線を、そして周辺領域にハードマスク50のゲート領域をパターン化するためのものである。次に、ワード線構造をエッチングする。この構造は金属層48を含んでおり、この金属層48は、第1多結晶層22、第2多結晶層46、および酸化物に対する高い選択性を有している。続いて、例えば適切な光技術を使用して、突き抜け防止注入(Antipunch-Implantationen)をワード線の間に任意に実施する。
【0036】
この結果生じる構造は、図4Cの矢印Aによって定義される。その断面を、図6Aに示す。一方、矢印Bにより定義される断面を、図6Bに示す。図6Aでは、上記の突き抜け防止注入を、参照番号54により示す。
【0037】
ワード線をパターン化する上述の工程と並行して、周辺領域に、周辺トランジスタのゲート構造をパターン化する。図7に、このようなトランジスタゲートのゲート堆積を示している、概略的な断面図を示す。このトランジスタゲートは、第1多結晶層22と、第2多結晶層46と、金属性層48と、残余のハードマスク50とを含んでいる。
【0038】
メモリセル領域にワード線を、そして、周辺領域にゲート構造を上記のように構造した後、公知の方法で、追加の工程を実施する。この工程では、ワード線をさらに絶縁し、かつ、周辺トランジスタを構築する。ここでいう追加の工程とは、例えば、周辺トランジスタのゲート再酸化、好ましくはパターン化されたワード線構造の間の中間空間を同時に充填することになる、周辺トランジスタの側面への窒化物および/または酸化物間隔層の堆積、LDD注入(LDDとは、低ドープドレイン(lightly doped drain)である)、およびHDD注入(HDDとは、高ドープドレイン(heavily doped drain)である)、ならびに窒化物/BPSG堆積、および例えばCMP技術を使用した平坦化、を含むものである。最後に、従来技術で公知の工程に基づき、接触穴の生成および充填、ならびに金属被膜および表面安定化処理(Passivierung)を実施する。
【0039】
上述の実施形態の場合、多結晶層22および46を、本来の場所にドープした(in-situ-dotierte)多重層として堆積する。このとき、好ましい実施形態のnチャンネルトランジスタの場合、n+にドープされているポリシリコン層を析出する。この第1実施形態の場合、ワード線の金属被膜化を、上述のポリサイド技術を使用して行う。この実施形態は、単一動作機能ゲート技術の場合に使用することに適している。なお、この技術は、例えばDRAMやその類似物を実現する際に有利である。
【0040】
次に、高性能のCMOS適用業務のための二重動作機能ゲート技術に適している、他の実施形態を説明する。
【0041】
金属性の、すなわち金属被膜されたビット線を設けることについて、第2実施形態は、上記の第1実施形態と変わらない。しかし、第2実施形態では、第1実施形態に関して記載したワード線を設けるためのポリサイド処理の代わりに、ケイ化物処理を使用する。この目的のために、さらに窒化物領域44が取り除かれている構造(図4Bに記載)を基礎とし、第2多結晶層を付加する。この第2多結晶層は、酸化物ハードマスクに直接的に付加する。ただし、第2実施形態の場合、第1多結晶層と第2多結晶層との双方を、まず、ドープしていない状態で付加する。窒化物層44を取り除いた後、または、窒化物層44が十分に薄く形成されている場合、この窒化物層44を通じて、第1多結晶層のドープを、ソース/ドレイン領域のドープと同時に行える。
【0042】
第2多結晶層と酸化物ハードマスクとを上記のように付加した後、メモリセル領域にワード線構造を設け、かつ、周辺領域にゲート構造を設ける。メモリセル領域に生じる構造を、図6Aおよび図6Bの断面に同じく相当する図8Aおよび図8Bに記載する。この場合、図において対応した特徴部分には、同一の参照番号を使用している。さらに、図8Aおよび図8Bに、酸化物ハードマスクの残余領域56を示す。
【0043】
その結果生じる周辺トランジスタ構造の概略的な断面図を、図9に示す。この構造では、LDD注入部58が、周辺トランジスタのソースまたはゲート領域のために、既に実施されている。
【0044】
図8および図9に記載の状態から始めて、まず最初の工程で、ゲート再酸化すなわち過酸化を実施することが好ましい。このことにより、例えば、図10A、図10B、および図11に示すように、厚さの6nmの薄い酸化物層60が、メモリセル領域におけるワード線構造上、および周辺トランジスタ領域におけるゲート堆積の側面に設けられる。
【0045】
上記の実施形態からは逸脱するが、再酸化をLDD注入の前に実施することが好ましい。その結果、このようにしてソース/ドレイン領域の上側に形成された酸化物は、LDD注入のための拡散酸化物として機能できる。再酸化の際に水平面に生じる酸化物は、異方性エッチング方法によって取り除く。続いて、この好ましい実施形態では、酸化物層60上に、窒化物間隔層62を設ける。さらに、他の酸化物間隔層64を、側面に付加する(図11参照)。これにより、メモリセル領域におけるワード線間隙を、完全に充填(充填部66)することとなる。ここで、間隔層の注入、およびこの間隔層に選択される物質は、設けられる周辺トランジスタが有するべき誘電体力(Spannungsfestigkeit)に依存している
同様に、外部酸化物間隔層46を、一貫性の酸化物析出(TEOSの)により設けることが好ましい。さらに、その後、異方性エッチングによって、水平面に析出した酸化物を取り除く。同時に、このエッチングにより、ハードマスク56の残余部分を取り除く。その結果、第2多結晶層46の残余領域が露出する。
【0046】
この状態で、HDD領域68を設けるための注入を行う。このとき、第2多結晶層46のドープを同時に行う。
【0047】
その後、メモリセル領域にワード線を備え、かつ金属被膜層70を有する周辺領域にゲート堆積を備えるように、ケイ化物処理を行う。この金属被膜化を目的として、まず最初に、Ti、Co、またはそれらの合金といった金属を全面に付加する。次に、シリコン化物層70を設けるために、さらに可鍛化工程を行う。このシリコン化の際に、さらにシリコン化物層72を、周辺トランジスタのソース/ドレイン領域に設ける。続いて、可鍛化工程の間に、付加した金属層の、シリコンと化学反応しなかった部分を、好ましくはウエットエッチング方法を使用して除去する。なお、シリコン化の可鍛化工程の間に、HDD領域68の注入部の間の第2多結晶層46に導入されるドープを、さらに第1多結晶層22内にも拡散させる。
【0048】
上記第2実施形態の別の可能性として、メモリセルアレイの領域において、ゲート領域すなわちゲートポリシリコンをp+にドープしてもよい。このことは、メモリセルが動作する際に有利となりうる。
【0049】
したがって、本発明により、当該製造過程におけるメモリセルアレイの金属性ビット線および金属性ワード線の生成を、処理技術的に好ましく組み合わせることが可能になる。このことにより、個々のセルが最小領域となるセルを有するように、大きなセルブロックを構築できる。さらに、本発明によって、特に、メモリセル構造と周辺トランジスタ構造との生成を、並行して行うことができる。それゆえ、処理手順が簡便かつ低コストとなる。
【図面の簡単な説明】
【0050】
【図1】メモリセルアレイの細部の正面図である。
【図2】本発明に基づく方法の、初期段階における層列の概略的な断面図である。
【図3】ビット線溝領域を有する基板部分の、概略的な正面図である。
【図4A】本発明に基づくメモリセルアレイの製造方法の、第1実施形態を説明するための概略的な断面図である。
【図4B】本発明に基づくメモリセルアレイの製造方法の、第1実施形態を説明するための概略的な断面図である。
【図4C】本発明に基づくメモリセルアレイの製造方法の第1実施形態を説明する、概略的な断面図である。
【図5】第1実施形態に基づいて周辺トランジスタを設ける場合の、中間段階の概略的な断面図である。
【図6A】第1実施形態に基づくワード線およびビット線パターンを説明する、高度な製造段階の概略的な断面図である。
【図6B】第1実施形態に基づくワード線およびビット線パターンを説明する、高度な製造段階の概略的な断面図である。
【図7】第1実施形態に基づく周辺トランジスタに関する、高度な製造段階の概略的な断面図である。
【図8A】本発明に基づくメモリセルアレイの製造方法の、第2実施形態の、図6Aに相当する概略的な断面図である。
【図8B】本発明に基づくメモリセルアレイの製造方法の、第2実施形態の、図6Bに相当する概略的な断面図である。
【図9】第2実施形態の、図7に相当する概略的な断面図である。
【図10A】第2実施形態における金属性ワード線の生成を説明する、概略的な断面図である。
【図10B】第2実施形態における金属性ワード線の生成を説明する、概略的な断面図である。
【図11】第2実施例に基づいて設ける周辺トランジスタを説明する、概略的な断面図である。
【符号の説明】
【0051】
2 ワード線
4 ビット線
6 メモリセル
8 ソース/ドレイン領域注入
10 シリコン基板
12 トランジスタ溝
14 下部酸化物層
16 窒化物層
18 上部酸化物層
20 ONO構造
22 多結晶シリコン
24 ハードマスク層
26 窒化物層における溝
28 帯部
30 ビット線溝
32 ドープされた領域
34 帯状のゲート領域
36 絶縁間隔層
38 ソース/ドレイン領域注入部
40 金属性ビット線
42 絶縁性の物質/酸化物
44 ゲート領域上の窒化物
46 第2多結晶層
48 金属性の層
50 ハードマスク
52 ゲート酸化物
54 突き抜け防止注入部
56 酸化物ハードマスク層
58 LDD注入部
60 再酸化層
62 窒化物間隔層
64 外部酸化物間隔層
66 ワード線間隙充填物
68 HDD注入部
70 シリコン化物層
72 ソース/ドレイン領域上のシリコン化物層
Claims (18)
- 以下の工程(a)〜(g)を含む、メモリセルアレイのビット線(4,40)の製造方法。
(a)トランジスタ溝(12)が表面に備えられている基板(10)と、この基板(10)の表面に備えられている格納媒体層列(20)と、この格納媒体層列(20)に配置されているゲート領域層(22)とを含む層構造を構築する工程。
(b)上記格納媒体層(20)に達するビット線溝(30)を、上記ゲート領域層(22)に設ける工程。
(c)上記ビット線溝(30)の側面に、絶縁間隔層(36)を設ける工程。
(d)上記ビット線溝(30)の領域にある格納媒体層列(20)を、完全に、または、部分的に除去する工程。
(e)上記ビット線溝(30)の領域に、ソース/ドレイン注入部(38)を、設ける工程。
(f)上記格納媒体層列(20)が上記工程(d)において完全に除去されていなかった場合、ビット線溝(30)の領域にある上記格納媒体層列(20)を完全に除去する工程。
(g)金属性ビット線(40)を設けるために、ソース/ドレイン注入の対象となる領域に、絶縁間隔層(36)によりゲート領域層(34)から絶縁されている金属被膜を設ける工程。 - 上記金属性ビット線(40)を、シリコン化物処理によって設ける、請求項1に記載の方法。
- 上記工程(c)の前に、ビット線溝(30)の領域における、トランジスタ溝(12)のドープ型に相当するドープ型の注入部(32)を基板に設ける、請求項1または2に記載の方法。
- 上記基板(10)はシリコンからなり、上記格納媒体層列(20)は酸化物−窒化物−酸化物層列であり、上記ゲート領域層(22)は多結晶シリコンからなる、請求項1〜3のいずれかに記載の方法。
- 上記工程(d)の前に、ハードマスク層(24)を上記ゲート領域層(22)に設ける、請求項1〜4のいずれかに記載の方法。
- 請求項1に記載の工程(a)〜(g)を実施し、かつ、以下の工程を含む、メモリセルアレイの製造方法。
(h)金属性ビット線(40)を設けた後、残余のビット線溝(30)に絶縁物質(42)を充填する工程。
(i)上記ビット線(4,40)に対してほぼ垂直であり、多数のゲート領域とそれぞれ接続されているワード線(2,48)を設ける工程であって、上記ゲート領域を、ワード線(2,48)を設ける際、ゲート領域層(22)の残余部分を適切にパターン化することにより生成する、工程。 - 上記工程(i)が、以下の工程(i1)〜(i3)を含む、請求項6に記載の方法。
(i1)多結晶層(46)を全面に設ける工程。
(i2)多結晶層(46)にシリコン化物層(48)を設ける工程。
(i3)ゲート領域およびワード線を設けるために、シリコン化物層(48)、多結晶層(46)、およびゲート領域層(22)を、パターン化する工程。 - ワード線を設けた後、基板上のワード線の間に、突き抜け防止注入部(54)を設ける工程をさらに含む、請求項7に記載の方法。
- 上記工程(i)の後、ワード線およびゲート領域の側面に、絶縁層を側方から設置する工程をさらに含む、請求項7または8に記載の方法。
- 上記工程(i)の後、ワード線とゲート領域との間の中間領域を、絶縁物質で完全に充填する工程をさらに含む、請求項7または8に記載の方法。
- メモリセルアレイの製造と並行して、このメモリセルアレイの領域外に周辺トランジスタを設ける、請求項7〜10のいずれかに記載の方法。
- 上記工程(i)が以下の工程(i1)〜(i4)を含む、請求項6に記載の方法。
(i1)多結晶層(46)を全面に設置する工程。
(i2)結果的にゲート領域を設けるような、多結晶層(46)およびゲート領域層(22)の残余部分を、ワード線のパターンに応じてパターン化する工程。
(i3)多結晶層(46)およびゲート領域層(22)に、上記工程(i2)において設ける溝を、絶縁物質(60,62,66)で充填する工程。
(i4)金属性ワード線を設けるために、ワード線パターンによりパターン化された多結晶層(46)に、シリコン化物層(70)を選択的に設けるシリコン化物処理を行う工程。 - 上記工程(i2)において、周辺トランジスタのゲート領域を、メモリセルアレイの領域の外側にさらに設け、上記工程(i3)において、このゲート領域の側面に、絶縁層(60,62,64)を備え、上記工程(i4)において、シリコン化物層(70)を、ゲート領域上、および、周辺トランジスタのソース/ドレイン領域(72)にさらに設ける、請求項12に記載の方法。
- 上記工程(i2)の後に、周辺トランジスタのソース/ドレイン領域(58,68)を基板に注入する工程を含み、この注入工程の際に、多結晶層(46)の残余部分を同時にドープする、請求項13に記載の方法。
- 二次元配列に配置されており、基板に形成される電解効果トランジスタによって実現される多数のメモリセル(6)と、
メモリセルアレイに関する第1方向に配置され、メモリセル(6)のゲート領域と電気的に接続されているワード線(2;48;70)と、
第1方向に対してほぼ垂直な第2方向において、メモリセル(6)の間に延長するビット線(4,40)とを備えるメモリセルアレイであって、
上記ビット線(4;40)は、メモリセルのソース/ドレイン領域(38)に直接的に設けられる金属性構造により形成されており、このビット線(4;40)の金属性構造と、メモリセルのゲート領域(34;46)との間に、絶縁手段(36)が備えられていることを特徴とする、メモリセルアレイ。 - 上記絶縁手段(36)は、ゲート領域の側面にあらかじめ備えられている絶縁層である、請求項15に記載のメモリセルアレイ。
- ビット線の金属性構造(40)は、シリコン化物構造である、請求項15または16に記載のメモリセルアレイ。
- 上記基板(10)はシリコンからなり、ゲート領域が、ポリシリコンにより構成されており、上記絶縁手段(36)は、ゲート領域に側方から設けられている酸化物間隔層である、請求項15〜17のいずれかに記載のメモリセルアレイ。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005191594A (ja) * | 2005-02-22 | 2005-07-14 | Nec Electronics Corp | 不揮発性半導体記憶装置の製造方法 |
JP2007158297A (ja) * | 2005-12-05 | 2007-06-21 | Taiwan Semiconductor Manufacturing Co Ltd | メモリデバイス |
JP2007537592A (ja) * | 2004-05-11 | 2007-12-20 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | デュアルポリを用いたビット線注入 |
JP2008527747A (ja) * | 2005-01-12 | 2008-07-24 | スパンジョン・リミテッド・ライアビリティ・カンパニー | 台形のビット線を有するメモリ装置、およびその製造方法 |
JP2010087424A (ja) * | 2008-10-02 | 2010-04-15 | Spansion Llc | 半導体装置及び半導体装置の製造方法 |
Families Citing this family (75)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
US6566194B1 (en) * | 2001-10-01 | 2003-05-20 | Advanced Micro Devices, Inc. | Salicided gate for virtual ground arrays |
US7098107B2 (en) * | 2001-11-19 | 2006-08-29 | Saifun Semiconductor Ltd. | Protective layer in memory device and method therefor |
US6700818B2 (en) * | 2002-01-31 | 2004-03-02 | Saifun Semiconductors Ltd. | Method for operating a memory device |
US6706595B2 (en) * | 2002-03-14 | 2004-03-16 | Advanced Micro Devices, Inc. | Hard mask process for memory device without bitline shorts |
US20030181053A1 (en) * | 2002-03-20 | 2003-09-25 | U-Way Tseng | Method of manufacturing a nonvolatile memory cell with triple spacers and the structure thereof |
TWI291748B (en) * | 2002-03-20 | 2007-12-21 | Macronix Int Co Ltd | Method and structure for improving reliability of non-volatile memory cell |
US6777725B2 (en) * | 2002-06-14 | 2004-08-17 | Ingentix Gmbh & Co. Kg | NROM memory circuit with recessed bitline |
US7256083B1 (en) * | 2002-06-28 | 2007-08-14 | Cypress Semiconductor Corporation | Nitride layer on a gate stack |
US8080453B1 (en) | 2002-06-28 | 2011-12-20 | Cypress Semiconductor Corporation | Gate stack having nitride layer |
US6917544B2 (en) * | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
KR100452037B1 (ko) * | 2002-07-18 | 2004-10-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 및 그 소자 |
DE10239491A1 (de) * | 2002-08-28 | 2004-03-18 | Infineon Technologies Ag | Verfahren zur Herstellung vergrabener Bitleitungen in einem Halbleiterspeicher |
US6815274B1 (en) * | 2002-09-13 | 2004-11-09 | Taiwan Semiconductor Manufacturing Co. | Resist protect oxide structure of sub-micron salicide process |
US6773988B1 (en) * | 2002-09-13 | 2004-08-10 | Advanced Micro Devices, Inc. | Memory wordline spacer |
US7049188B2 (en) * | 2002-11-26 | 2006-05-23 | Advanced Micro Devices, Inc. | Lateral doped channel |
DE10258194B4 (de) * | 2002-12-12 | 2005-11-03 | Infineon Technologies Ag | Halbleiterspeicher mit Charge-trapping-Speicherzellen und Herstellungsverfahren |
DE10258420B4 (de) | 2002-12-13 | 2007-03-01 | Infineon Technologies Ag | Verfahren zur Herstellung einer Halbleiterspeichereinrichtung mit Charge-trapping-Speicherzellen und vergrabenen Bitleitungen |
DE10259783A1 (de) * | 2002-12-19 | 2004-07-15 | Infineon Technologies Ag | Verfahren zur Verbesserung der Prozessschrittfolge bei der Herstellung von Halbleiterspeichern |
US7178004B2 (en) * | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
DE10324052B4 (de) * | 2003-05-27 | 2007-06-28 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterspeichers mit Charge-Trapping-Speicherzellen |
JP4818578B2 (ja) * | 2003-08-06 | 2011-11-16 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
US7123532B2 (en) * | 2003-09-16 | 2006-10-17 | Saifun Semiconductors Ltd. | Operating array cells with matched reference cells |
US7371637B2 (en) * | 2003-09-26 | 2008-05-13 | Cypress Semiconductor Corporation | Oxide-nitride stack gate dielectric |
US7041545B2 (en) * | 2004-03-08 | 2006-05-09 | Infineon Technologies Ag | Method for producing semiconductor memory devices and integrated memory device |
US7095655B2 (en) * | 2004-08-12 | 2006-08-22 | Saifun Semiconductors Ltd. | Dynamic matching of signal path and reference path for sensing |
US7638850B2 (en) * | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
US20060084219A1 (en) * | 2004-10-14 | 2006-04-20 | Saifun Semiconductors, Ltd. | Advanced NROM structure and method of fabrication |
US20060146624A1 (en) * | 2004-12-02 | 2006-07-06 | Saifun Semiconductors, Ltd. | Current folding sense amplifier |
CN1838328A (zh) * | 2005-01-19 | 2006-09-27 | 赛芬半导体有限公司 | 擦除存储器阵列上存储单元的方法 |
US7186607B2 (en) * | 2005-02-18 | 2007-03-06 | Infineon Technologies Ag | Charge-trapping memory device and method for production |
US7405441B2 (en) * | 2005-03-11 | 2008-07-29 | Infineon Technology Ag | Semiconductor memory |
US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
US20060223267A1 (en) * | 2005-03-31 | 2006-10-05 | Stefan Machill | Method of production of charge-trapping memory devices |
US7341909B2 (en) * | 2005-04-06 | 2008-03-11 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
US7341956B1 (en) | 2005-04-07 | 2008-03-11 | Spansion Llc | Disposable hard mask for forming bit lines |
US7285499B1 (en) | 2005-05-12 | 2007-10-23 | Advanced Micro Devices, Inc. | Polymer spacers for creating sub-lithographic spaces |
US7208373B2 (en) * | 2005-05-27 | 2007-04-24 | Infineon Technologies Ag | Method of forming a memory cell array and a memory cell array |
US20060281255A1 (en) * | 2005-06-14 | 2006-12-14 | Chun-Jen Chiu | Method for forming a sealed storage non-volative multiple-bit memory cell |
EP1746645A3 (en) * | 2005-07-18 | 2009-01-21 | Saifun Semiconductors Ltd. | Memory array with sub-minimum feature size word line spacing and method of fabrication |
DE102005038939B4 (de) * | 2005-08-17 | 2015-01-08 | Qimonda Ag | Halbleiterspeicherbauelement mit oberseitig selbstjustiert angeordneten Wortleitungen und Verfahren zur Herstellung von Halbleiterspeicherbauelementen |
US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
US20070096199A1 (en) * | 2005-09-08 | 2007-05-03 | Eli Lusky | Method of manufacturing symmetric arrays |
US20080025084A1 (en) * | 2005-09-08 | 2008-01-31 | Rustom Irani | High aspect ration bitline oxides |
US7642158B2 (en) | 2005-09-30 | 2010-01-05 | Infineon Technologies Ag | Semiconductor memory device and method of production |
US20070082446A1 (en) * | 2005-10-07 | 2007-04-12 | Dominik Olligs | Methods for fabricating non-volatile memory cell array |
US7432178B2 (en) | 2005-10-21 | 2008-10-07 | Advanced Micro Devices, Inc. | Bit line implant |
US20070120180A1 (en) * | 2005-11-25 | 2007-05-31 | Boaz Eitan | Transition areas for dense memory arrays |
US7368350B2 (en) | 2005-12-20 | 2008-05-06 | Infineon Technologies Ag | Memory cell arrays and methods for producing memory cell arrays |
US7352627B2 (en) * | 2006-01-03 | 2008-04-01 | Saifon Semiconductors Ltd. | Method, system, and circuit for operating a non-volatile memory array |
US7808818B2 (en) * | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
US20070173017A1 (en) * | 2006-01-20 | 2007-07-26 | Saifun Semiconductors, Ltd. | Advanced non-volatile memory array and method of fabrication thereof |
US8253452B2 (en) * | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
US7760554B2 (en) * | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
US7692961B2 (en) * | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
US7811935B2 (en) * | 2006-03-07 | 2010-10-12 | Micron Technology, Inc. | Isolation regions and their formation |
US7408222B2 (en) * | 2006-03-27 | 2008-08-05 | Infineon Technologies Ag | Charge trapping device and method of producing the charge trapping device |
US7531867B2 (en) * | 2006-03-27 | 2009-05-12 | Infineon Technologies Ag | Method for forming an integrated memory device and memory device |
US7701779B2 (en) * | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
US7678654B2 (en) * | 2006-06-30 | 2010-03-16 | Qimonda Ag | Buried bitline with reduced resistance |
US7790516B2 (en) * | 2006-07-10 | 2010-09-07 | Qimonda Ag | Method of manufacturing at least one semiconductor component and memory cells |
US7608504B2 (en) * | 2006-08-30 | 2009-10-27 | Macronix International Co., Ltd. | Memory and manufacturing method thereof |
US7605579B2 (en) * | 2006-09-18 | 2009-10-20 | Saifun Semiconductors Ltd. | Measuring and controlling current consumption and output current of charge pumps |
US20080081424A1 (en) * | 2006-09-29 | 2008-04-03 | Josef Willer | Method of production of a semiconductor memory device and semiconductor memory device |
US8252640B1 (en) | 2006-11-02 | 2012-08-28 | Kapre Ravindra M | Polycrystalline silicon activation RTA |
US20080111182A1 (en) * | 2006-11-02 | 2008-05-15 | Rustom Irani | Forming buried contact etch stop layer (CESL) in semiconductor devices self-aligned to diffusion |
US20080150011A1 (en) * | 2006-12-21 | 2008-06-26 | Spansion Llc | Integrated circuit system with memory system |
US8536640B2 (en) * | 2007-07-20 | 2013-09-17 | Cypress Semiconductor Corporation | Deuterated film encapsulation of nonvolatile charge trap memory device |
US9018693B2 (en) | 2007-07-20 | 2015-04-28 | Cypress Semiconductor Corporation | Deuterated film encapsulation of nonvolatile charge trap memory device |
US7691751B2 (en) * | 2007-10-26 | 2010-04-06 | Spansion Llc | Selective silicide formation using resist etchback |
CN101587863B (zh) * | 2008-05-23 | 2011-03-23 | 中芯国际集成电路制造(上海)有限公司 | 用于基于sonos的快闪存储的多晶硅栅极蚀刻方法和器件 |
KR101194872B1 (ko) * | 2010-04-19 | 2012-10-25 | 에스케이하이닉스 주식회사 | 반도체 기억 장치 |
US8441063B2 (en) * | 2010-12-30 | 2013-05-14 | Spansion Llc | Memory with extended charge trapping layer |
US8546226B2 (en) * | 2011-07-25 | 2013-10-01 | United Microelectronics Corp. | SONOS non-volatile memory cell and fabricating method thereof |
US9006827B2 (en) * | 2011-11-09 | 2015-04-14 | International Business Machines Corporation | Radiation hardened memory cell and design structures |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2755613B2 (ja) | 1988-09-26 | 1998-05-20 | 株式会社東芝 | 半導体装置 |
US5238855A (en) * | 1988-11-10 | 1993-08-24 | Texas Instruments Incorporated | Cross-point contact-free array with a high-density floating-gate structure |
EP0368097A3 (en) | 1988-11-10 | 1992-04-29 | Texas Instruments Incorporated | A cross-point contact-free floating-gate memory array with silicided buried bitlines |
JP2893894B2 (ja) * | 1990-08-15 | 1999-05-24 | 日本電気株式会社 | 不揮発性メモリ及びその製造方法 |
US5270240A (en) * | 1991-07-10 | 1993-12-14 | Micron Semiconductor, Inc. | Four poly EPROM process and structure comprising a conductive source line structure and self-aligned polycrystalline silicon digit lines |
US5246874A (en) * | 1992-06-02 | 1993-09-21 | National Semiconductor Corporation | Method of making fast access AMG EPROM |
KR100277267B1 (ko) * | 1992-11-25 | 2001-02-01 | 사와무라 시코 | 반도체 불휘발성 메모리 및 그 제조방법 |
US5292681A (en) * | 1993-09-16 | 1994-03-08 | Micron Semiconductor, Inc. | Method of processing a semiconductor wafer to form an array of nonvolatile memory devices employing floating gate transistors and peripheral area having CMOS transistors |
US5439835A (en) * | 1993-11-12 | 1995-08-08 | Micron Semiconductor, Inc. | Process for DRAM incorporating a high-energy, oblique P-type implant for both field isolation and punchthrough |
US5467308A (en) | 1994-04-05 | 1995-11-14 | Motorola Inc. | Cross-point eeprom memory array |
US5838041A (en) * | 1995-10-02 | 1998-11-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region |
KR100199382B1 (ko) * | 1996-06-27 | 1999-06-15 | 김영환 | 플래쉬 메모리 소자의 제조방법 |
US5768192A (en) * | 1996-07-23 | 1998-06-16 | Saifun Semiconductors, Ltd. | Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping |
DE19631147C2 (de) * | 1996-08-01 | 2001-08-09 | Siemens Ag | Nichtflüchtige Speicherzelle |
US5679591A (en) | 1996-12-16 | 1997-10-21 | Taiwan Semiconductor Manufacturing Company, Ltd | Method of making raised-bitline contactless trenched flash memory cell |
TW463331B (en) * | 1997-09-26 | 2001-11-11 | Programmable Microelectronics | Self-aligned drain contact PMOS flash memory and process for making same |
EP0986100B1 (en) | 1998-09-11 | 2010-05-19 | STMicroelectronics Srl | Electronic device comprising EEPROM memory cells, HV transistors, and LV transistors with silicided junctions, as well as manufacturing method thereof |
EP1017097A1 (en) * | 1998-12-29 | 2000-07-05 | STMicroelectronics S.r.l. | Manufacturing method of salicide contacts for non-volatile memory |
JP2001044391A (ja) * | 1999-07-29 | 2001-02-16 | Fujitsu Ltd | 半導体記憶装置とその製造方法 |
US6117730A (en) | 1999-10-25 | 2000-09-12 | Advanced Micro Devices, Inc. | Integrated method by using high temperature oxide for top oxide and periphery gate oxide |
-
2001
- 2001-03-02 DE DE10110150A patent/DE10110150A1/de not_active Withdrawn
- 2001-07-26 US US09/917,867 patent/US6686242B2/en not_active Expired - Lifetime
-
2002
- 2002-02-13 AU AU2002338242A patent/AU2002338242A1/en not_active Abandoned
- 2002-02-13 JP JP2002578576A patent/JP2004530296A/ja active Pending
- 2002-02-13 CN CNB028058798A patent/CN100336227C/zh not_active Expired - Fee Related
- 2002-02-13 WO PCT/EP2002/001508 patent/WO2002080275A2/de not_active Application Discontinuation
- 2002-02-13 EP EP02757712A patent/EP1364409A2/de not_active Withdrawn
- 2002-02-13 KR KR1020037011519A patent/KR100608407B1/ko not_active IP Right Cessation
- 2002-03-01 TW TW091103791A patent/TW540141B/zh not_active IP Right Cessation
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007537592A (ja) * | 2004-05-11 | 2007-12-20 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | デュアルポリを用いたビット線注入 |
JP2008527747A (ja) * | 2005-01-12 | 2008-07-24 | スパンジョン・リミテッド・ライアビリティ・カンパニー | 台形のビット線を有するメモリ装置、およびその製造方法 |
JP2005191594A (ja) * | 2005-02-22 | 2005-07-14 | Nec Electronics Corp | 不揮発性半導体記憶装置の製造方法 |
JP2007158297A (ja) * | 2005-12-05 | 2007-06-21 | Taiwan Semiconductor Manufacturing Co Ltd | メモリデバイス |
JP2011103488A (ja) * | 2005-12-05 | 2011-05-26 | Taiwan Semiconductor Manufacturing Co Ltd | メモリデバイス |
JP2010087424A (ja) * | 2008-10-02 | 2010-04-15 | Spansion Llc | 半導体装置及び半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
DE10110150A1 (de) | 2002-09-19 |
KR100608407B1 (ko) | 2006-08-03 |
KR20030088444A (ko) | 2003-11-19 |
CN1502134A (zh) | 2004-06-02 |
US6686242B2 (en) | 2004-02-03 |
WO2002080275A3 (de) | 2003-01-30 |
EP1364409A2 (de) | 2003-11-26 |
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TW540141B (en) | 2003-07-01 |
US20020132430A1 (en) | 2002-09-19 |
CN100336227C (zh) | 2007-09-05 |
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