JP2004253571A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【課題】MONOS型のフラッシュメモリセルにおけるコントロールゲートの形状及びチャネル長を安定化させ、メモリトランジスタのしきい値ばらつきを防止する高信頼性の半導体装置の製造方法及び半導体装置を提供する。
【解決手段】異方性エッチング工程を経てメモリゲートMG側部のONO膜13上にポリシリコン層14が多く残存するようにしてコントロールゲートCGを形成する。次に、MG及びCGの領域を含めた領域をマスクとしてイオン注入し、基板10上にビット線BLの一部となる高濃度N型不純物領域151を形成する。次に等方性エッチング工程を実施し、主にコントロールゲートCGの形状が整う。そして、再びMG及びCGの領域を含めた領域をマスクとしてイオン注入することにより、基板10上にビット線BLの一部となる低濃度N型不純物領域(エクステンション領域)152を形成する。
【選択図】 図1
【解決手段】異方性エッチング工程を経てメモリゲートMG側部のONO膜13上にポリシリコン層14が多く残存するようにしてコントロールゲートCGを形成する。次に、MG及びCGの領域を含めた領域をマスクとしてイオン注入し、基板10上にビット線BLの一部となる高濃度N型不純物領域151を形成する。次に等方性エッチング工程を実施し、主にコントロールゲートCGの形状が整う。そして、再びMG及びCGの領域を含めた領域をマスクとしてイオン注入することにより、基板10上にビット線BLの一部となる低濃度N型不純物領域(エクステンション領域)152を形成する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、特に異なる種類の絶縁膜界面に電荷の捕獲中心を持つMONOS型のフラッシュメモリ(Flash EEPROM)セルの信頼性向上を伴う改良に着目した半導体装置の製造方法及び半導体装置に関する。
【0002】
【従来の技術】
不揮発性半導体記憶装置は、大規模集積化、縮小化が進み、かつ低電源電圧−昇圧電圧動作が一般化されている。MONOS型のフラッシュメモリは、そのセルの構成上、ゲート絶縁膜にONO膜(酸化膜/窒化膜/酸化膜の積層膜)を有し、その部分が電荷蓄積領域である。また、ワード線と繋がるメモリゲートの側部にコントロールゲートを配し、ビット線は基板の拡散層表面をシリサイド化する。データ書き込みは、コントロールゲートに正バイアスを印加しドレイン(ビット線の拡散層)近傍で発生する熱電子を電荷蓄積領域(ONO膜)に注入する。データ消去は、コントロールゲートを負バイアスとし、ドレインを正バイアスとすることにより電子を引き抜く。データ読み出しは、メモリゲート、コントロールゲートそれぞれに所定電圧を印加し、ビット線の電位変化を検出する。
【0003】
図5は、従来のMONOS型のフラッシュメモリにおけるセル構造の一例を示す断面図である。シリコン半導体基板100のP型領域において、ゲート酸化膜101上のメモリゲートMG、その側部に設けられたコントロールゲートCGはいずれもポリシリコン層で構成されている。コントロールゲートCGと基板100の間には異なる種類のゲート絶縁膜の積層(酸化膜/窒化膜/酸化膜;ONO膜)でなる電荷蓄積領域SRが設けられている。これら絶縁ゲート構造102には側壁、すなわちサイドウォール絶縁膜103が形成されている。メモリゲートMG上にワード線WLが配される。また、コントロールゲートCGに隣接する基板100上にはビット線BLとなる不純物拡散層104及びシリサイド層105が形成されている。
【0004】
【発明が解決しようとする課題】
上記構成のメモリセルにおいて、メモリゲートMG側部のコントロールゲートCGは、全面にポリシリコン層を堆積後、一般的なMOSトランジスタのサイドウォールスペーサ形成と同様に異方性エッチングを経る。その後、等方性エッチングをして形状を整えてからビット線BTとなる不純物拡散層104をイオン注入形成する工程に移行する。シリサイド層105をより確実に不純物拡散層104内に配するようにするためには、サイドウォール絶縁膜103形成前に不純物拡散層104を形成する工程を経ることも有用な手段と考える。この場合に次のような問題がある。不純物拡散層104のイオン注入時において、コントロールゲートCGはすでに等方性エッチングを経た後なので、高さが低い形状になっている。これがイオン注入時にコントロールゲートCGの端部近傍で不純物突き抜けの部分を多く、また不均一に作る原因となる。結果的にコントロールゲートCGのチャネル長Lがばらつき、しきい値Vthのばらつきを招く。これにより、メモリトランジスタとしてデータの書き込み、消去時のVthの差を所定範囲で保持することが困難になる。
【0005】
本発明は上記のような事情を考慮してなされたもので、MONOS型のフラッシュメモリセルにおけるコントロールゲートの形状及びチャネル長を安定化させ、メモリトランジスタのしきい値ばらつきを防止する高信頼性の半導体装置の製造方法及び半導体装置を提供しようとするものである。
【0006】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体基板上に形成された第1ゲートとその側部の第2ゲートを有して絶縁ゲート構造が構成される不揮発性メモリセルに関し、半導体基板上に第1ゲートとなる絶縁ゲート部を形成する工程と、少なくとも前記絶縁ゲート部に隣接する前記半導体基板上に異なるゲート絶縁膜の積層を形成する工程と、第2ゲートの導電部材を堆積し前記絶縁ゲート部側部のゲート絶縁膜の積層上に多く残存させるようにする前記導電部材の異方性エッチング工程と、前記異方性エッチング後少なくとも前記導電部材に隣接した前記半導体基板上に選択線の一部となる高濃度不純物領域を形成する第1のイオン注入工程と、少なくとも前記導電部材に対する等方性エッチング工程と、前記等方性エッチング後少なくとも前記導電部材に隣接した前記半導体基板上に前記選択線の一部となる低濃度不純物領域を形成する第2のイオン注入工程と、を具備したことを特徴とする。
【0007】
上記本発明に係る半導体装置の製造方法によれば、異方性エッチング後に第1のイオン注入工程を行うことによって選択線の高濃度不純物領域を形成する。これによりメモリトランジスタとしてのチャネル長を定義する。すなわち、第2ゲートの導電部材に関し一様の形状ができ、しかも高さ(厚み)が大きいうちに高濃度不純物領域を形成する。この段階でイオン注入すれば、導電部材における突き抜けは起こり難くなる。その後、等方性エッチングを行うことにより第2ゲートの形状を整える。その後は第2のイオン注入工程を経ることにより低濃度エクステンション領域が形成される。これにより、制御性良く均一な選択線の拡散領域が形成できる。
【0008】
なお、本発明に係る半導体装置の製造方法は、前記第1のイオン注入工程と前記等方性エッチング工程の間に前記導電部材に対する再度の異方性エッチング工程をさらに具備することを特徴とする。等方性エッチングの前の段階で、より効率的な第2ゲート形状の調整に寄与する。最初の異方性エッチング工程をどの程度まで行うかで再度の異方性エッチング工程がより重要度を増す。
【0009】
さらに、上記本発明に係る半導体装置の製造方法において、前記選択線を構成する不純物領域表面をシリサイド化する工程を具備し、前記シリサイド化前において前記絶縁ゲート部及び導電部材の絶縁ゲート構造を保護膜で覆い異方性エッチングを経ることによって前記保護膜を前記絶縁ゲート構造の側壁として残存させておくことを特徴とする。
【0010】
上記本発明に係る半導体装置の製造方法によれば、異方性エッチングによる側壁残存の工程を用い、第2ゲートを側壁の保護膜によって露出を防止する。これにより、選択線となる不純物領域のシリサイド化において、第2ゲートのショートは防止される。
【0011】
本発明に係る半導体装置は、上述のようないずれかに記載の半導体装置の製造方法を利用して形成される不揮発性メモリセルを有したことを特徴とする。メモリセルの信頼性が向上する半導体装置が提供できる。
【0012】
【発明の実施の形態】
図1(a)〜(c)は、それぞれ本発明の第1実施形態に係る半導体装置の製造方法に関し、MONOS型のフラッシュメモリセルにおける製造方法の要部を工程順に示す断面図である。
図1(a)に示すように、シリコン基板10におけるP型領域において、ゲート酸化膜11上にメモリゲートMGを形成する。メモリゲートMGはポリシリコン層上に窒化膜(SiN膜)12を形成し、その上に形成された図示しないレジストパターンに従ってパターニングされる。次に、異なる種類のゲート絶縁膜の積層(酸化膜/窒化膜/酸化膜)、いわゆるONO膜13とポリシリコン層14を順次積層形成する。ONO膜13により、電荷蓄積領域SRが構成される。
【0013】
次に、図1(b)に示すように、異方性エッチング工程を経てメモリゲートMG側部のONO膜13上にポリシリコン層14が多く残存するように加工する。異方性エッチングとしてのガス種はBr系を用い、プラズマを伴う反応性イオンエッチングである。これにより、コントロールゲートCGが形成される。これは一般的なサイドウォールスペーサの形成と同様であるが、ポリシリコン層14が必ずしもコントロールゲートCGとしてメモリゲートMG側部のみに確立されるよう加工される必要はない。程度にもよるがコントロールゲートCGの領域以外にも僅かに薄膜が残留するような状態でもかまわない。次に、メモリゲートMG及びコントロールゲートCGの領域を含めた領域をマスクとして所定の加速電圧、ドーズ量でイオン注入することにより、基板10上にビット線BLの一部となる高濃度N型不純物領域151を形成する。
【0014】
次に、図1(c)に示すように、等方性エッチング工程を実施する。等方性エッチングは、フッ素ラジカルの生成を伴う化学反応エッチングで所定時間行われる。これにより、主にコントロールゲートCGの形状が整う。そして、再びメモリゲートMG及びコントロールゲートCGの領域を含めた領域をマスクとして所定の加速電圧、ドーズ量でイオン注入することにより、基板10上にビット線BLの一部となる低濃度N型不純物領域(エクステンション領域)152を形成する。
【0015】
上記実施形態における方法によれば、異方性エッチング後で、コントロールゲートCGの一様の形状ができ、しかも高さ(厚み)が大きいうちに高濃度N型不純物領域151を形成するイオン注入工程を行う。このときのコントロールゲートCGに対して不純物突き抜けは起こり難くなる。これにより、メモリトランジスタとしてのチャネル長L1を定義する。その後、等方性エッチングを行うことによりコントロールゲートCGの形状を整える。このとき、コントロールゲートCG端部は所定領域後退する。そして、低濃度N型不純物領域152を形成するイオン注入工程を行えば、確実に低濃度エクステンション領域が形成される。これにより、制御性良く均一なビット線BLの拡散領域が形成できる。
【0016】
図2(a)〜(d)は、それぞれ本発明の第2実施形態に係る半導体装置の製造方法に関し、MONOS型のフラッシュメモリセルにおける製造方法の要部を工程順に示す断面図である。前記図1と同様の箇所に同一の符号を付す。前記第1実施形態に比べて異なる点のみ説明する。すなわち、図1(b)に対応するイオン注入工程と図1(c)に対応する等方性エッチング工程の間に、コントロールゲートCGに対する再度の異方性エッチング工程をさらに付加している(図2(c))。その他の工程は第1実施形態と同様であるため説明は省略する。等方性エッチングの前の段階で、より効率的なコントロールゲートCGの形状の調整に寄与する。図2(b)における最初の異方性エッチング工程をどの程度まで行うかで再度の異方性エッチング工程(図2(c))がより重要度を増す。
【0017】
上記第2実施形態における方法によっても、前記第1実施形態における方法と同様の効果が得られる。すなわち、異方性エッチング後で、コントロールゲートCGの一様の形状ができ、しかも高さ(厚み)が大きいうちに高濃度N型不純物領域151を形成するイオン注入工程を行う。このときのコントロールゲートCGに対して不純物突き抜けは起こり難くなる。これにより、メモリトランジスタとしてのチャネル長L1を定義する。その後、再度の異方性エッチングを経て、等方性エッチングを行うことによりコントロールゲートCGの形状を整える。このとき、コントロールゲートCG端部は所定領域後退する。そして、低濃度N型不純物領域152を形成するイオン注入工程を行えば、確実に低濃度エクステンション領域が形成される。これにより、制御性良く均一なビット線BLの拡散領域が形成できる。
【0018】
図3(a)〜(c)は、前記図1または図2に対応するビット線BLのシリサイド化工程及びワード線形成工程を経た断面図である。メモリゲートMG及びコントロールゲートCGの絶縁ゲート構造を保護膜21で覆い異方性エッチングを経ることによって保護膜21を絶縁ゲート構造の側壁として残存させる。次に、ビット線BTの領域表面を含んで清浄化した後、シリサイド化のための金属、例えばCoをスパッタ堆積する。その後、熱処理工程を経ることによってシリサイド層22が形成される(図3(a))。保護膜21は特にコントロールゲートCGの側壁保護膜として機能し、ビット線BTのシリサイド化に際し、金属(Co)のスパッタ時にもコントロールゲートCGとCoが接触することはない。
次に、全面に層間絶縁膜(SiO2膜)23を形成し、CMP(化学的機械的研磨)技術を用いて平坦化する。その際、メモリゲートMG上のSiN膜12が平坦化ストッパ膜となる(図3(b))。
次に、SiN膜12をエッチング除去する。これは例えばウェットエッチングにより処理する。次に、ポリシリコン導電部材を形成、パターニングを経てメモリゲートMG上にワード線WLを形成する(図3(c))。
【0019】
図4は、前記図3(c)の要部、すなわちMONOS型のフラッシュメモリにおけるセル構造を示す断面図である。このように本発明によれば、異方性エッチング後で、コントロールゲート(CG)の一様の形状ができ、しかも高さ(厚み)が大きいうちに高濃度の不純物領域(151)を形成するイオン注入工程を行う。よって、コントロールゲートに対して不純物突き抜けは起こり難くなる。これにより、メモリトランジスタとしてのチャネル長L1が定義され、その後の等方性エッチングでコントロールゲートの形状が整う。コントロールゲートCG端部が所定領域後退したところで低濃度N型の不純物領域(152)を形成するイオン注入工程を行い、低濃度エクステンション領域が形成される。これにより、制御性良く均一なビット線の拡散領域が形成できる。シリサイド層(22)の領域はより確実にビット線(BL)の拡散領域内(151,152)に配され、突き抜け防止に寄与する。
この結果、MONOS型のフラッシュメモリセルにおけるコントロールゲートの形状及びチャネル長を安定化させしきい値ばらつきを防止する高信頼性の半導体装置の製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図1】第1実施形態に係る半導体装置の製造方法に関し、MONOS型のフラッシュメモリセルにおける製造方法の要部を工程順に示す各断面図。
【図2】第2実施形態に係る半導体装置の製造方法に関し、MONOS型のフラッシュメモリセルにおける製造方法の要部を工程順に示す各断面図。
【図3】前記図1または図2に対応するビット線BLのシリサイド化工程及びワード線形成工程を経た断面図。
【図4】前記図3(c)の要部であるMONOS型のフラッシュメモリにおけるセル構造を示す断面図。
【図5】従来のMONOS型のフラッシュメモリにおけるセル構造の一例を示す断面図。
【符号の説明】
10,100…シリコン半導体基板、11,101…ゲート酸化膜、12…窒化膜(SiN膜)、13…ONO膜、14…ポリシリコン層、151…高濃度N型不純物領域、152…低濃度N型不純物領域、21…保護膜、22,105…シリサイド層、23…層間絶縁膜、102…絶縁ゲート構造、103…サイドウォール絶縁膜、104…不純物拡散層、MG…メモリゲート、CG…コントロールゲート、SR…電荷蓄積領域、BL…ビット線、WL…ワード線。
【発明の属する技術分野】
本発明は、特に異なる種類の絶縁膜界面に電荷の捕獲中心を持つMONOS型のフラッシュメモリ(Flash EEPROM)セルの信頼性向上を伴う改良に着目した半導体装置の製造方法及び半導体装置に関する。
【0002】
【従来の技術】
不揮発性半導体記憶装置は、大規模集積化、縮小化が進み、かつ低電源電圧−昇圧電圧動作が一般化されている。MONOS型のフラッシュメモリは、そのセルの構成上、ゲート絶縁膜にONO膜(酸化膜/窒化膜/酸化膜の積層膜)を有し、その部分が電荷蓄積領域である。また、ワード線と繋がるメモリゲートの側部にコントロールゲートを配し、ビット線は基板の拡散層表面をシリサイド化する。データ書き込みは、コントロールゲートに正バイアスを印加しドレイン(ビット線の拡散層)近傍で発生する熱電子を電荷蓄積領域(ONO膜)に注入する。データ消去は、コントロールゲートを負バイアスとし、ドレインを正バイアスとすることにより電子を引き抜く。データ読み出しは、メモリゲート、コントロールゲートそれぞれに所定電圧を印加し、ビット線の電位変化を検出する。
【0003】
図5は、従来のMONOS型のフラッシュメモリにおけるセル構造の一例を示す断面図である。シリコン半導体基板100のP型領域において、ゲート酸化膜101上のメモリゲートMG、その側部に設けられたコントロールゲートCGはいずれもポリシリコン層で構成されている。コントロールゲートCGと基板100の間には異なる種類のゲート絶縁膜の積層(酸化膜/窒化膜/酸化膜;ONO膜)でなる電荷蓄積領域SRが設けられている。これら絶縁ゲート構造102には側壁、すなわちサイドウォール絶縁膜103が形成されている。メモリゲートMG上にワード線WLが配される。また、コントロールゲートCGに隣接する基板100上にはビット線BLとなる不純物拡散層104及びシリサイド層105が形成されている。
【0004】
【発明が解決しようとする課題】
上記構成のメモリセルにおいて、メモリゲートMG側部のコントロールゲートCGは、全面にポリシリコン層を堆積後、一般的なMOSトランジスタのサイドウォールスペーサ形成と同様に異方性エッチングを経る。その後、等方性エッチングをして形状を整えてからビット線BTとなる不純物拡散層104をイオン注入形成する工程に移行する。シリサイド層105をより確実に不純物拡散層104内に配するようにするためには、サイドウォール絶縁膜103形成前に不純物拡散層104を形成する工程を経ることも有用な手段と考える。この場合に次のような問題がある。不純物拡散層104のイオン注入時において、コントロールゲートCGはすでに等方性エッチングを経た後なので、高さが低い形状になっている。これがイオン注入時にコントロールゲートCGの端部近傍で不純物突き抜けの部分を多く、また不均一に作る原因となる。結果的にコントロールゲートCGのチャネル長Lがばらつき、しきい値Vthのばらつきを招く。これにより、メモリトランジスタとしてデータの書き込み、消去時のVthの差を所定範囲で保持することが困難になる。
【0005】
本発明は上記のような事情を考慮してなされたもので、MONOS型のフラッシュメモリセルにおけるコントロールゲートの形状及びチャネル長を安定化させ、メモリトランジスタのしきい値ばらつきを防止する高信頼性の半導体装置の製造方法及び半導体装置を提供しようとするものである。
【0006】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体基板上に形成された第1ゲートとその側部の第2ゲートを有して絶縁ゲート構造が構成される不揮発性メモリセルに関し、半導体基板上に第1ゲートとなる絶縁ゲート部を形成する工程と、少なくとも前記絶縁ゲート部に隣接する前記半導体基板上に異なるゲート絶縁膜の積層を形成する工程と、第2ゲートの導電部材を堆積し前記絶縁ゲート部側部のゲート絶縁膜の積層上に多く残存させるようにする前記導電部材の異方性エッチング工程と、前記異方性エッチング後少なくとも前記導電部材に隣接した前記半導体基板上に選択線の一部となる高濃度不純物領域を形成する第1のイオン注入工程と、少なくとも前記導電部材に対する等方性エッチング工程と、前記等方性エッチング後少なくとも前記導電部材に隣接した前記半導体基板上に前記選択線の一部となる低濃度不純物領域を形成する第2のイオン注入工程と、を具備したことを特徴とする。
【0007】
上記本発明に係る半導体装置の製造方法によれば、異方性エッチング後に第1のイオン注入工程を行うことによって選択線の高濃度不純物領域を形成する。これによりメモリトランジスタとしてのチャネル長を定義する。すなわち、第2ゲートの導電部材に関し一様の形状ができ、しかも高さ(厚み)が大きいうちに高濃度不純物領域を形成する。この段階でイオン注入すれば、導電部材における突き抜けは起こり難くなる。その後、等方性エッチングを行うことにより第2ゲートの形状を整える。その後は第2のイオン注入工程を経ることにより低濃度エクステンション領域が形成される。これにより、制御性良く均一な選択線の拡散領域が形成できる。
【0008】
なお、本発明に係る半導体装置の製造方法は、前記第1のイオン注入工程と前記等方性エッチング工程の間に前記導電部材に対する再度の異方性エッチング工程をさらに具備することを特徴とする。等方性エッチングの前の段階で、より効率的な第2ゲート形状の調整に寄与する。最初の異方性エッチング工程をどの程度まで行うかで再度の異方性エッチング工程がより重要度を増す。
【0009】
さらに、上記本発明に係る半導体装置の製造方法において、前記選択線を構成する不純物領域表面をシリサイド化する工程を具備し、前記シリサイド化前において前記絶縁ゲート部及び導電部材の絶縁ゲート構造を保護膜で覆い異方性エッチングを経ることによって前記保護膜を前記絶縁ゲート構造の側壁として残存させておくことを特徴とする。
【0010】
上記本発明に係る半導体装置の製造方法によれば、異方性エッチングによる側壁残存の工程を用い、第2ゲートを側壁の保護膜によって露出を防止する。これにより、選択線となる不純物領域のシリサイド化において、第2ゲートのショートは防止される。
【0011】
本発明に係る半導体装置は、上述のようないずれかに記載の半導体装置の製造方法を利用して形成される不揮発性メモリセルを有したことを特徴とする。メモリセルの信頼性が向上する半導体装置が提供できる。
【0012】
【発明の実施の形態】
図1(a)〜(c)は、それぞれ本発明の第1実施形態に係る半導体装置の製造方法に関し、MONOS型のフラッシュメモリセルにおける製造方法の要部を工程順に示す断面図である。
図1(a)に示すように、シリコン基板10におけるP型領域において、ゲート酸化膜11上にメモリゲートMGを形成する。メモリゲートMGはポリシリコン層上に窒化膜(SiN膜)12を形成し、その上に形成された図示しないレジストパターンに従ってパターニングされる。次に、異なる種類のゲート絶縁膜の積層(酸化膜/窒化膜/酸化膜)、いわゆるONO膜13とポリシリコン層14を順次積層形成する。ONO膜13により、電荷蓄積領域SRが構成される。
【0013】
次に、図1(b)に示すように、異方性エッチング工程を経てメモリゲートMG側部のONO膜13上にポリシリコン層14が多く残存するように加工する。異方性エッチングとしてのガス種はBr系を用い、プラズマを伴う反応性イオンエッチングである。これにより、コントロールゲートCGが形成される。これは一般的なサイドウォールスペーサの形成と同様であるが、ポリシリコン層14が必ずしもコントロールゲートCGとしてメモリゲートMG側部のみに確立されるよう加工される必要はない。程度にもよるがコントロールゲートCGの領域以外にも僅かに薄膜が残留するような状態でもかまわない。次に、メモリゲートMG及びコントロールゲートCGの領域を含めた領域をマスクとして所定の加速電圧、ドーズ量でイオン注入することにより、基板10上にビット線BLの一部となる高濃度N型不純物領域151を形成する。
【0014】
次に、図1(c)に示すように、等方性エッチング工程を実施する。等方性エッチングは、フッ素ラジカルの生成を伴う化学反応エッチングで所定時間行われる。これにより、主にコントロールゲートCGの形状が整う。そして、再びメモリゲートMG及びコントロールゲートCGの領域を含めた領域をマスクとして所定の加速電圧、ドーズ量でイオン注入することにより、基板10上にビット線BLの一部となる低濃度N型不純物領域(エクステンション領域)152を形成する。
【0015】
上記実施形態における方法によれば、異方性エッチング後で、コントロールゲートCGの一様の形状ができ、しかも高さ(厚み)が大きいうちに高濃度N型不純物領域151を形成するイオン注入工程を行う。このときのコントロールゲートCGに対して不純物突き抜けは起こり難くなる。これにより、メモリトランジスタとしてのチャネル長L1を定義する。その後、等方性エッチングを行うことによりコントロールゲートCGの形状を整える。このとき、コントロールゲートCG端部は所定領域後退する。そして、低濃度N型不純物領域152を形成するイオン注入工程を行えば、確実に低濃度エクステンション領域が形成される。これにより、制御性良く均一なビット線BLの拡散領域が形成できる。
【0016】
図2(a)〜(d)は、それぞれ本発明の第2実施形態に係る半導体装置の製造方法に関し、MONOS型のフラッシュメモリセルにおける製造方法の要部を工程順に示す断面図である。前記図1と同様の箇所に同一の符号を付す。前記第1実施形態に比べて異なる点のみ説明する。すなわち、図1(b)に対応するイオン注入工程と図1(c)に対応する等方性エッチング工程の間に、コントロールゲートCGに対する再度の異方性エッチング工程をさらに付加している(図2(c))。その他の工程は第1実施形態と同様であるため説明は省略する。等方性エッチングの前の段階で、より効率的なコントロールゲートCGの形状の調整に寄与する。図2(b)における最初の異方性エッチング工程をどの程度まで行うかで再度の異方性エッチング工程(図2(c))がより重要度を増す。
【0017】
上記第2実施形態における方法によっても、前記第1実施形態における方法と同様の効果が得られる。すなわち、異方性エッチング後で、コントロールゲートCGの一様の形状ができ、しかも高さ(厚み)が大きいうちに高濃度N型不純物領域151を形成するイオン注入工程を行う。このときのコントロールゲートCGに対して不純物突き抜けは起こり難くなる。これにより、メモリトランジスタとしてのチャネル長L1を定義する。その後、再度の異方性エッチングを経て、等方性エッチングを行うことによりコントロールゲートCGの形状を整える。このとき、コントロールゲートCG端部は所定領域後退する。そして、低濃度N型不純物領域152を形成するイオン注入工程を行えば、確実に低濃度エクステンション領域が形成される。これにより、制御性良く均一なビット線BLの拡散領域が形成できる。
【0018】
図3(a)〜(c)は、前記図1または図2に対応するビット線BLのシリサイド化工程及びワード線形成工程を経た断面図である。メモリゲートMG及びコントロールゲートCGの絶縁ゲート構造を保護膜21で覆い異方性エッチングを経ることによって保護膜21を絶縁ゲート構造の側壁として残存させる。次に、ビット線BTの領域表面を含んで清浄化した後、シリサイド化のための金属、例えばCoをスパッタ堆積する。その後、熱処理工程を経ることによってシリサイド層22が形成される(図3(a))。保護膜21は特にコントロールゲートCGの側壁保護膜として機能し、ビット線BTのシリサイド化に際し、金属(Co)のスパッタ時にもコントロールゲートCGとCoが接触することはない。
次に、全面に層間絶縁膜(SiO2膜)23を形成し、CMP(化学的機械的研磨)技術を用いて平坦化する。その際、メモリゲートMG上のSiN膜12が平坦化ストッパ膜となる(図3(b))。
次に、SiN膜12をエッチング除去する。これは例えばウェットエッチングにより処理する。次に、ポリシリコン導電部材を形成、パターニングを経てメモリゲートMG上にワード線WLを形成する(図3(c))。
【0019】
図4は、前記図3(c)の要部、すなわちMONOS型のフラッシュメモリにおけるセル構造を示す断面図である。このように本発明によれば、異方性エッチング後で、コントロールゲート(CG)の一様の形状ができ、しかも高さ(厚み)が大きいうちに高濃度の不純物領域(151)を形成するイオン注入工程を行う。よって、コントロールゲートに対して不純物突き抜けは起こり難くなる。これにより、メモリトランジスタとしてのチャネル長L1が定義され、その後の等方性エッチングでコントロールゲートの形状が整う。コントロールゲートCG端部が所定領域後退したところで低濃度N型の不純物領域(152)を形成するイオン注入工程を行い、低濃度エクステンション領域が形成される。これにより、制御性良く均一なビット線の拡散領域が形成できる。シリサイド層(22)の領域はより確実にビット線(BL)の拡散領域内(151,152)に配され、突き抜け防止に寄与する。
この結果、MONOS型のフラッシュメモリセルにおけるコントロールゲートの形状及びチャネル長を安定化させしきい値ばらつきを防止する高信頼性の半導体装置の製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図1】第1実施形態に係る半導体装置の製造方法に関し、MONOS型のフラッシュメモリセルにおける製造方法の要部を工程順に示す各断面図。
【図2】第2実施形態に係る半導体装置の製造方法に関し、MONOS型のフラッシュメモリセルにおける製造方法の要部を工程順に示す各断面図。
【図3】前記図1または図2に対応するビット線BLのシリサイド化工程及びワード線形成工程を経た断面図。
【図4】前記図3(c)の要部であるMONOS型のフラッシュメモリにおけるセル構造を示す断面図。
【図5】従来のMONOS型のフラッシュメモリにおけるセル構造の一例を示す断面図。
【符号の説明】
10,100…シリコン半導体基板、11,101…ゲート酸化膜、12…窒化膜(SiN膜)、13…ONO膜、14…ポリシリコン層、151…高濃度N型不純物領域、152…低濃度N型不純物領域、21…保護膜、22,105…シリサイド層、23…層間絶縁膜、102…絶縁ゲート構造、103…サイドウォール絶縁膜、104…不純物拡散層、MG…メモリゲート、CG…コントロールゲート、SR…電荷蓄積領域、BL…ビット線、WL…ワード線。
Claims (4)
- 半導体基板上に形成された第1ゲートとその側部の第2ゲートを有して絶縁ゲート構造が構成される不揮発性メモリセルに関し、
半導体基板上に第1ゲートとなる絶縁ゲート部を形成する工程と、
少なくとも前記絶縁ゲート部に隣接する前記半導体基板上に異なるゲート絶縁膜の積層を形成する工程と、
第2ゲートの導電部材を堆積し前記絶縁ゲート部側部のゲート絶縁膜の積層上に多く残存させるようにする前記導電部材の異方性エッチング工程と、
前記異方性エッチング後少なくとも前記導電部材に隣接した前記半導体基板上に選択線の一部となる高濃度不純物領域を形成する第1のイオン注入工程と、
少なくとも前記導電部材に対する等方性エッチング工程と、
前記等方性エッチング後少なくとも前記導電部材に隣接した前記半導体基板上に前記選択線の一部となる低濃度不純物領域を形成する第2のイオン注入工程と、
を具備したことを特徴とする半導体装置の製造方法。 - 前記第1のイオン注入工程と前記等方性エッチング工程の間に前記導電部材に対する再度の異方性エッチング工程をさらに具備することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記選択線を構成する不純物領域表面をシリサイド化する工程を具備し、前記シリサイド化前において前記絶縁ゲート部及び導電部材の絶縁ゲート構造を保護膜で覆い異方性エッチングを経ることによって前記保護膜を前記絶縁ゲート構造の側壁として残存させておくことを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記請求項1〜3いずれかに記載の半導体装置の製造方法を利用して形成される不揮発性メモリセルを有したことを特徴とする半導体装置。
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Cited By (6)
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---|---|---|---|---|
WO2006117851A1 (ja) | 2005-04-27 | 2006-11-09 | Spansion Llc | 半導体装置およびその製造方法 |
US7626227B2 (en) | 2005-04-27 | 2009-12-01 | Spansion Llc | Semiconductor device with reduced transistor breakdown voltage for preventing substrate junction currents |
US7442988B2 (en) | 2005-11-30 | 2008-10-28 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
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JP2007158297A (ja) * | 2005-12-05 | 2007-06-21 | Taiwan Semiconductor Manufacturing Co Ltd | メモリデバイス |
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