JP2004253571A

JP2004253571A - 半導体装置の製造方法及び半導体装置

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Publication number: JP2004253571A
Application number: JP2003041765A
Authority: JP
Inventors: Yutaka Maruo; 豊丸尾
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-02-19
Filing date: 2003-02-19
Publication date: 2004-09-09

Abstract

【課題】ＭＯＮＯＳ型のフラッシュメモリセルにおけるコントロールゲートの形状及びチャネル長を安定化させ、メモリトランジスタのしきい値ばらつきを防止する高信頼性の半導体装置の製造方法及び半導体装置を提供する。
【解決手段】異方性エッチング工程を経てメモリゲートＭＧ側部のＯＮＯ膜１３上にポリシリコン層１４が多く残存するようにしてコントロールゲートＣＧを形成する。次に、ＭＧ及びＣＧの領域を含めた領域をマスクとしてイオン注入し、基板１０上にビット線ＢＬの一部となる高濃度Ｎ型不純物領域１５１を形成する。次に等方性エッチング工程を実施し、主にコントロールゲートＣＧの形状が整う。そして、再びＭＧ及びＣＧの領域を含めた領域をマスクとしてイオン注入することにより、基板１０上にビット線ＢＬの一部となる低濃度Ｎ型不純物領域（エクステンション領域）１５２を形成する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、特に異なる種類の絶縁膜界面に電荷の捕獲中心を持つＭＯＮＯＳ型のフラッシュメモリ（ＦｌａｓｈＥＥＰＲＯＭ）セルの信頼性向上を伴う改良に着目した半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置は、大規模集積化、縮小化が進み、かつ低電源電圧−昇圧電圧動作が一般化されている。ＭＯＮＯＳ型のフラッシュメモリは、そのセルの構成上、ゲート絶縁膜にＯＮＯ膜（酸化膜／窒化膜／酸化膜の積層膜）を有し、その部分が電荷蓄積領域である。また、ワード線と繋がるメモリゲートの側部にコントロールゲートを配し、ビット線は基板の拡散層表面をシリサイド化する。データ書き込みは、コントロールゲートに正バイアスを印加しドレイン（ビット線の拡散層）近傍で発生する熱電子を電荷蓄積領域（ＯＮＯ膜）に注入する。データ消去は、コントロールゲートを負バイアスとし、ドレインを正バイアスとすることにより電子を引き抜く。データ読み出しは、メモリゲート、コントロールゲートそれぞれに所定電圧を印加し、ビット線の電位変化を検出する。
【０００３】
図５は、従来のＭＯＮＯＳ型のフラッシュメモリにおけるセル構造の一例を示す断面図である。シリコン半導体基板１００のＰ型領域において、ゲート酸化膜１０１上のメモリゲートＭＧ、その側部に設けられたコントロールゲートＣＧはいずれもポリシリコン層で構成されている。コントロールゲートＣＧと基板１００の間には異なる種類のゲート絶縁膜の積層（酸化膜／窒化膜／酸化膜；ＯＮＯ膜）でなる電荷蓄積領域ＳＲが設けられている。これら絶縁ゲート構造１０２には側壁、すなわちサイドウォール絶縁膜１０３が形成されている。メモリゲートＭＧ上にワード線ＷＬが配される。また、コントロールゲートＣＧに隣接する基板１００上にはビット線ＢＬとなる不純物拡散層１０４及びシリサイド層１０５が形成されている。
【０００４】
【発明が解決しようとする課題】
上記構成のメモリセルにおいて、メモリゲートＭＧ側部のコントロールゲートＣＧは、全面にポリシリコン層を堆積後、一般的なＭＯＳトランジスタのサイドウォールスペーサ形成と同様に異方性エッチングを経る。その後、等方性エッチングをして形状を整えてからビット線ＢＴとなる不純物拡散層１０４をイオン注入形成する工程に移行する。シリサイド層１０５をより確実に不純物拡散層１０４内に配するようにするためには、サイドウォール絶縁膜１０３形成前に不純物拡散層１０４を形成する工程を経ることも有用な手段と考える。この場合に次のような問題がある。不純物拡散層１０４のイオン注入時において、コントロールゲートＣＧはすでに等方性エッチングを経た後なので、高さが低い形状になっている。これがイオン注入時にコントロールゲートＣＧの端部近傍で不純物突き抜けの部分を多く、また不均一に作る原因となる。結果的にコントロールゲートＣＧのチャネル長Ｌがばらつき、しきい値Ｖｔｈのばらつきを招く。これにより、メモリトランジスタとしてデータの書き込み、消去時のＶｔｈの差を所定範囲で保持することが困難になる。
【０００５】
本発明は上記のような事情を考慮してなされたもので、ＭＯＮＯＳ型のフラッシュメモリセルにおけるコントロールゲートの形状及びチャネル長を安定化させ、メモリトランジスタのしきい値ばらつきを防止する高信頼性の半導体装置の製造方法及び半導体装置を提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体基板上に形成された第１ゲートとその側部の第２ゲートを有して絶縁ゲート構造が構成される不揮発性メモリセルに関し、半導体基板上に第１ゲートとなる絶縁ゲート部を形成する工程と、少なくとも前記絶縁ゲート部に隣接する前記半導体基板上に異なるゲート絶縁膜の積層を形成する工程と、第２ゲートの導電部材を堆積し前記絶縁ゲート部側部のゲート絶縁膜の積層上に多く残存させるようにする前記導電部材の異方性エッチング工程と、前記異方性エッチング後少なくとも前記導電部材に隣接した前記半導体基板上に選択線の一部となる高濃度不純物領域を形成する第１のイオン注入工程と、少なくとも前記導電部材に対する等方性エッチング工程と、前記等方性エッチング後少なくとも前記導電部材に隣接した前記半導体基板上に前記選択線の一部となる低濃度不純物領域を形成する第２のイオン注入工程と、を具備したことを特徴とする。
【０００７】
上記本発明に係る半導体装置の製造方法によれば、異方性エッチング後に第１のイオン注入工程を行うことによって選択線の高濃度不純物領域を形成する。これによりメモリトランジスタとしてのチャネル長を定義する。すなわち、第２ゲートの導電部材に関し一様の形状ができ、しかも高さ（厚み）が大きいうちに高濃度不純物領域を形成する。この段階でイオン注入すれば、導電部材における突き抜けは起こり難くなる。その後、等方性エッチングを行うことにより第２ゲートの形状を整える。その後は第２のイオン注入工程を経ることにより低濃度エクステンション領域が形成される。これにより、制御性良く均一な選択線の拡散領域が形成できる。
【０００８】
なお、本発明に係る半導体装置の製造方法は、前記第１のイオン注入工程と前記等方性エッチング工程の間に前記導電部材に対する再度の異方性エッチング工程をさらに具備することを特徴とする。等方性エッチングの前の段階で、より効率的な第２ゲート形状の調整に寄与する。最初の異方性エッチング工程をどの程度まで行うかで再度の異方性エッチング工程がより重要度を増す。
【０００９】
さらに、上記本発明に係る半導体装置の製造方法において、前記選択線を構成する不純物領域表面をシリサイド化する工程を具備し、前記シリサイド化前において前記絶縁ゲート部及び導電部材の絶縁ゲート構造を保護膜で覆い異方性エッチングを経ることによって前記保護膜を前記絶縁ゲート構造の側壁として残存させておくことを特徴とする。
【００１０】
上記本発明に係る半導体装置の製造方法によれば、異方性エッチングによる側壁残存の工程を用い、第２ゲートを側壁の保護膜によって露出を防止する。これにより、選択線となる不純物領域のシリサイド化において、第２ゲートのショートは防止される。
【００１１】
本発明に係る半導体装置は、上述のようないずれかに記載の半導体装置の製造方法を利用して形成される不揮発性メモリセルを有したことを特徴とする。メモリセルの信頼性が向上する半導体装置が提供できる。
【００１２】
【発明の実施の形態】
図１（ａ）〜（ｃ）は、それぞれ本発明の第１実施形態に係る半導体装置の製造方法に関し、ＭＯＮＯＳ型のフラッシュメモリセルにおける製造方法の要部を工程順に示す断面図である。
図１（ａ）に示すように、シリコン基板１０におけるＰ型領域において、ゲート酸化膜１１上にメモリゲートＭＧを形成する。メモリゲートＭＧはポリシリコン層上に窒化膜（ＳｉＮ膜）１２を形成し、その上に形成された図示しないレジストパターンに従ってパターニングされる。次に、異なる種類のゲート絶縁膜の積層（酸化膜／窒化膜／酸化膜）、いわゆるＯＮＯ膜１３とポリシリコン層１４を順次積層形成する。ＯＮＯ膜１３により、電荷蓄積領域ＳＲが構成される。
【００１３】
次に、図１（ｂ）に示すように、異方性エッチング工程を経てメモリゲートＭＧ側部のＯＮＯ膜１３上にポリシリコン層１４が多く残存するように加工する。異方性エッチングとしてのガス種はＢｒ系を用い、プラズマを伴う反応性イオンエッチングである。これにより、コントロールゲートＣＧが形成される。これは一般的なサイドウォールスペーサの形成と同様であるが、ポリシリコン層１４が必ずしもコントロールゲートＣＧとしてメモリゲートＭＧ側部のみに確立されるよう加工される必要はない。程度にもよるがコントロールゲートＣＧの領域以外にも僅かに薄膜が残留するような状態でもかまわない。次に、メモリゲートＭＧ及びコントロールゲートＣＧの領域を含めた領域をマスクとして所定の加速電圧、ドーズ量でイオン注入することにより、基板１０上にビット線ＢＬの一部となる高濃度Ｎ型不純物領域１５１を形成する。
【００１４】
次に、図１（ｃ）に示すように、等方性エッチング工程を実施する。等方性エッチングは、フッ素ラジカルの生成を伴う化学反応エッチングで所定時間行われる。これにより、主にコントロールゲートＣＧの形状が整う。そして、再びメモリゲートＭＧ及びコントロールゲートＣＧの領域を含めた領域をマスクとして所定の加速電圧、ドーズ量でイオン注入することにより、基板１０上にビット線ＢＬの一部となる低濃度Ｎ型不純物領域（エクステンション領域）１５２を形成する。
【００１５】
上記実施形態における方法によれば、異方性エッチング後で、コントロールゲートＣＧの一様の形状ができ、しかも高さ（厚み）が大きいうちに高濃度Ｎ型不純物領域１５１を形成するイオン注入工程を行う。このときのコントロールゲートＣＧに対して不純物突き抜けは起こり難くなる。これにより、メモリトランジスタとしてのチャネル長Ｌ１を定義する。その後、等方性エッチングを行うことによりコントロールゲートＣＧの形状を整える。このとき、コントロールゲートＣＧ端部は所定領域後退する。そして、低濃度Ｎ型不純物領域１５２を形成するイオン注入工程を行えば、確実に低濃度エクステンション領域が形成される。これにより、制御性良く均一なビット線ＢＬの拡散領域が形成できる。
【００１６】
図２（ａ）〜（ｄ）は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法に関し、ＭＯＮＯＳ型のフラッシュメモリセルにおける製造方法の要部を工程順に示す断面図である。前記図１と同様の箇所に同一の符号を付す。前記第１実施形態に比べて異なる点のみ説明する。すなわち、図１（ｂ）に対応するイオン注入工程と図１（ｃ）に対応する等方性エッチング工程の間に、コントロールゲートＣＧに対する再度の異方性エッチング工程をさらに付加している（図２（ｃ））。その他の工程は第１実施形態と同様であるため説明は省略する。等方性エッチングの前の段階で、より効率的なコントロールゲートＣＧの形状の調整に寄与する。図２（ｂ）における最初の異方性エッチング工程をどの程度まで行うかで再度の異方性エッチング工程（図２（ｃ））がより重要度を増す。
【００１７】
上記第２実施形態における方法によっても、前記第１実施形態における方法と同様の効果が得られる。すなわち、異方性エッチング後で、コントロールゲートＣＧの一様の形状ができ、しかも高さ（厚み）が大きいうちに高濃度Ｎ型不純物領域１５１を形成するイオン注入工程を行う。このときのコントロールゲートＣＧに対して不純物突き抜けは起こり難くなる。これにより、メモリトランジスタとしてのチャネル長Ｌ１を定義する。その後、再度の異方性エッチングを経て、等方性エッチングを行うことによりコントロールゲートＣＧの形状を整える。このとき、コントロールゲートＣＧ端部は所定領域後退する。そして、低濃度Ｎ型不純物領域１５２を形成するイオン注入工程を行えば、確実に低濃度エクステンション領域が形成される。これにより、制御性良く均一なビット線ＢＬの拡散領域が形成できる。
【００１８】
図３（ａ）〜（ｃ）は、前記図１または図２に対応するビット線ＢＬのシリサイド化工程及びワード線形成工程を経た断面図である。メモリゲートＭＧ及びコントロールゲートＣＧの絶縁ゲート構造を保護膜２１で覆い異方性エッチングを経ることによって保護膜２１を絶縁ゲート構造の側壁として残存させる。次に、ビット線ＢＴの領域表面を含んで清浄化した後、シリサイド化のための金属、例えばＣｏをスパッタ堆積する。その後、熱処理工程を経ることによってシリサイド層２２が形成される（図３（ａ））。保護膜２１は特にコントロールゲートＣＧの側壁保護膜として機能し、ビット線ＢＴのシリサイド化に際し、金属（Ｃｏ）のスパッタ時にもコントロールゲートＣＧとＣｏが接触することはない。
次に、全面に層間絶縁膜（ＳｉＯ_２膜）２３を形成し、ＣＭＰ（化学的機械的研磨）技術を用いて平坦化する。その際、メモリゲートＭＧ上のＳｉＮ膜１２が平坦化ストッパ膜となる（図３（ｂ））。
次に、ＳｉＮ膜１２をエッチング除去する。これは例えばウェットエッチングにより処理する。次に、ポリシリコン導電部材を形成、パターニングを経てメモリゲートＭＧ上にワード線ＷＬを形成する（図３（ｃ））。
【００１９】
図４は、前記図３（ｃ）の要部、すなわちＭＯＮＯＳ型のフラッシュメモリにおけるセル構造を示す断面図である。このように本発明によれば、異方性エッチング後で、コントロールゲート（ＣＧ）の一様の形状ができ、しかも高さ（厚み）が大きいうちに高濃度の不純物領域（１５１）を形成するイオン注入工程を行う。よって、コントロールゲートに対して不純物突き抜けは起こり難くなる。これにより、メモリトランジスタとしてのチャネル長Ｌ１が定義され、その後の等方性エッチングでコントロールゲートの形状が整う。コントロールゲートＣＧ端部が所定領域後退したところで低濃度Ｎ型の不純物領域（１５２）を形成するイオン注入工程を行い、低濃度エクステンション領域が形成される。これにより、制御性良く均一なビット線の拡散領域が形成できる。シリサイド層（２２）の領域はより確実にビット線（ＢＬ）の拡散領域内（１５１，１５２）に配され、突き抜け防止に寄与する。
この結果、ＭＯＮＯＳ型のフラッシュメモリセルにおけるコントロールゲートの形状及びチャネル長を安定化させしきい値ばらつきを防止する高信頼性の半導体装置の製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法に関し、ＭＯＮＯＳ型のフラッシュメモリセルにおける製造方法の要部を工程順に示す各断面図。
【図２】第２実施形態に係る半導体装置の製造方法に関し、ＭＯＮＯＳ型のフラッシュメモリセルにおける製造方法の要部を工程順に示す各断面図。
【図３】前記図１または図２に対応するビット線ＢＬのシリサイド化工程及びワード線形成工程を経た断面図。
【図４】前記図３（ｃ）の要部であるＭＯＮＯＳ型のフラッシュメモリにおけるセル構造を示す断面図。
【図５】従来のＭＯＮＯＳ型のフラッシュメモリにおけるセル構造の一例を示す断面図。
【符号の説明】
１０，１００…シリコン半導体基板、１１，１０１…ゲート酸化膜、１２…窒化膜（ＳｉＮ膜）、１３…ＯＮＯ膜、１４…ポリシリコン層、１５１…高濃度Ｎ型不純物領域、１５２…低濃度Ｎ型不純物領域、２１…保護膜、２２，１０５…シリサイド層、２３…層間絶縁膜、１０２…絶縁ゲート構造、１０３…サイドウォール絶縁膜、１０４…不純物拡散層、ＭＧ…メモリゲート、ＣＧ…コントロールゲート、ＳＲ…電荷蓄積領域、ＢＬ…ビット線、ＷＬ…ワード線。

Claims

半導体基板上に形成された第１ゲートとその側部の第２ゲートを有して絶縁ゲート構造が構成される不揮発性メモリセルに関し、
半導体基板上に第１ゲートとなる絶縁ゲート部を形成する工程と、
少なくとも前記絶縁ゲート部に隣接する前記半導体基板上に異なるゲート絶縁膜の積層を形成する工程と、
第２ゲートの導電部材を堆積し前記絶縁ゲート部側部のゲート絶縁膜の積層上に多く残存させるようにする前記導電部材の異方性エッチング工程と、
前記異方性エッチング後少なくとも前記導電部材に隣接した前記半導体基板上に選択線の一部となる高濃度不純物領域を形成する第１のイオン注入工程と、
少なくとも前記導電部材に対する等方性エッチング工程と、
前記等方性エッチング後少なくとも前記導電部材に隣接した前記半導体基板上に前記選択線の一部となる低濃度不純物領域を形成する第２のイオン注入工程と、
を具備したことを特徴とする半導体装置の製造方法。
前記第１のイオン注入工程と前記等方性エッチング工程の間に前記導電部材に対する再度の異方性エッチング工程をさらに具備することを特徴とする請求項１記載の半導体装置の製造方法。
前記選択線を構成する不純物領域表面をシリサイド化する工程を具備し、前記シリサイド化前において前記絶縁ゲート部及び導電部材の絶縁ゲート構造を保護膜で覆い異方性エッチングを経ることによって前記保護膜を前記絶縁ゲート構造の側壁として残存させておくことを特徴とする請求項１または２記載の半導体装置の製造方法。
前記請求項１〜３いずれかに記載の半導体装置の製造方法を利用して形成される不揮発性メモリセルを有したことを特徴とする半導体装置。