KR101014036B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 전하 축적막에 불필요한 전하가 축적되는 것을 피하여, 임계값 전압을 안정시키는 반도체 기억 장치 및 그 제조 방법을 실현할 수 있도록 하는 것을 과제로 한다. 이를 위해, 반도체 기판(1) 상에 터널 산화막(14)을 개재하여 전하의 축적을 행하는 실리콘 질화막(15)을 형성한 후, 해당 실리콘 질화막(15)에 대하여 수소 플라즈마 처리를 행하여 실리콘 질화막(15)에 축적된 전하를 제거하도록 하여, 반도체 기억 장치의 제조 공정을 통해 실리콘 질화막(15)에 축적된 불필요한 전하를 효율적으로 제거할 수 있도록 한다. 이것에 의해, 반도체 기억 장치의 임계값 전압(Vth)을 안정화시킬 수 있다.
반도체 기판, 실리콘 산화막, 텅스텐 실리사이드, 컨택트 홀, 레지스트 패턴

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시예에서의 SONOS형 반도체 기억 장치의 제조 방법을 공정순으로 도시한 개략적인 단면도.
도 2는 도 1에 이어서, 본 발명의 실시예에서의 SONOS형 반도체 기억 장치의 제조 방법을 공정순으로 도시한 개략적인 단면도.
도 3은 도 2에 이어서, 본 발명의 실시예에서의 SONOS형 반도체 기억 장치의 제조 방법을 공정순으로 도시한 개략적인 단면도.
도 4는 도 3의 (e)에서의 SONOS형 반도체 기억 장치의 코어 영역의 개략도.
도 5는 도 4에 이어서, 본 발명의 실시예에서의 SONOS형 반도체 기억 장치의 제조 방법에 의해 형성된 SONOS형 반도체 기억 장치의 코어 영역의 개략도.
도 6은 도 5에 이어서, 본 발명의 실시예에서의 SONOS형 반도체 기억 장치의 코어 영역의 제조 방법을 공정순으로 도시한 개략적인 단면도.
도 7은 코어 영역의 SONOS 트랜지스터에서의 임계값 전압(Vth)의 특성도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
2 : N 웰
3 : P 웰
4 : 비트 라인 확산층
11 : 실리콘 산화막
12 : 실리콘 질화막
13 : 소자 분리용 실리콘 산화막
14 : 터널 산화막
15 : 실리콘 질화막(전하 축적막)
16 : 실리콘 산화막
17a, 17b : 게이트 절연막
18 : 다결정 실리콘막
19 : 텅스텐 실리사이드(워드선)
20, 21 : 소스/드레인
22, 23 : 익스텐션 영역
24 : 측벽
25 : 절연막
26 : 컨택트 홀
26a : 더미 컨택트 홀
27 : 티탄막
28 : 티탄 나이트라이드막
29 : 텅스텐 플러그
31∼35 : 레지스트 패턴
100 : ONO막
본 발명은 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히, 전하를 축적하는 전하 축적부를 갖는 것에 적용하기에 적합한 것이다.
전하를 축적함으로써 데이터의 보유를 행하는 반도체 기억 장치는, 이 전하를 축적하기 위한 전하 축적막을 갖고 있으며, 이 전하 축적막에 축적된 전하량에 의해 메모리 셀 트랜지스터의 임계값 전압(Vth)을 변화시켜서, 데이터의 기입이나 데이터의 소거를 행하고 있다.
상술한 데이터의 기입이나 소거는 예를 들면, SONOS(반도체-산화막-질화막-산화막-반도체)형 반도체 기억 장치의 경우에는, 선택된 메모리 셀의 게이트 전극(워드 라인)과 반도체 기판(비트 라인)과의 사이에 특정한 전위차를 제공함으로써, 전하 축적막에 대하여 열 전자의 주입이나 band to band tunneling에 의한 정공의 주입에 의해 행해진다.
[특허 문헌1]
일본 특허 공개 평8-507411호 공보
그러나, 반도체 기억 장치의 제조에서, 각 제조 공정을 통하여 상술한 전하 축적막에 불필요한 전하가 축적된다는 문제가 있었다. 이것에 의해, 반도체 기억 장치의 기입이나 소거 등의 동작을 행할 때에, 전하 축적막에 축적되는 전하의 오차나 변동이 발생하여 임계값 전압을 변화시켜서, 안정된 동작을 행하는 데에 장해로 되어 있었다.
본 발명은 상술한 문제점에 감안하여 이루어진 것이며, 전하 축적막에 불필요한 전하가 축적되는 것을 피하여, 임계값 전압을 안정시키는 반도체 기억 장치 및 그 제조 방법을 실현하는 것을 목적으로 한다.
본 발명자는 예의 검토 결과, 이하에 나타내는 발명의 여러가지 형태에 상도(想到)하였다.
본 발명의 반도체 기억 장치의 제조 방법은, 전하를 축적하기 위한 전하 축적막을 형성하는 공정과, 상기 전하 축적막을 형성한 후, 상기 전하 축적막에 대하여 수소 플라즈마 처리를 행하여 상기 전하 축적막에 축적된 전하를 제거하는 공정을 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 기억 장치의 제조 방법의 다른 형태는, 전하를 축적하기 위한 전하 축적막을 형성하는 공정과, 상기 전하 축적막을 형성한 후, 상기 전하 축적막에 대하여 수소 어닐링 처리를 행하여 상기 전하 축적막에 축적된 전하를 제거하는 공정을 포함하는 것을 특징으로 하는 것이다.
본 발명의 반도체 기억 장치는, 전하를 축적하기 위한 전하 축적막을 갖는 반도체 기억 장치로서, 배선을 접속하기 위한 제1 컨택트 홀 이외에, 배선의 접속을 행하지 않고, 상기 전하 축적막에 대하여 수소 래디컬 또는 수소가 확산하기 쉽게 하기 위한 제2 컨택트 홀을 형성하는 것을 특징으로 하는 것이다.
-본 발명의 골자-
반도체 기억 장치의 제조에서, 수소 플라즈마 처리를 행하는 기술로서는 예를 들면, 배선을 접속하기 위한 컨택트 홀을 형성한 후에, TDMAT(Tetrakis dimethylamino titanium)를 원재료로 하는 CVD법에 의해 배리어층을 형성한 경우에, 그 TDMAT에 포함되는 카본 등의 이물질을 제거할 목적으로 사용하는 것이 있다. 이 카본 등의 이물질의 제거는 수소 플라즈마 처리를 35초 동안 정도로 행함으로써 달성되어 있다.
그 한편, 반도체 기억 장치의 제조에서는 전하를 축적하기 위한 전하 축적막을 형성하고, 그 후의 각 제조 공정을 통하여, 해당 전하 축적막에 불필요한 전하가 축적되어, 임계값 전압의 오차나 변동을 발생시킨다는 문제가 있었다. 제조 공정에서는 이 불필요한 전하의 전하 축적막으로의 축적을 피하기가 곤란하여, 전하 축적막으로부터 축적된 불필요한 전하를 제거할 수밖에 방법은 없다. 따라서, 본 발명자는 이 문제를 해결하기 위해 생각 끝에 이하의 발명을 상도하였다.
본 발명은 전하 축적막을 형성한 후에, 해당 전하 축적막에 대하여 수소 플라즈마 처리를 소정 시간 동안 행함으로써, 수소 래디컬을 전하 축적막 내에 확산시키고, 축적된 불필요한 전하(음전하)를 전하 축적막으로부터 제거하도록 한 것이다. 또한, 이 수소 플라즈마 처리를 상술한 컨택트 홀을 형성한 후에 행하면, 공 정을 늘리지 않고, 전하 축적막의 불필요한 전하를 제거할 수 있다.
이 전하 축적막의 불필요한 전하를 제거하기 위한 수소 플라즈마 처리는, 전하 축적막에 축적된 불필요한 전하를 제거한다는 특수성 때문에, 상술한 카본 등의 불순물의 제거를 목적으로 행하는 단시간에서의 수소 플라즈마 처리에 의해서는 도저히 달성할 수 없다. 후술하는 임계값 전압의 특성 결과로부터, 5㎚의 티탄 나이트라이드막(CVD-TiN막)에 대해서는, 적어도 40초 이상의 수소 플라즈마 처리를 행하지 않으면, 전하 축적막에 축적된 불필요한 전하를 제거한다는 목적을 달성할 수 없다. 그 한편, 반도체 기억 장치의 제조에서의 처리량에 의해 90초 이하로 행하는 것이 타당하다는 결론에 도달하였다. 이상으로부터, 전하 축적막에 축적된 불필요한 전하를 제거한다는 목적과, 제조에서의 처리량의 확보를 고려하면, 수소 플라즈마 처리를 40초∼90초 동안 행하는 것이 최적이라고 판단하였다.
또한, 수소 플라즈마 처리 대신 수소 어닐링 처리를 행하여 전하 축적막에 축적된 불필요한 전하를 제거하기 위해서는, 상술한 전하 축적막에 축적된 불필요한 전하를 제거한다는 목적과, 제조에서의 처리량의 확보를 고려하면, 30분∼90분 동안 행하는 것이 최적이라고 판단하였다.
이와 같이, 본 발명은 제조 공정을 늘리지 않고, 수소 플라즈마 처리(또는 수소 어닐링 처리)를 이용하여, 그 여러가지 조건을 조정함으로써 본 발명의 목적인 전하 축적막에 불필요한 전하가 축적되는 것을 피하여, 임계값 전압을 안정시키는 것을 실현하는 것이다.
-본 발명을 적용한 구체적인 실시예-
다음으로, 첨부 도면을 참조하면서, 본 발명에서의 반도체 기억 장치 및 그 제조 방법의 골자를 근거로 한 실시예에 대하여 설명한다. 본 실시예에서는 반도체 기억 장치의 일례로서, 매립 비트 라인형의 SONOS 구조의 반도체 기억 장치를 개시한다. 이 반도체 기억 장치는 메모리 셀 영역(코어 영역)의 SONOS 트랜지스터가 플래너형으로 되어 있으며, 주변 회로 영역에는 CMOS 트랜지스터가 형성되어 이루어지는 것이다.
도 1∼도 6은 본 실시예에서의 매립 비트 라인형의 SONOS 트랜지스터를 포함하는 반도체 기억 장치의 제조 방법을 공정순으로 나타낸 개략적인 단면도이다. 여기서, 각 도면의 좌측이 코어 영역의 게이트 전극(워드 라인)에 평행한 단면도, 우측이 주변 회로 영역의 단면도를 나타내고 있다.
먼저, 도 1의 (a)에 도시한 바와 같이, 열 산화 처리에 의해 P형 실리콘(Si)으로 이루어지는 반도체 기판(1) 상에 실리콘 산화막(SiO2막)(11)을 막 두께 20㎚ 정도로 형성한다. 그 후, 포토리소그래피에 의해 주변 회로 영역의 트랜지스터 형성 영역을 개구하도록 레지스트 패턴(31)을 형성하고, 전면에 인(P)을 이온 주입한 후, 어닐링 처리에 의해 불순물을 열 확산시켜 N 웰(2)을 형성한다. 그 후, O2 플라즈마를 이용한 애싱 처리 등에 의해 레지스트 패턴(31)을 제거한다.
계속해서, 도 1의 (b)에 도시한 바와 같이, 포토리소그래피에 의해 주변 회로 영역의 NMOS 트랜지스터 형성 영역을 개구하도록 레지스트 패턴(32)을 형성하여 전면에 붕소(B)를 이온 주입한 후, 어닐링 처리에 의해 불순물을 열 확산시켜서, NMOS 트랜지스터 형성 영역에서 트리플 웰 구조로 되도록 P 웰(3)을 형성한다. 그 후, O2 플라즈마를 이용한 애싱 처리 등에 의해 레지스트 패턴(32)을 제거한다.
계속해서, 도 1의 (c)에 도시한 바와 같이, CVD법에 의해 실리콘 산화막(11) 상에 실리콘 질화막(12)을 막 두께 100㎚ 정도로 퇴적한다. 그리고, 포토리소그래피에 의해 주변 회로 영역의 소자 분리 영역을 개구하도록 레지스트 패턴(33)을 형성하고, 드라이 에칭에 의해 소자 분리 영역의 실리콘 질화막(12)을 개구한다. 그 후, O2 플라즈마를 이용한 애싱 처리 등에 의해 레지스트 패턴(33)을 제거한다.
계속해서, 도 1의 (d)에 도시한 바와 같이 소위 LOCOS법에 의해 실리콘 질화막(12)으로 덮여져 있지 않은 부분에만 두꺼운 소자 분리용 실리콘 산화막(13)을 형성하여 소자 활성 영역을 획정한다. 그 후, 드라이 에칭에 의해 실리콘 질화막(12)을 제거한다.
계속해서, 도 2의 (a)에 도시한 바와 같이, 포토리소그래피에 의해 비트 라인 형상의 레지스트 패턴(34)을 형성하고, 이것을 마스크로 하여 전면에 비소(As)를 이온 주입한 후, 어닐링 처리에 의해 불순물을 열 확산시킨다. 이것에 의해, 코어 영역에 소스/드레인과 겸용의 비트 라인 확산층(4)이 형성된다. 그 후, O2 플라즈마를 이용한 애싱 처리 등에 의해 레지스트 패턴(34)을 제거한다.
계속해서, 도 2의 (b)에 도시한 바와 같이, 불산(HF)에 의한 웨트 에칭에 의해 실리콘 산화막(11)을 제거하여, 코어 영역 및 주변 회로 영역의 각 소자 활성 영역에서의 반도체 기판(1)의 표면을 노출시킨다.
계속해서, 도 2의 (c)에 도시한 바와 같이, 열 산화 처리에 의해 반도체 기판(1) 상에 터널 산화막(실리콘 산화막)(14)을 막 두께 7㎚ 정도로 형성한다. 다음으로, CVD법에 의해 터널 산화막(14) 상에 실리콘 질화막(15)을 막 두께 10㎚ 정도로 퇴적한다. 또한, CVD법에 의해 실리콘 질화막(15) 상에 실리콘 산화막(16)을 막 두께 7㎚ 정도로 퇴적한다. 이것에 의해, 터널 산화막(14), 실리콘 질화막(15), 실리콘 산화막(16)의 3개의 막으로 이루어지는 ONO막(100)이 형성된다. 또한, 실리콘 질화막(15)은 반도체 기억 장치에서, 전하를 축적하는 전하 축적막으로서 기능한다.
계속해서, 도 2의 (d)에 도시한 바와 같이 포토리소그래피에 의해 주변 회로 영역을 개구하도록 레지스트 패턴(35)를 형성하고, 드라이 에칭에 의해 주변 회로 영역의 ONO막(100)을 제거한다. 그 후, O2 플라즈마를 이용한 애싱 처리 등에 의해 레지스트 패턴(35)을 제거한다.
계속해서, 도 3의 (a)에 도시한 바와 같이, 반도체 기판(1)의 표면을 온도 1000℃ 정도의 온도 조건에서 고온 가열하여, 실리콘 산화막(SiO2막)을 막 두께 8㎚ 정도로 형성한 후, 포토리소그래피에 의해 주변 회로 영역의 PMOS 트랜지스터 형성 영역을 개구하도록 레지스트 패턴(도시 생략)을 형성하고, 불산(HF)에 의한 웨트 에칭에 의해 PMOS 트랜지스터 형성 영역의 실리콘 산화막을 제거한다. 또한, O2 플라즈마를 이용한 애싱 처리 등에 의해 레지스트 패턴(도시 생략)을 제거한 후, 재차, 반도체 기판(1)의 표면을 온도 1000℃ 정도의 온도 조건으로 고온 가열하고, 실리콘 산화막을 막 두께 10nm 정도로 형성하여, PMOS 트랜지스터 형성 영역에 막 두께 10㎚ 정도의 게이트 절연막(17a)과, NMOS 트랜지스터 형성 영역에 막 두께 13㎚ 정도의 게이트 절연막(17b)의 서로 다른 2 종류의 게이트 절연막을 형성한다.
계속해서, 도 3의 (b)에 도시한 바와 같이, CVD법에 의해 코어 영역 및 주변 회로 영역에 다결정 실리콘막(18)을 막 두께 100㎚ 정도로 퇴적한다. 또한, CVD법에 의해 다결정 실리콘막(18) 상에 텅스텐 실리사이드(19)를 막 두께 150㎚ 정도로 퇴적한다.
계속해서, 도 3의 (c)에 도시한 바와 같이, 포토리소그래피 및 그것에 계속되는 드라이 에칭에 의해 텅스텐 실리사이드(19) 및 다결정 실리콘막(18)을 패터닝하여, 코어 영역 및 주변 회로 영역의 PMOS 트랜지스터 형성 영역과 NMOS 트랜지스터 형성 영역에, 텅스텐 실리사이드(19) 및 다결정 실리콘막(18)으로 이루어지는 게이트 전극을 각각 형성한다. 이 때, 코어 영역에는 이 게이트 전극을 비트 라인 확산층(4)과 대략 직교하도록 형성한다.
또한, 주변 회로 영역에만 LDD 구조로 이루어지는 소스/드레인(20, 21)을 형성한다.
구체적으로, PMOS 트랜지스터 형성 영역에는 게이트 전극 양측에서의 반도체 기판(1)의 표면에 p형 불순물을 이온 주입하여, 익스텐션 영역(22)을 형성한다. 한편, NMOS 트랜지스터 형성 영역에는 게이트 전극의 양측에서의 반도체 기판(1)의 표면에 n형 불순물을 이온 주입하여, 익스텐션 영역(23)을 형성한다.
다음으로, CVD법에 의해 전면에 실리콘 산화막을 퇴적한 후, 이 실리콘 산화 막의 전면을 이방성 에칭(에치백)하여, 각 게이트 전극의 양측면에만 실리콘 산화막을 남겨, 측벽(24)을 형성한다.
그리고, PMOS 트랜지스터 형성 영역에는 게이트 전극 및 측벽(24) 양측에서의 반도체 기판(1)의 표면에 p형 불순물을 이온 주입하여, 익스텐션 영역(22)과 일부 중첩되어 이루어지는 깊은 소스/드레인(20)을 형성한다. 한편, NMOS 트랜지스터 형성 영역에는 게이트 전극 및 측벽(24) 양측에서의 반도체 기판(1)의 표면에 n형 불순물을 이온 주입하여, 익스텐션 영역(23)과 일부 중첩되어 이루어지는 깊은 소스/드레인(21)을 형성한다.
그 후, CVD법에 의해 전면에 BPSG막 또는 고밀도 플라즈마에 의한 실리콘 산화막으로 이루어지는 절연막(25)을 퇴적한 후, 또한 CMP법에 의해 퇴적한 절연막(25)을 평탄화한다. 여기서, 코어 영역의 개략도를 도 4의 (a)에 도시하며, 또한, 도 4의 (b)에 도 4의 (a)에서의 I-I 단면도와, II-II 단면도를 도시한다.
계속해서, 도 5의 (a) 및 도 5의 (b)에 도시한 바와 같이, 포토리소그래피 및 그것에 계속되는 드라이 에칭에 의해 절연막(25) 내에 인출 전극용 컨택트 홀(26)을 형성한다. 여기서, 코어 영역의 개략도를 도 5의 (a)에 도시하며, 또한, 도 5의 (b)에 도 5의 (a)에서의 I-I 단면도와, III-III 단면도를 도시한다. 도 5의 (a)에 도시한 바와 같이, 본 실시예에서는 비트 라인 확산층(4)에는 배선 접속하기 위한 컨택트 홀(26)이 워드선(19) 16개 당 1개의 비율로 소정 부분에 형성되어 있다. 또한, 비트 라인 확산층(4)에 대하여, 실질적으로 배선 접속을 행하지 않는 더미 컨택트 홀(26a)의 형성도 행한다.
계속해서, 불산(HF)을 포함하는 세정액을 이용하여 반도체 기판 표면을 청정화하는 처리(불산 전처리) 혹은 플라즈마를 이용하여 반도체 기판 표면을 청정화하는 처리(플라즈마 전처리)를 행한 후, 도 6의 (a)에 도시한 바와 같이, IMP법에 의해 고융점 금속인 티탄막(Ti막)(27)을 막 두께 5㎚∼80㎚로 형성한다. 또한, 예를 들면, TDMAT를 원재료로 하는 CVD법에 의해 티탄막(27) 상에 티탄 나이트라이드막(TiN막)(28)을 막 두께 5∼50㎚로 형성한다. 여기서, 도 6의 (a)에는 도 5의 (a)에 도시한 코어 영역에서의 I-I 단면도와, III-III 단면도를 나타내고 있다.
본 실시예에서는 티탄 나이트라이드막(28)을 CVD법에 의해 성막할 때에, 예를 들면, 그 성막을 막 두께 5㎚로 행한 후, 수소 플라즈마 처리를 온도 350℃∼450℃, 시간 40초∼90초 동안 행한다. 이 때의 티탄 나이트라이드막(28)의 성막 온도는 350℃∼450℃ 정도이다. 이 티탄 나이트라이드막(28)의 성막을 막 두께 5㎚로 행하며, 그 후에 수소 플라즈마 처리를 예를 들면, 70초 동안 행하는 공정을 복수회 반복하여도 된다. 또한, 수소 플라즈마 처리의 조건으로서는 예를 들면, 수소(H2) 유량 300sccm, 질소(N2) 유량 200sccm, 고주파(RF) 전력 750W, 고주파 주파수 350kHz로 행한다. 이 수소 플라즈마 처리를 행함으로써, 제조 공정을 통하여 실리콘 질화막(15)에 축적된 불필요한 전하를 제거할 수 있다. 또한, 전력을 예를 들면, 850W로 함으로써 수소 래디컬의 밀도를 향상시켜 효과를 높일 수 있다. 또한, 수소 플라즈마 처리를 티탄 나이트라이드막(28) 성막 전에 실시함으로써, TDMAT를 원재료로 하는 티탄 나이트라이드의 부(副)생성물인 메틸아민(HNCH3)계를 생성하는 데 소비되지 않고 컨택트 홀을 통해 수소 래디컬을 효율적으로 확산시키는 것이 가능해진다. 또는, 이 수소 플라즈마 처리를 티탄막(27) 성막전에 실시함으로써, 티탄에 수소가 게터링되지 않고 컨택트 홀을 통해 효율적으로 확산시키는 것이 가능해진다.
또한, 티탄 나이트라이드막(28)의 성막을 TDMAT를 원재료로 하는 CVD법에 의해 행한 경우에는, 그 후에 수소 플라즈마 처리를 35초 이상 행하고 있기 때문에, TDMAT에 포함되는 카본 등에 의한 이물질도 제거할 수 있다.
여기서, 상술한 수소 플라즈마 처리는 소위, ICP법에 의한 2 주파법 등을 이용한 수소 플라즈마 처리를 행하여도 된다. 또한, 수소 플라즈마 처리 대신, 수소 어닐링을 온도 400℃∼450로 정도, 시간 30분∼90분 정도를 행하여도 상술한 효과를 발휘할 수 있다.
계속해서, 도 6의 (b)에 도시한 바와 같이, CVD법에 의해 전면에 텅스텐(W)을 퇴적한 후, 또한 CMP법에 의해 퇴적한 텅스텐을 평탄화하여 컨택트 홀(26)에 매립된 텅스텐 플러그(29)를 형성한다.
그리고 나서, 알루미늄 배선 등의 각종 배선층을 형성하여, 최상층에 보호 절연막(함께 도시되지 않음)을 형성함으로써, 반도체 기판(1) 상에, 코어 영역에는 SONOS형의 메모리 셀 어레이가 형성되며, 주변 회로 영역에는 CMOS형의 트랜지스터가 형성된다. 이 때, 코어 영역의 비트 라인 확산층(4)은 배선 접속된다. 또한, 도 5의 (a)에 도시하는 더미 컨택트 홀(26a)에 대해서는 상술한 각종 배선층의 형성에서, 배선의 접속은 행하지 않는다.
이상의 공정을 거침으로써, 본 실시예의 반도체 기억 장치가 완성한다.
본 실시예에서는 티탄 나이트라이드막(28)을 CVD법에 의해 성막할 때에, 수소 플라즈마 처리를 행하고 있지만, 본 발명은 이것에 한정되는 것은 아니며, 전하 축적막인 실리콘 질화막(15)의 형성 후에, 해당 실리콘 질화막(15)에 대하여 수소 플라즈마 처리를 행하도록 한 것이면 적용하는 것이 가능하고, 예를 들면, 컨택트 홀(26) 형성 후의 상술한 플라즈마 전처리에서 행하거나, 티탄막(27)을 형성한 후에 해당 수소 플라즈마 처리를 행하여도 된다.
또한, 소자 분리법으로서 LOCOS법을 이용하였지만, STI(Shallow Trench Isolation)법을 이용하여도 된다. 또한, 게이트 전극은 다결정 실리콘막 상에 텅스텐 실리사이드를 형성했지만, 코발트 등을 이용하여 살리사이드화하여도 된다. 또한, SONOS 구조를 갖는 반도체 기억 장치의 코어 영역은 플래너형으로 형성되어 있지만, 소위 비트 라인 산화 방식으로 형성되어 있어도 된다. 또한, 반도체 기판은 N형이어도 되며, 결정면 방위는 (100)이어도 되며 (111)이어도 된다. 또한, 비트 라인의 배선 접속은 워드 라인 8개 당 1개이어도, 32개 당 1개이어도, 20개 당 1개이어도 된다. 또한, 본 실시예에서의 코어 영역의 메모리 셀 어레이의 구조는 가상 접지형이지만, NOR형이라도, NAND형이라도, 그 밖의 구조이어도 된다.
본 실시예에 따르면, 전하 축적막인 실리콘 질화막(15)의 형성 후에, 실리콘 질화막(15)에 대하여 수소 플라즈마 처리를 행하여 이 실리콘 질화막(15)에 축적된 전하를 제거하도록 하였기 때문에, 반도체 기억 장치의 제조 공정을 통하여 실리콘 질화막(15)에 축적된 불필요한 전하를 효율적으로 제거할 수 있다. 이것에 의해, 반도체 기억 장치의 임계값 전압(Vth)을 안정화시킬 수 있다. 또한, 수소 플라즈마 처리를 90초 이하로 행함으로써, 제조에서의 처리량을 확보할 수 있다.
또한, 배선 접속하기 위한 컨택트 홀(26) 이외에, 실질적으로 배선 접속을 행하지 않는 더미 컨택트 홀(26a)을 형성하도록 하였기 때문에, 수소 플라즈마 처리에 의한 수소 래디컬(H*), 혹은 수소 어닐링 처리에 의한 수소(H2)를 컨택트 홀(26)뿐만 아니라 더미 컨택트 홀(26a)로부터도 반도체 기판 내부로 확산시킬 수 있기 때문에, 보다 효과적으로 실리콘 질화막(15)에 축적된 불필요한 전하를 제거할 수 있다.
-반도체 기억 장치의 특성 검증 결과-
도 7은 본 실시예에서의 SONOS형 반도체 기억 장치의 임계값 전압(Vth)의 초기 특성을 나타낸 도면이다.
본 실시예에서는 전하 축적막(15)의 형성 후에 행하는 수소 플라즈마 처리를 40초∼90초 동안 행하는 것으로 하였지만, 본 특성도에서는 비교예로서 수소 플라즈마 처리를 35초 동안 행한 것을 예로 들어, 수소 플라즈마 처리를 70초 동안 행한 것과 비교한 것을 나타낸다.
도 7에서, 횡축은 임계값 전압의 상대값(V), 종축은 측정한 반도체 기억 장치의 개수(빈도)이며, 특성도 중의 두꺼운 선은 수소 플라즈마 처리를 70초 동안 행한 반도체 기억 장치, 특성도 중의 얇은 선은 수소 플라즈마 처리를 35초 동안 행한 반도체 기억 장치의 특성이다.
이 특성도로부터, 수소 플라즈마 처리를 70초 동안 행한 반도체 기억 장치의 특성은 임계값 전압의 변동이 적으며, 또한 임계값 전압이 저전압측에 분포하고 있는 것을 알 수 있다. 이것은, 수소 플라즈마 처리를 70초 동안 행한 것은 전하 축적막(15)에 축적된 불필요한 마이너스 전하(전자)를 효과적으로 제거할 수 있기 때문에, 임계값 전압의 변동이 적으며, 또한 임계값 전압이 낮은 특성이 얻어진 것으로 생각할 수 있다.
한편, 수소 플라즈마 처리를 35초 동안 행한 반도체 기억 장치의 특성은 임계값 전압의 변동이 대단히 크며, 또한 임계값 전압이 고전압측에 분포하고 있는 것을 알 수 있다. 이것은, 수소 플라즈마 처리를 35초 동안 행한 것은 전하 축적막(15)에 축적된 불필요한 마이너스 전하(전자)를 효과적으로 제거할 수 없어서, 임계값 전압의 변동이 크며, 또한 전하 축적막(15)에 불필요한 전하가 축적되어 있기 때문에 임계값 전압이 높은 특성으로 된다고 생각할 수 있다.
도 7에 도시한 검증 결과에 의해, 수소 플라즈마 처리를 소정 시간(40초 이상) 행함으로써, 임계값 전압이 안정된 반도체 기억 장치로 할 수 있다는 것을 실증할 수 있었다.
이하, 본 발명의 여러가지 형태를 부기로서 정리하여 기재한다.
(부기 1) 전하를 축적하기 위한 전하 축적막을 형성하는 공정과,
상기 전하 축적막을 형성한 후, 상기 전하 축적막에 대하여 수소 플라즈마 처리를 행하여 상기 전하 축적막에 축적된 전하를 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
(부기 2) 상기 플라즈마 처리를 40초∼90초 동안 행하는 것을 특징으로 하는 부기 1에 기재된 반도체 기억 장치의 제조 방법.
(부기 3) 상기 전하 축적막을 형성한 후에, 배선을 접속하기 위한 컨택트 홀을 형성하고, 해당 컨택트 홀을 통해 상기 수소 플라즈마 처리를 행하는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 기억 장치의 제조 방법.
(부기 4) 상기 컨택트 홀의 내벽을 따라 배리어 메탈을 형성하기 전, 형성하는 도중 또는 형성한 후에, 상기 수소 플라즈마 처리를 행하는 것을 특징으로 하는 부기 3에 기재된 반도체 기억 장치의 제조 방법.
(부기 5) 상기 배리어 메탈의 막 두께가 5㎚ 이하인 것을 특징으로 하는 부기 4에 기재된 반도체 기억 장치의 제조 방법.
(부기 6) 상기 수소 플라즈마 처리를 350℃∼450℃에서 행하는 것을 특징으로 하는 부기 1∼5 중 어느 하나에 기재된 반도체 기억 장치의 제조 방법.
(부기 7) 전하를 축적하기 위한 전하 축적막을 형성하는 공정과,
상기 전하 축적막을 형성한 후, 상기 전하 축적막에 대하여 수소 어닐링 처리를 행하여 상기 전하 축적막에 축적된 전하를 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
(부기 8) 상기 수소 어닐링 처리를 30분∼90분 동안 행하는 것을 특징으로 하는 부기 7에 기재된 반도체 기억 장치의 제조 방법.
(부기 9) 상기 전하 축적막을 형성한 후에, 배선을 접속하기 위한 컨택트 홀을 형성하여, 해당 컨택트 홀을 통해 상기 수소 어닐링 처리를 행하는 것을 특징으로 하는 부기 7 또는 8에 기재된 반도체 기억 장치의 제조 방법.
(부기 10) 상기 수소 어닐링 처리를 400℃ 이상에서 행하는 것을 특징으로 하는 부기 7∼9 중 어느 하나에 기재된 반도체 기억 장치의 제조 방법.
(부기 11) 상기 전하 축적막이 질화막, 산화막과 질화막으로 이루어지는 2층막, 산화막과 질화막과 산화막으로 이루어지는 3층막 중 어느 하나인 것을 특징으로 하는 부기 1∼10 중 어느 하나에 기재된 반도체 기억 장치의 제조 방법.
(부기 12) 전하를 축적하기 위한 전하 축적막을 갖는 반도체 기억 장치로서,
배선을 접속하기 위한 제1 컨택트 홀 이외에, 배선의 접속을 행하지 않고, 상기 전하 축적막에 대하여 수소 래디컬 또는 수소가 확산하기 쉽게 하기 위한 제2 컨택트 홀을 형성하는 것을 특징으로 하는 반도체 기억 장치.
(부기 13) 상기 전하 축적막이 질화막, 산화막과 질화막으로 이루어지는 2층막, 산화막과 질화막과 산화막으로 이루어지는 3층막 중 어느 하나인 것을 특징으로 하는 부기 12에 기재된 반도체 기억 장치.
본 발명에 따르면, 반도체 기억 장치의 임계값 전압(Vth)을 안정화시킬 수 있어서, 신뢰성이 높은 반도체 기억 장치를 실현할 수 있다.

Claims (10)

  1. 반도체 기판 위에, 전하를 축적하기 위한 전하 축적막을 형성하는 공정과,
    상기 전하 축적막을 형성한 후, 상기 전하 축적막에 대하여 수소 플라즈마 처리를 행하여 상기 전하 축적막에 축적된 전하를 제거하는 공정을 포함하고,
    상기 전하를 제거하는 공정은, 상기 전하 축적막을 형성한 후에, 배선을 접속하기 위한 제1 컨택트 홀 및 배선의 접속을 행하지 않는 제2 컨택트 홀을, 상기 반도체 기판에 형성된 동일한 확산층의 다른 영역에 접해서 형성하고, 상기 제1 컨택트홀 및 상기 제2 컨택트 홀을 통해 상기 수소 플라즈마 처리를 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 플라즈마 처리를 40초∼90초 동안 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 컨택트 홀의 내벽을 따라 배리어 메탈을 형성하기 전, 형성하는 도중 또는 형성한 후에, 상기 수소 플라즈마 처리를 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 수소 플라즈마 처리를 350℃∼450℃에서 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  6. 반도체 기판 위에, 전하를 축적하기 위한 전하 축적막을 형성하는 공정과,
    상기 전하 축적막을 형성한 후, 상기 전하 축적막에 대하여 수소 어닐링 처리를 행하여 상기 전하 축적막에 축적된 전하를 제거하는 공정을 포함하고,
    상기 전하를 제거하는 공정은, 상기 전하 축적막을 형성한 후에, 배선을 접속하기 위한 제1 컨택트 홀 및 배선의 접속을 행하지 않는 제2 컨택트 홀을, 상기 반도체 기판에 형성된 동일한 확산층의 다른 영역에 접해서 형성하고, 상기 제1 컨택트홀 및 상기 제2 컨택트 홀을 통해 상기 수소 어닐링 처리를 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  7. 삭제
  8. 제6항에 있어서,
    상기 수소 어닐링 처리를 400℃ 이상에서 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  9. 제1항, 제2항 또는 제6항 중 어느 한 항에 있어서,
    상기 전하 축적막이 질화막, 산화막과 질화막으로 이루어지는 2층막, 산화막과 질화막과 산화막으로 이루어지는 3층막 중 어느 하나인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  10. 반도체 기판 위에, 전하를 축적하기 위한 전하 축적막이 형성된 반도체 기억 장치에 있어서,
    배선을 접속하기 위한 제1 컨택트부와,
    배선의 접속을 행하지 않고, 상기 전하 축적막에 대하여 수소 래디컬 또는 수소가 확산하기 쉽게 하기 위한 제2 컨택트 부가 설치되어 있고,
    상기 제1 컨택트부와 상기 제2 컨택트부는, 상기 반도체 기판에 형성된 동일한 확산층의 다른 영역에 접해서 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
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