JP2004128505A - 不揮発性メモリ装置及びその製造方法 - Google Patents
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Abstract
【課題】 不揮発性メモリ装置及びその製造方法を提供する。
【解決手段】 半導体基板上に第１領域では第１間隔に配置されて前記第１領域に接した第２領域では前記第１間隔より広い第２間隔に配置される複数個の積層型ゲート構造物が形成される。それぞれの積層型ゲート構造物の両側壁上に低誘電率の絶縁物質で成り立った第１ゲートスペーサが形成される。前記第１間隔を埋め立てるように第１ゲートスペーサ上に段差塗布性が優秀な絶縁物質で成り立った第２ゲートスペーサが形成される。第１ゲートスペーサと第２ゲートスペーサの二重スペーサ構造によってゲートとゲートの間にボイドが発生することを防止することで、後続工程でアクティブ領域がオープンされてその上にシリサイドが形成されることを防止することができる。
【選択図】 図１０
【解決手段】 半導体基板上に第１領域では第１間隔に配置されて前記第１領域に接した第２領域では前記第１間隔より広い第２間隔に配置される複数個の積層型ゲート構造物が形成される。それぞれの積層型ゲート構造物の両側壁上に低誘電率の絶縁物質で成り立った第１ゲートスペーサが形成される。前記第１間隔を埋め立てるように第１ゲートスペーサ上に段差塗布性が優秀な絶縁物質で成り立った第２ゲートスペーサが形成される。第１ゲートスペーサと第２ゲートスペーサの二重スペーサ構造によってゲートとゲートの間にボイドが発生することを防止することで、後続工程でアクティブ領域がオープンされてその上にシリサイドが形成されることを防止することができる。
【選択図】 図１０
Description
本発明は、半導体装置及びその製造方法に関するもので、より詳細にはゲートとゲートの間にボイド（ｖｏｉｄ）が形成されることを防止することができる不揮発性メモリ装置及びその製造方法に関するものである。
半導体装置が高集積化になることによって、チップ上に形成されるパターンの大きさが小さくなるだけでなくパターンの間の間隔もますます細くなっている。過去にはポリシリコンがゲート電極及びビットラインのような配線材料で非常に有用な物質であったが、パターンが段々小さくなることによってポリシリコンの比抵抗がとても大きくてＲＣ時間の遅延及びＩＲ電圧降下などが増加した。また、トランジスターのゲート長さの減少によるショート−チャネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）及び突き抜け現象（ポンチスルー；ｐｕｎｃｈ ｔｈｒｏｕｇｈ）を改善させるためにソース／ドレーン領域の接合深さ（ｊｕｎｃｔｉｏｎ ｄｅｐｔｈ）を浅く形成しながら同時にソース／ドレーン領域の寄生抵抗、例えば、面抵抗（ｓｈｅｅｔ ｒｅｓｉｓｔａｎｃｅ）及び接触抵抗（ｃｏｎｔａｃｔ ｒｅｓｉｓｔａｎｃｅ）を減少させなければならない。
これによって、ゲート及びソース／ドレーン領域の表面にシリサイド（ｓｉｌｉｃｉｄｅ）を形成してゲートの比抵抗及びソース／ドレーン領域の寄生抵抗を減少させることができるサリサイド（自己整合的シリサイド（セルフアラインシリサイド；ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）のことを、サリサイド（ｓａｌｉｃｉｄｅ）という。）工程が新しい金属化工程で使われている。サリサイド工程というのは、ゲート電極及びソース／ドレーン領域にだけ選択的にシリサイドを形成する工程である。このようなシリサイドは、チタンシリサイド（ＴｉＳｉ２）や旧規則（１９７０）の亜族方式による族番号での８族シリサイド（ＰｔＳｉ２、ＰｄＳｉ２、ＣｏＳｉ２、及びＮｉＳｉ２）などの物質によって形成される。
特に、シリコン基板上に形成されたトンネル酸化膜、フローティングゲート、誘電膜及びコントロールゲートを具備する垂直積層型ゲート構造を持つ不揮発性メモリ装置において、デザインルール（ｒｕｌｅ）が０．１μｍ級以下にまで縮まることによってワードラインに提供されるコントロールゲートの抵抗を低めるためにサリサイド工程を適用してゲートの上にだけ選択的にコバルトシリサイド（ＣｏＳｉ２）のようなシリサイド層を形成している。
一方、不揮発性メモリ装置のセルトランジスターのソース／ドレーンを低濃度にドーピングされた不純物領域で形成する場合には判読動作（リードオペレーション；ｒｅａｄ ｏｐｅｒａｔｉｏｎ）のとき、ＯＮ−電流の減少する問題があって、高濃度にドーピングされた不純物領域で形成する場合にはトランジスターの突き抜け現象（ポンチスルー；ｐｕｎｃｈ ｔｈｒｏｕｇｈ）マージンが減少されてホット−キャリア効果（ｈｏｔ−ｃａｒｒｉｅｒ ｅｆｆｅｃｔ）の生ずる問題がある。これによって、セルトランジスターのゲート側壁に絶縁物質で成り立ったゲートスペーサを形成した後、前記ゲートスペーサを利用してＬＤＤ構造のソース／ドレーン領域を形成する方法が使われている。このとき、前記ゲートスペーサを構成する絶縁物質として通常、一般的にシリコン窒化物（Ｓｉ３Ｎ４）が使われてきた。しかし、デザインルール（ｒｕｌｅ）が０．１２μｍ以下にまで縮まりながらメモリセル領域でのゲート間隔が細くなることによって、ゲートとゲートの間の寄生キャパシタンスによってカップリング係数（ｃｏｕｐｌｉｎｇ ｒａｔｉｏ）が低下される問題が生じたし、このような問題を解決するためにシリコン窒化物に比べて誘電率が小さな酸化物でゲートスペーサを形成している。
カップリング係数（Ｃ／Ｒ）と言うのはプログラム動作のとき、コントロールゲートに印加された電圧（Ｖｃｇ）によってフローティングゲートにカップリングされる電圧の割合として、カップリング係数が高いほど製品の速度ホット−キャリア効果及び性能が向上する。カップリング係数（Ｃ／Ｒ）は次のような式である。
前記式（１）で分かるように、カップリング係数を増加させるためにＣＯＮＯ／Ｃｔｕｎｎｅｌの比を増加させるか寄生キャパシタンスであるスペーサキャパシタンス（Ｃｓｐａｃｅｒ）を減少させなければならない。キャパシタンスは誘電率に比例するから、スペーサキャパシタンス（Ｃｓｐａｃｅｒ）を減少させるためにはスペーサを低誘電率の物質で形成しなければならない。
前記低誘電率の物質を持つスペーサを含む不揮発性メモリ装置に関する例は、特許文献１、特許文献２及び特許文献３に開示されている。
図１及び図２は、酸化物で成り立ったゲートスペーサを使う従来の方法による不揮発性メモリ装置の製造方法を説明するための断面図である。
図１を参照すれば、セル領域と周辺回路領域を持つ半導体基板（１０）上にトンネル酸化膜（１２）、フローティングゲート（１４）、誘電膜（１６）及びコントロールゲート（１８）で成り立った複数個の積層型ゲート構造物（３０）を形成する。このとき、前記フローティングゲート（１４）及びコントロールゲート（１８）はＮ型にドーピングされたポリシリコン層で形成して、前記誘電膜（１６）は酸化膜／窒化膜／酸化膜が順次に積層されたＯＮＯ膜で形成する。
前記積層型ゲート構造物（３０）及び基板（１０）上に化学気相蒸着法（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）で酸化膜（２０）、例えば、高温酸化膜（ＨＴＯ）を約１２００〜１５００Åの厚さに蒸着する。
通常、一般的に、カップリング係数を増加させるためにはフローティングゲート（１４）とコントロールゲート（１８）によって形成されるキャパシタンス（ＣＯＮＯ）を増加させなければならないのに、キャパシタンスは面積に比例するのでフローティングゲート（１４）の高さを増加させて誘電膜（１６）の面積を拡張させる方法が主に使われている。よって、デザインルールが減少されることによって積層型ゲート構造物（３０）の高さが増加しゲート間隔は減るから、ゲートのアスペクト比（ａｓｐｅｃｔ ｒａｔｉｏ）が大きくなるようになる。このように高いゲートアスペクト比を持つ基板（１０）上に酸化膜（２０）を蒸着すれば、前記酸化膜（２０）の段差塗布性（ステップカバレッジ（ｓｔｅｐ ｃｏｖｅｒａｇｅ））が不良であるからゲートとゲートの間にボイド（２２）が形成されて、特にゲート間隔が狭いメモリセル領域でこのようなボイド（２２）がひどく発生する。
図２を参照すれば、前記酸化膜（２０）を異方性食刻して前記積層型ゲート構造物（３０）の両側壁にゲートスペーサ（２０ａ）を形成する。引き続いて、前記ゲートスペーサ（２０ａ）をイオン注入マスクとして利用してソース／ドレーンイオン注入を実施した後、結果物の全面にシリコン窒化物で成り立った阻止層（ｓｔｏｐｐｉｎｇ ｌａｙｅｒ）（２４）及び酸化物で成り立った層間絶縁膜（ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ（ｉｎｓｕｌａｔｉｎｇ ｉｎｔｅｒｌａｙｅｒ）；ＩＬＤ）（２６）を順次に形成する。
その後、前記阻止層（２４）の表面まで層間絶縁膜（２６）を化学機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）工程でとり除いた後、前記コントロールゲート（１８）の表面が露出するように層間絶縁膜（２６）を乾式食刻工程にてエッチバックする。このとき、セル領域ではボイド（２２）によってゲートとゲートの間のアクティブ領域がオープンされる問題が発生する。このようにアクティブ領域がオープンな状態で微粒子（ｐａｒｔｉｃｌｅ）や自然酸化膜をとり除くための洗浄工程を実施すれば、オープンされたアクティブ領域がもっと大きくなるようになる。よって、コバルトのような金属層を蒸着してシリサイデイション（ｓｉｌｉｃｉｄａｔｉｏｎ）反応によってコントロールゲート（１８）上にＣｏＳｉ２のような金属シリサイド層（２８）を形成するとき、不均一にオープンされたアクティブ領域の表面にも金属シリサイド層（２８）が形成されることでセルトランジスターの特性が劣化される問題が発生する。
大韓民国公開特許２００１−４９６２号公報
大韓民国登録特許第３０１２４４号公報
米国特許第６，３４６，７２５号明細書
したがって、本発明の一の目的はゲートとゲートの間にボイドが形成されることを防止して後続のシリサイデイション工程のとき、アクティブ領域の表面にシリサイドが形成されることを防止することができる不揮発性メモリ装置を提供することにある。
本発明の他の目的はゲートとゲートの間にボイドが形成されることを防止して後続のシリサイデイション工程のとき、アクティブ領域の表面にシリサイドが形成されることを防止することができる不揮発性メモリ装置の製造方法を提供することにある。
前述した本発明の一の目的を果たすために本発明は、半導体基板と、前記基板の第１領域では第１間隔に配置されて前記第１領域に接した第２領域では前記第１間隔より広い第２間隔に配置される複数個の積層型ゲート構造物と、それぞれの積層型ゲート構造物の両側壁上に形成されて低誘電率の絶縁物質で成り立った第１ゲートスペーサと、前記第１間隔を埋め立てるように前記第１ゲートスペーサ上に形成されて段差塗布性（ステップカバレッジ；ｓｔｅｐ ｃｏｖｅｒａｇｅ）が優秀な絶縁物質で成り立った第２ゲートスペーサと、を具備することを特徴とする不揮発性メモリ装置を提供する。
望ましくは、前記第１ゲートスペーサは酸化物で形成され、前記第２ゲートスペーサは窒化物で形成されている。
前述した本発明の他の目的を果たすために本発明は、半導体基板の第１領域では第１間隔に配置されて前記第１領域に接した第２領域では前記第１間隔より広い第２間隔に配置される複数個の積層型ゲート構造物を形成する段階と、それぞれの積層型ゲート構造物の両側壁上に低誘電率の絶縁物質で成り立った第１ゲートスペーサを形成する段階と、前記第１間隔を埋め立てるように前記第１ゲートスペーサ上に段差塗布性が優秀な絶縁物質で成り立った第２ゲートスペーサを形成する段階と、を具備することを特徴とする不揮発性メモリ装置の製造方法を提供する。
本発明よれば、ゲートスペーサを誘電率が小さな酸化膜と段差塗布性が優秀な窒化膜の二重スペーサ（ｄｕａｌ ｓｐａｃｅｒ）で形成することで、ゲートとゲートの間の狭い間隔を前記二重スペーサによって埋め立てる。よって、ゲートとゲートの間にボイドが発生することを防止して後続の層間絶縁膜食刻工程のとき、ゲートとゲートの間のアクティブ領域がオープンされることを防止することができる。
以下、添付した図面を参照して本発明の望ましい実施例を詳しく説明する。
図３は本発明の一実施例による不揮発性メモリ装置の平面図で、図４は図３のＡ−Ａ’線による不揮発性メモリ装置の断面図である。
図３及び図４を参照すれば、セルトランジスターのチャネルとソース／ドレーンが形成されるアクティブ領域（１０１）がそれぞれフィールド領域によって離隔されてお互いに平行に第１方向に延伸され、第２方向に繰り返されて配列されている。
前記アクティブ領域（１０１）上にはｎ個のワードライン（１０７）が前記第２方向に延伸され、第１方向に繰り返されて配列されており、基板（１００）上に順次に形成されたトンネル酸化膜（１０２）、フローティングゲート（１０４）、誘電膜（１０６）及びコントロールゲート（１０８）で構成された積層型ゲート構造物（１１０）が形成されている。このように所定間隔で離隔されるワードライン（１０７）の間の露出したアクティブ領域（１０１）の表面にはソース／ドレーン領域（図示されていない）が形成されている。
積層型ゲート構造物（１１０）は、第１領域、例えば、メモリセル領域では第１間隔（Ｓ１）に配置され、前記第１領域に接した第２領域、例えば、周辺回路領域では前記第１間隔（Ｓ１）より広い第２間隔（Ｓ２）に配置されている。
前記積層型ゲート構造物（１１０）の両側壁には第１スペーサ（１１２ａ）及び第２スペーサ（１１４ａ）で成り立ったゲートスペーサが形成されている。第１ゲートスペーサ（１１２ａ）は低誘電率の絶縁物質、望ましくは高温酸化物のようなＣＶＤ−酸化物で形成され、第２ゲートスペーサで（１１４ａ）は段差塗布性が優秀な絶縁物質、望ましくはＳｉ３Ｎ４のような窒化物で形成されている。
前記第１ゲートスペーサ（１１２ａ）は前記第１間隔（Ｓ１）内に所定のギャップ（ｇａｐ）を形成することができる位の厚さ、具体的範囲としては３００〜７００Åの厚さ、望ましくは約５００Å位の厚さに形成されている。
前記第２ゲートスペーサ（１１４ａ）はゲートとゲートの間の狭い第１間隔（Ｓ１）を埋め立てるように形成され、望ましくは前記第１ゲートスペーサ（１１２ａ）に比べて薄い厚さに形成されている。
本発明によれば、ゲートとゲートの間の寄生キャパシタンスによるカップリング係数の減少を防止するためにゲートと直接接触する第１ゲートスペーサ（１１２ａ）を低誘電率の酸化物で形成して、前記第１ゲートスペーサ（１１２ａ）上にゲートとゲートの間の狭い第１間隔（Ｓ１）をボイドなしに埋め立てるように段差塗布性が優秀な窒化物で第２ゲートスペーサ（１１４ａ）を形成する。よって、ゲートスペーサの蒸着のとき、ゲートとゲートの間にボイドが発生しないので、シリサイデイション工程のとき、ゲートとゲートの間のアクティブ領域にシリサイド層が形成されることを防止することができる。
図５ないし図１０は図３のＡ−Ａ’線による、不揮発性メモリ装置の製造方法を説明するための断面図である。
図５を参照すれば、シャロートレンチ素子分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；ＳＴＩ）のような素子分離工程を通じて半導体基板（１００）をアクティブ領域（図３の符号１０１）とフィールド領域で区分する。前記フィールド領域は通常のシリコン部分酸化（Ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ；ＬＯＣＯＳ）工程で形成することもでき、フローティングゲートとアクティブ領域を同時に形成する自己整合的シャロートレンチ素子分離（セルフアラインシャロートレンチアイソレーション；ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；ＳＡ−ＳＴＩ）工程で形成することもできる。
前記基板（１００）上に熱酸化工程でトンネル酸化膜（すなわち、ゲート酸化膜）（１０２）を形成する。前記トンネル酸化膜（１０２）はシリコン酸化膜またはシリコンオキシナイトライド膜で形成する。
前記トンネル酸化膜（１０２）が形成された結果物上にポリシリコンまたは非晶質シリコンで成り立ったフローティングゲート層を蒸着した後、通常のドーピング方法、例えば、ＰＯＣｌ３拡散、イオン注入、またはインサイチュー（その場）ドーピングによって前記フローティングゲート層を高濃度のＮ型でドーピングさせる。不揮発性メモリセルのフローティングゲートはデータのプログラム及び消去動作のとき、トンネリングソースの役割をはたすから、望ましくは不純物ドーピング均一度が優秀で電極の抵抗調節が容易であるシラン（ＳｉＨ４）とフォスフィン（ＰＨ３）ガスを使って蒸着するインサイチュードープされたポリシリコンでフローティングゲートを形成する。このとき、前記トンネル酸化膜（１０２）の信頼性を考慮してインサイチュードープされたポリシリコン層の前記トンネル酸化膜（１０２）に接触される下部膜温度変化によるストレス特性が優秀で相転移（ｐｈａｓｅ ｔｒａｎｓｆｏｒｍａｔｉｏｎ）が起きない多結晶相（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）の構造で形成して、後続工程で形成される誘電膜と接触する上部膜は非晶相（ａｍｏｒｐｈｏｕｓ ｐｈａｓｅ）の構造で形成する。前記下部膜は上部膜の厚さの約２０〜５０％位の厚さで形成するのが望ましい。
フォトリソグラフィー（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程でフィールド領域上のフローティングゲート層をとり除いて隣合うメモリセルのフローティングゲートをお互いに絶縁させた後、結果物上に漏洩電流特性が優秀で誘電率が約３．９であるＳｉＯ２膜と約７．０の高い誘電率を持つＳｉ３Ｎ４膜が組合されたＯＮＯ誘電膜（１０６）を形成する。前記誘電膜（１０６）は熱酸化工程または化学気相蒸着工程で形成する。
前記誘電膜（１０６）上にポリシリコンまたは非晶質シリコンで成り立ったコントロールゲート層を形成する。不揮発性メモリセルのコントロールゲートはデータのプログラム及び消去動作のとき、基板の電子をフローティングゲートに移動させるか、フローティングゲート内の電子を基板に移動させるために電圧が印加される層である。よって、前記コントロールゲート層を蒸着するとき、その下部の誘電膜（１０６）が劣化されることを防止するために、多結晶相のシリコン層を蒸着した後、ＰＯＣｌ３やイオン注入によって不純物ドーピングを実施する方法や、非晶相のインサイチュードープされたシリコン層を蒸着した後、熱処理を通じて多結晶相のシリコン層に相転移させる方法で形成する。前記熱処理は炉（ｆｕｒｎａｃｅ）熱処理または急速熱処理（ＲＴＡ）で実施する。炉熱処理の場合、約６００〜９５０℃の温度で約３０分位進行し、急速熱処理は約８００〜１１００℃の温度で進行するのが望ましい。
フォトリソグラフィー工程で前記コントロールゲート層、誘電膜（１０６）及びフローティングゲート層を順に乾式食刻することで、トンネル酸化膜（１０２）、フローティングゲート（１０４）、誘電膜（１０６）及びコントロールゲート（１０８）で構成された積層型ゲート構造物（１１０）を形成する。前記積層型ゲート構造物（１１０）は、第１領域、例えば、メモリセル領域では第１間隔（Ｓ１）に配置され、前記第１領域に接した第２領域、例えば、周辺回路領域では前記第１間隔（Ｓ１）より広い第２間隔（Ｓ２）に配置される。
図６を参照すれば、前述したところのようにゲートパターニングを完了した後、トランジスターをＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造で作るためのゲートスペーサ形成工程を進行する。
具体的に、前記積層型ゲート構造物（１１０）及び基板（１００）上に低誘電率を持つ絶縁膜、例えば、酸化膜（１１２）をゲートの間の狭い第１間隔（Ｓ１）内に所定のギャップを形成することができる位の厚さ、望ましくは約５００Å位の厚さに蒸着する。
図７を参照すれば、前記酸化膜（１１２）を異方性食刻してそれぞれの積層型ゲート構造物（１１０）の両側壁上に第１ゲートスペーサ（１１２ａ）を形成する。
ここで、前記酸化膜（１１２）は段差塗布性を改善するために約０．４ｔｏｒｒ以下の低圧で形成することができる。しかし、このような低圧蒸着は蒸着速度の減少を伴うので、工程のスループット（ｔｈｒｏｕｇｈｐｕｔ）を考慮して次のような段階で第１ゲートスペーサ（１１２ａ）を形成することができる。
すなわち、基板（１００）及び積層型ゲート構造物（１１０）上に第１酸化膜を正常圧力下で蒸着した後、前記第１酸化膜を異方性食刻してそれぞれの積層型ゲート構造物（１１０）の両側壁上に第１酸化膜スペーサを形成する。前記基板（１００）、積層型ゲート構造物（１１０）及び第１酸化膜スペーサ上に第２酸化膜を０．４ｔｏｒｒ以下の低圧で蒸着した後、前記第２酸化膜を異方性食刻して第１酸化膜スペーサ上に第２酸化膜スペーサを形成する。このように第１ゲートスペーサ（１１２ａ）を二度の酸化膜蒸着／食刻工程で形成することで、酸化膜の段差塗布性を進めることができる。
図８を参照すれば、前記第１ゲートスペーサ（１１２ａ）、積層型ゲート構造物（１１０）及び基板（１００）上に段差塗布性が優秀な絶縁膜、例えば、Ｓｉ３Ｎ４のような窒化膜（１１４）を前記酸化膜（１１２）より薄い厚さ、望ましくは約４００Åの厚さに蒸着する。
図９を参照すれば、前記窒化膜（１１４）を異方性食刻して前記第１ゲートスペーサ（１１２ａ）上に第２ゲートスペーサ（１１４ａ）を形成する。このとき、前記第２ゲートスペーサ（１１４ａ）は第１ゲートスペーサ（１１２ａ）によって形成された第１間隔（Ｓ１）内のギャップを完全に埋め立てる。よって、第１ゲートスペーサ（１１２ａ）と第２ゲートスペーサ（１１４ａ）のデュアルスペーサ構造によってゲートとゲートの間の狭い第１間隔（Ｓ１）にボイドが形成されないので、後続の層間絶縁膜食刻工程のとき、ゲートとゲートの間のアクティブ領域がオープンされることを防止することができる。よって、後続のシリサイデイション工程のとき、前記アクティブ領域上にシリサイド層が形成されないので、トランジスターの特性が劣化されることを防止することができる。
図１０を参照すれば、前記第１及び第２ゲートスペーサ（１１２ａ、１１４ａ）をイオン注入マスクとして利用してソース／ドレーンイオン注入を実施した後、結果物の全面にシリコン窒化物で成り立った阻止層（１１６）及び酸化物で成り立った層間絶縁膜（ＩＬＤ）（１１８）を順次に形成する。
引き続いて、前記阻止層（１１６）の表面まで層間絶縁膜（１１８）を化学機械的研磨（ＣＭＰ）工程でとり除いた後、前記積層型ゲート構造物（１１０）の表面が露出されるように層間絶縁膜（１１８）を乾式食刻工程にてエッチバックする。
その後、基板（１００）上の微粒子を含めた汚染物またはシリコン領域の表面に生成された自然酸化膜をとり除くための通常の湿式洗浄工程、例えば、フッ酸（ｈｙｄｒｏｆｌｕｏｒｉｃ ａｃｉｄ；ＨＦ）及びＳＣ−１（Ｓｔａｎｄａｒｄ Ｃｌｅａｎｉｎｇ；ＮＨ４ＯＨとＨ２Ｏ２及びＨ２Ｏが１：４：２０の比に混合した有機物）を利用した洗浄工程を実施して、前記基板（１００）をＲＦスポト設備のチャンバに入れる。基板（１００）の移動中に再生成されることのある自然酸化膜などをとり除くためにＲＦプラズマ食刻を実施した後、インサイチューで前記基板（１００）の全面に金属層、例えば、コバルト層をスパッタリングによって蒸着する。１次熱処理工程を実施して前記金属層がシリコンと接触されている領域でシリサイド反応を誘発することで、積層型ゲート構造物（１１０）、すなわちコントロールゲート（１０８）上に第１相（ｆｉｒｓｔ ｐｈａｓｅ）の金属シリサイド、例えば、コバルトモノ−シリサイド（ＣｏＳｉ）を形成する。
引き続いて、未反応な金属層を湿式食刻工程でとり除いた後、２次熱処理工程を実施して前記第１相の金属シリサイドを相転移させて第２相（ｓｅｃｏｎｄ ｐｈａｓｅ）の金属シリサイド（１２０）、例えば、低い比抵抗のコバルトダイシリサイド（ＣｏＳｉ２）を形成する。
前述したように本発明によれば、ゲートスペーサを誘電率が小さな酸化膜と段差塗布性が優秀な窒化膜の二重スペーサで形成することで、ゲートとゲートの間の狭い間隔を前記二重スペーサによって埋め立てる。よって、ゲートとゲートの間にボイドが発生することを防止して後続の層間絶縁膜食刻工程のとき、ゲートとゲートの間のアクティブ領域がオープンされてその上にシリサイドが形成されることを防止することができる。
上述したように、本発明の望ましい実施例を参照して説明したが当該技術分野の熟練された当業者なら特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲で本発明を多様に修正及び変更させることができることを理解することができる。
１００ 半導体基板、
１０１ アクティブ領域、
１０２ トンネル酸化膜、
１０３ フローティングゲート、
１０４ フローティングゲート、
１０６ 誘電膜、
１０７ ワイドライン、
１０８ コントロールゲート、
１１０ 積層型ゲート構造物、
１１２ａ 第１ゲートスペーサ、
１１４ａ 第２ゲートスペーサ、
１１６ 阻止層、
１１８ 層間絶縁膜、
１２０ 金属シリサイド。
１０１ アクティブ領域、
１０２ トンネル酸化膜、
１０３ フローティングゲート、
１０４ フローティングゲート、
１０６ 誘電膜、
１０７ ワイドライン、
１０８ コントロールゲート、
１１０ 積層型ゲート構造物、
１１２ａ 第１ゲートスペーサ、
１１４ａ 第２ゲートスペーサ、
１１６ 阻止層、
１１８ 層間絶縁膜、
１２０ 金属シリサイド。
Claims (20)
- 半導体基板と、
前記基板の第１領域では第１間隔に配置されて前記第１領域に接した第２領域では前記第１間隔より広い第２間隔に配置される複数個の積層型ゲート構造物と、
それぞれの積層型ゲート構造物の両側壁上に形成されて、相対的に低い誘電率の絶縁物質で成り立った第１ゲートスペーサと、
前記第１間隔を埋め立てるように前記第１ゲートスペーサ上に形成されて、相対的に高い誘電率を持つ絶縁物質で成り立った第２ゲートスペーサと、を具備することを特徴とする不揮発性メモリ装置。 - 前記第１ゲートスペーサは酸化物で形成され、前記第２ゲートスペーサは窒化物で形成されていることを特徴とする請求項１に記載の不揮発性メモリ装置。
- 前記第１ゲートスペーサは、前記第１間隔内に所定のギャップを形成することができる厚さに形成されていることを特徴とする請求項１に記載の不揮発性メモリ装置。
- 前記第１ゲートスペーサは、５００Åの厚さに形成されていることを特徴とする請求項３に記載の不揮発性メモリ装置。
- 前記第２ゲートスペーサは、前記第１ゲートスペーサに比べて薄い厚さに形成されていることを特徴とする請求項１に記載の不揮発性メモリ装置。
- 前記積層型ゲート構造物は、トンネル酸化膜、フローティングゲート、誘電膜及びコントロールゲートが順次に積層されて形成されていることを特徴とする請求項１に記載の不揮発性メモリ装置。
- ポリシリコンまたは非晶質シリコンで成り立った前記コントロールゲート上に、更にシリサイデイション反応によって形成された金属シリサイド層を含むことを特徴とする請求項６に記載の不揮発性メモリ装置。
- 前記金属シリサイド層は、コバルトシリサイド（ＣｏＳｉ２）、チタンシリサイド（ＴｉＳｉ２）及びニッケルシリサイド（ＮｉＳｉ２）よりなる群から選択されたいずれか一つであることを特徴とする請求項７に記載の不揮発性メモリ装置。
- 半導体基板の第１領域では第１間隔に配置され、前記第１領域に接した第２領域では前記第１間隔より広い第２間隔に配置される複数個の積層型ゲート構造物を形成する段階と、
それぞれの積層型ゲート構造物の両側壁上に相対的に低い誘電率の絶縁物質で成り立った第１ゲートスペーサを形成する段階と、
前記第１間隔を埋め立てるように前記第１ゲートスペーサ上に相対的に高い誘電率を持つ絶縁物質で成り立った第２ゲートスペーサを形成する段階と、を具備することを特徴とする不揮発性メモリ装置の製造方法。 - 前記第１ゲートスペーサは酸化物で形成して前記第２ゲートスペーサは窒化物で形成することを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
- 前記第１ゲートスペーサは、前記第１間隔内に所定のギャップを形成することができる厚さで形成することを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
- 前記第１ゲートスペーサは、５００Åの厚さで形成することを特徴とする請求項１１に記載の不揮発性メモリ装置の製造方法。
- 前記第２ゲートスペーサは、前記第１ゲートスペーサに比べて薄い厚さで形成することを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
- 前記第１ゲートスペーサは、段差塗布性（ステップカバレッジ；ｓｔｅｐ ｃｏｖｅｒａｇｅ）を改善するために０．４ｔｏｒｒ以下の低圧で形成することを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
- 前記第１ゲートスペーサを形成する段階は、
前記基板及び積層型ゲート構造物上に第１ゲートスペーサ用第１絶縁膜を蒸着する段階と、
前記第１絶縁膜を異方性食刻してそれぞれの積層型ゲート構造物の両側壁上に前記第１絶縁膜スペーサを形成する段階と、
前記基板、積層型ゲート構造物及び第１絶縁膜スペーサ上に第１ゲートスペーサ用第２絶縁膜を０．４ｔｏｒｒ以下の低圧で蒸着する段階と、
前記第２絶縁膜を異方性食刻して前記第１絶縁膜スペーサ上に第２絶縁膜スペーサを形成する段階と、を含んで成り立つことを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。 - 前記積層型ゲート構造物は、トンネル酸化膜、フローティングゲート、誘電膜及びコントロールゲートが順次に積層されて形成されたことを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
- ポリシリコンまたは非晶質シリコンで成り立った前記コントロールゲート上に、更にシリサイデイション反応によって形成された金属シリサイド（ｓｉｌｉｃｉｄｅ）層を含むことを特徴とする請求項１６に記載の不揮発性メモリ装置の製造方法。
- 前記金属シリサイド層は、コバルトシリサイド（ＣｏＳｉ２）、チタンシリサイド（ＴｉＳｉ２）及びニッケルシリサイド（ＮｉＳｉ２）よりなる群から選択されたいずれか一つで成り立ったことを特徴とする請求項１７に記載の不揮発性メモリ装置の製造方法。
- 半導体基板と、
前記基板の第１領域では第１間隔で離隔され、前記第１領域に接した第２領域では前記第１間隔より広い第２間隔で離隔される複数個の積層型ゲート構造物と、
前記積層型ゲート構造物の両側壁上にそれぞれ形成されて、第１誘電率を持つ絶縁物質で成り立った第１ゲートスペーサと、
前記第１間隔を埋め立てるように前記第１ゲートスペーサ上に形成されて、前記第１誘電率より高い第２誘電率を持つ絶縁物質で成り立った第２ゲートスペーサと、を具備することを特徴とする不揮発性メモリ装置。 - 半導体基板の第１領域では第１間隔で離隔され、前記第１領域に接した第２領域では前記第１間隔より広い第２間隔で離隔される複数個の積層型ゲート構造物を形成する段階と、
前記積層型ゲート構造物の両側壁上にそれぞれ第１誘電率を持つ絶縁物質で成り立った第１ゲートスペーサを形成する段階と、
前記第１間隔を埋め立てるように前記第１ゲートスペーサ上に前記第１誘電率より高い第２誘電率を持つ絶縁物質で成り立った第２ゲートスペーサを形成する段階と、を具備することを特徴とする不揮発性メモリ装置の製造方法。
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