JP4217406B2 - スプリットゲート型フラッシュメモリ素子およびその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 100
- 125000006850 spacer group Chemical group 0.000 claims description 95
- 239000000758 substrate Substances 0.000 claims description 78
- 150000004767 nitrides Chemical group 0.000 claims description 62
- 238000000034 method Methods 0.000 claims description 51
- 239000004065 semiconductor Substances 0.000 claims description 20
- 239000011229 interlayer Substances 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims 8
- 238000005304 joining Methods 0.000 claims 1
- 238000005121 nitriding Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 87
- 229910021332 silicide Inorganic materials 0.000 description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 14
- 239000012535 impurity Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7887—Programmable transistors with more than two possible different levels of programmation
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H—ELECTRICITY
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Description
【０００１】
【発明の属する技術分野】
本発明はスプリットゲートを有するフラッシュメモリ素子に係り、さらに具体的には、ワードラインの抵抗を減少でき、ドレインとワードラインとの間の短絡を防止できるフラッシュメモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
スプリットゲート型フラッシュメモリ素子は、データ貯蔵用素子として使用量が急激に最近増加している。
図１は、通常的なスプリットゲート型フラッシュメモリ素子の平面構造であって、図２ないし図１１は、図１のＡ−Ａ'線による断面構造であって、図１２ないし図２１は、図１のＢ−Ｂ'線による断面構造である。
図２ないし図２１を参照して、従来のスプリットゲート型フラッシュメモリ素子の製造方法を説明する。
【０００３】
図２及び図１２を参照すると、半導体基板１００のアクティブ領域上に第１酸化膜１０１を形成して、さらにポリシリコン膜でなされた第１導電膜１０２を蒸着し、フィールド領域にフィールド酸化膜１０３を形成する。フィールド酸化膜１０３はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）工程、ＰＢＬ（Ｐｏｌｙ−Ｂｕｆｆｅｒｅｄ ＬＯＣＯＳ）工程またはＳＴＩ（ｓhａｌｌｏｗ Ｔｒｅｎｃh ｉｓｏｌａｔｉｏｎ）工程などを実行してフィールド酸化膜１０３を形成する。
【０００４】
図２及び図１２にはＳＴＩ工程を実行してトレンチ型フィールド酸化膜１０３を形成する場合を例示した。
ＳＴＩ工程によるフィールド酸化膜の形成方法を説明すると、まず、基板全面に第１酸化膜１０１と第１導電膜１０２とを形成してさらに第１窒化膜（図面上には図示せず）を蒸着する。
第１窒化膜、第１導電膜１０２及び第１酸化膜１０１を通常的なフォトエッチング工程を通してパターニングして基板中のフィールド領域に該当する部分を露出させて、続いて、露出された基板をエッチングしてトレンチ（図面上に図示せず）を形成する。
【０００５】
次に、トレンチを含んだ第１窒化膜上に酸化膜を蒸着して、第１窒化膜が露出されるまでＣＭＰ工程を進行して、トレンチ内に酸化膜を埋め立ててＳＴＩ型フィールド酸化膜１０３を形成する、続いて、第１導電膜１０２上に残っている第１窒化膜を除去する。
ＳＴＩ型フィールド酸化膜１０３を形成し、次に、基板上に第２窒化膜１０４を蒸着し、次に、通常的なフォトエッチング工程を遂行して第１導電膜１０２の一部が露出されるようにパターニングする。
【０００６】
図３及び図１３を参照すると、第２窒化膜１０４及び第１導電膜１０２上に第２酸化膜１０５を蒸着する。図面上には図示しなかったが、第２酸化膜１０５を蒸着する前に、第２窒化膜１０４をマスクとして第１導電膜１０２を一定厚さにエッチングし、または酸化工程を遂行して露出された第１導電膜１０２を一定厚さに酸化させ、次に、第２酸化膜１０５を蒸着する。したがって、第１導電膜１０２中の露出された部分の厚さが相対的に露出されない部分より薄くなるようにする。
【０００７】
図４及び図１４を参照すると、第２酸化膜１０５をエッチバックして第２窒化膜１０４の側壁に酸化膜スペーサ１０６を形成する。続いて、スペーサ１０６をマスクとして露出された第１導電膜１０２と第１酸化膜１０１とをエッチングして基板を露出させる。
スペーサ１０６及び第２窒化膜１０４をマスクとして基板の露出された部分に所定導電型の不純物、すなわち基板と反対の導電型の不純物をイオン注入してソース接合領域１０７を形成する。
この時、図面上には図示していないが、スペーサ１０６をマスクにして第１導電膜１０２及び第１酸化膜１０１のエッチング時に第１導電膜１０２の側面が露出されるが、後続工程で形成されるソースラインとの短絡を防止するために基板全面にＣＶＤ（ｃhｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）酸化膜を形成し、次に、エッチバックして最終的に図４及び図１４のように第１導電膜を包む構造のスペーサ１０６が形成されるようになる。ＣＶＤ酸化膜の代りに熱酸化工程による熱酸化膜を形成することもできる。
【０００８】
図５及び図１５を参照すると、基板全面にポリシリコン膜でなされた第２導電膜を蒸着し、次に、エッチバックしてソース接合領域１０７と直接コンタクトされるソースライン１０９を形成する。この時、ソースライン１０９はスペーサ１０６によって第１導電膜１０２と絶縁される。
図６及び図１６を参照すると、りん酸を利用して第２窒化膜１０４を選択的に除去し、次に、スペーサ１０６をセルフマスクとして第１導電膜１０２と第１酸化膜１０１とをエッチングする。このようにして、第１ゲート絶縁膜１１０とフローティングゲート１１１とが形成される。
【０００９】
図７及び図１７に示すように第３酸化膜１１３とポリシリコン膜とでなされた第３導電膜１１４を蒸着し、次に、図８及び図１８に示すようにエッチバックしてスペーサ１０６の側壁に第２ゲート絶縁膜１１５及びワードライン１１６を形成する。
続いて、図９及び図１９に示すように第４酸化膜と第３窒化膜とを基板全面に蒸着し、次に、エッチバックしてワードライン１１６の側壁に窒化膜でなされたスペーサ１１８を形成して、基板のドレイン接合領域が形成される部分を露出させる。
【００１０】
図１０及び図２０に示すようにイオン注入用マスク（図面上には図示せず）を利用して露出された基板にソース接合領域と同一な導電型の不純物をイオン注入してドレイン接合領域１１９を形成する。
続いて、図１１及び図２１に示すようにシリサイド工程を通してソースライン１０９、ドレイン接合領域１１９及びワードライン１１６上にシリサイド膜１２０を形成して、基板全面に層間絶縁膜１２１を形成してドレイン接合領域１１９が露出されるようにコンタクトホール１２２を形成する。
最終的に、層間絶縁膜１２１上にコンタクトホール１２２を通してドレイン接合領域１１９とコンタクトされる金属ライン１２３を形成する。このようにして従来のスプリットゲート型フラッシュメモリ素子が製造される。
【００１１】
前述したようなスプリットゲート型フラッシュメモリ素子のプログラム及び消去作動を図２２及び図２３を参照して説明する。
まず、図２２を参照してプログラム作動を説明すると、ソースライン１０９を通してソース接合領域１０７に高電圧ＶＤＤを印加し、ドレイン接合領域１１９に低電圧０Ｖを印加する。ドレイン領域１１９で発生した電子はワードライン１１６に印加されたスレッショルド電圧Ｖｔhによって弱く反転された（ｗｅａｋｌｙ−ｉｎｖｅｒｔｅｄ）チャネル領域を通してソース接合領域１０７に向けて移動する。
ソース接合領域１０７に向けて移動する電子はソースライン１０９に印加された高電圧に接続されたフローティングゲート１１１とドレイン接合領域１１９との間の電位差によって励起されてフローティングゲート１１１に注入される。すなわち、プログラム作動はフローティングゲート１１１へのホットキャリヤ注入（hｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ）によってなされる。
【００１２】
一方、消去作動は図２３に図示したように、ワードライン１１１に高電圧ＶＤＤを印加してソース及びドレイン接合領域１０７、１１９に低電圧０Ｖを印加すればフローティングゲートにチャージされた電子がワードライン１１１に印加された高電圧によってワードライン１１１にＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄhｅｉｍ）トンネリングされて消去される。
【００１３】
【発明が解決しようとする課題】
しかしながら、前述したようなスプリットゲート型フラッシュ素子は、ワードライン抵抗が増加し、ワードラインとドレインとの間に短絡が発生する問題点がある。これを図２４ないし図２５を参照して詳細に説明する。
【００１４】
第一に、図２４に図示したように、第３導電膜であるポリシリコン膜を蒸着し、次に、パターニングする時にポリシリコン膜がオーバエッチングされてワードライン１１６ａが緩慢に形成されてその高さが低くなる。これによりワードライン１１６ａの断面積が小さくなってワードライン自体の抵抗が高まる問題点があった。
第二に、ワードライン１１６ａが高さが低くなることによって図２５のように窒化膜１１８ａを蒸着し、次に、エッチバックすれば図２６のようにワードライン１１６ａの側面にスペーサ１１８ｂが形成されるのみならずワードライン１１６ａ上にも窒化膜残余物１３０が残る。また、ワードライン１１６ａの側壁に形成された窒化膜スペーサ１１８ｂの面積も小さくなる。
したがって、図２７に図示したようにシリサイド工程を実行してワードライン１１６ａとドレイン領域１１９とにシリサイド１２０を形成すれば、窒化膜スペーサ１１８ｂがワードライン１１６ａとドレイン１１９との間を十分に絶縁できなくなって、ワードラインとドレインとの間に短絡１４０が発生する問題点があった。
更に、ワードライン１１６ａ上に残っている窒化膜残留物１３０によってワードライン１１６ａ上に形成されるシリサイド１２０の面積が減少するようになってやはり抵抗が増加する問題点があった。
【００１５】
本発明は、前述したような従来技術の問題点を解決するため、ワードラインの抵抗を減少させることができるスプリットゲート型フラッシュメモリ素子及びその製造方法を提供することを目的とする。
また本発明は、ワードラインとドレイン接合領域との間の短絡を防止できるスプリットゲート型フラッシュメモリ素子及びその製造方法を提供することを目的とする。
さらに本発明は、ワードラインの側壁を垂直に形成することによってワードラインの面積減少による抵抗増加を防止できるスプリットゲート型フラッシュメモリ素子及びその製造方法を提供することを目的とする。
また本発明は、ワードラインの側壁に形成される窒化膜スペーサによってソース／ドレイン接合領域とワードラインとの間を十分に絶縁させることによって、それらの間の短絡を防止できるスプリットゲート型フラッシュメモリ素子及びその製造方法を提供することを目的とする。
また本発明は、ワードライン側壁にのみ窒化膜スペーサを形成することによってワードライン上の窒化膜残留物によるシリサイドの面積減少によるワードラインの抵抗増加を防止できるスプリットゲート型フラッシュメモリ素子及びその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
このような目的を達成するための本発明は、
所定導電型の半導体基板と、半導体基板上に形成された第１ゲート絶縁膜及びフローティングゲートと、フローティングゲートを包むように基板上に形成された第１スペーサと、第１スペーサとオーバーラップされて基板に形成される、基板と反対の導電型の第１接合領域と、第１スペーサの側壁に形成された第２ゲート絶縁膜及びワードラインと、ワードラインの側壁に形成された第２スペーサと、第１スペーサと接して第１接合領域上に形成された第１導電性ラインと、ワードライン及び第２スペーサとオーバーラップされて基板に形成される、第１接合領域と同一な導電型の第２接合領域と、第２接合領域を露出させるコンタクトホールを備えた、基板全面にかけて形成された層間絶縁膜と、コンタクトホールを通して第２接合領域とコンタクトされる第２導電性ラインとを備え、
ワードラインは、その幅が均一であって第２スペーサと接するその側壁が垂直な構造を有するスプリットゲート型フラッシュメモリ素子を提供することを特徴とする。
【００１７】
また、本発明は、
所定導電型の半導体基板と、半導体基板上に形成された第１ゲート絶縁膜及びフローティングゲートと、フローティングゲートを包むように基板上に形成された第１スペーサと、第１スペーサとオーバーラップされて基板に形成される、基板と反対の導電型の第１接合領域と、第１スペーサの側壁に形成された第２ゲート絶縁膜及びワードラインと、ワードラインの側壁に形成された第２スペーサと、第１スペーサと接して第１接合領域上に形成された第１導電性ラインと、ワードライン及び第２スペーサとオーバーラップされて基板に形成される、第１接合領域と同一な導電型の第２接合領域と、第２接合領域を露出させるコンタクトホールを備えた、基板全面にかけて形成された層間絶縁膜と、コンタクトホールを通して第２接合領域とコンタクトされる第２導電性ラインとを備え、
ワードラインは、第２スペーサと接するその側壁が垂直な構造を有し、ワードラインの一部分は、第１スペーサとオーバーラップするように形成されるスプリットゲート型フラッシュメモリ素子を提供することを特徴とする。
【００１８】
また、本発明は、
表面上に形成された第１ゲート絶縁膜を有するフローティングゲートと、フローティングゲートを包むように形成された第１スペーサと、第１スペーサとオーバーラップされて形成された、所定導電型の第１接合領域と、第１スペーサと接して、第１接合領域上に形成された第１導電性ラインと、を備えた第１接合領域と反対の導電型の半導体基板を提供する第１段階と、基板全面に第１絶縁膜と第１導電膜と第２絶縁膜とを順次形成する第２段階と、第１導電性ライン及び第１導電膜の一部分が露出されるように第２絶縁膜及び第１導電膜を所定厚さにエッチングする第３段階と、露出された第１導電性ライン及び第１導電膜の一部分に第３絶縁膜を形成する第４段階と、残っている第２絶縁膜を除去してその下部の第１導電膜を露出させる第５段階と、第３絶縁膜をマスクとする第２絶縁膜の除去によって露出された第１導電膜及び第１絶縁膜をエッチングして第２ゲート絶縁膜及びワードラインを形成する第６段階と、ワードラインの側壁に第２スペーサを形成する第７段階と、ワードライン及び第２スペーサとオーバーラップされる、第１接合領域と同一な導電型の第２接合領域を基板に形成する第８段階と、第２接合領域を露出させるコンタクトホールを備えた層間絶縁膜を基板全面に形成する第９段階と、コンタクトホールを通して第２接合領域とコンタクトされる第２導電性ラインを形成する第１０段階と、
を備えるスプリットゲート型フラッシュメモリ素子の製造方法を提供することを特徴とする。
【００１９】
第１接合領域は、ソース接合領域であって、第２接合領域は、ドレイン接合領域であり、第１導電性ラインは、ポリシリコン膜でなされたソースラインであって、第２導電性ラインは、金属ラインでなされる。
第３段階で、第２絶縁膜と第１導電膜とは第１導電性ラインが露出されるまでＣＭＰ工程を通して所定厚さにエッチングされ、
第４段階で、第３絶縁膜は、第２絶縁膜をマスクとした酸化工程を通して選択的に形成された酸化膜であることを特徴とする。
第２絶縁膜は、窒化膜及びＳｉＯＮ膜のうちの一つであって、ワードラインは、その幅が均一であって第２スペーサと接する側壁が垂直な構造を有することを特徴とする。
【００２０】
また、本発明は、
表面上に形成された第１ゲート絶縁膜を有するフローティングゲートと、フローティングゲートを包むように形成された第１スペーサと、第１スペーサとオーバーラップされて形成された、所定導電型の第１接合領域と、第１スペーサと接して、第１接合領域上に形成された第１導電性ラインと、を備えた第１接合領域と反対の導電型の半導体基板を提供する第１段階と、基板全面に第１絶縁膜と第１導電膜と第２絶縁膜とを順次形成する第２段階と、第１導電膜の一部分が露出されるように第２絶縁膜及び第１導電膜を所定厚さにエッチングする第３段階と、露出された第１導電膜の一部分に第３絶縁膜を形成する第４段階と、残っている第２絶縁膜を除去してその下部の第１導電膜を露出させる第５段階と、第３絶縁膜をマスクとする第２絶縁膜の除去によって露出された第１導電膜及び第１絶縁膜をエッチングする第６段階と、第３絶縁膜を除去する第７段階と、第１導電膜及び第１絶縁膜をパターニングしてワードライン及び第２ゲート絶縁膜を形成する第８段階と、ワードラインの側壁に第２スペーサを形成する第９段階と、ワードライン及び第２スペーサとオーバーラップされる、第１接合領域と同一な導電型の第２接合領域を基板に形成する第１０段階と、第２接合領域を露出させるコンタクトホールを備えた層間絶縁膜を基板全面に形成する第１１段階と、コンタクトホールを通して第２接合領域とコンタクトされる第２導電性ラインを形成する第１２段階と、
を備えるスプリットゲート型フラッシュメモリ素子の製造方法を提供することを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態をさらに具体的に説明するために、本発明による一実施例を添付図面を参照しながらさらに詳細に説明する。
図２８ないし図５７は、本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図である。
【００２２】
本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の平面構造は、図１に図示したレイアウトと同一であって、図２８ないし図４２は、図１のＡ−Ａ'線の断面構造による製造工程図であって、図４３ないし図５７は、図Ｂ−Ｂ'線の断面構造による製造工程図である。
図２８ないし図３２そして図４３ないし図４７に図示した工程は、図２ないし図６そして図１２ないし図１６に図示した工程と同一である。すなわち、所定導電型の半導体基板２００のアクティブ領域上に第１酸化膜２０１及び第１導電膜２０２そして半導体基板２００のフィールド領域上にＳＴＩ型フィールド酸化膜２０３を形成する。第１導電膜２０２の所定部分が露出されるように窒化膜２０４のパターンを形成し、次に、第２酸化膜２０５でなされたスペーサ２０６を第１窒化膜２０４の側壁に形成する。この時、本発明の実施例ではフィールド酸化膜２０３をＳＴＩ工程によって形成したが、ＬＯＣＯＳ工程、ＰＢＬ工程等によって形成する場合もあり、第１導電膜２０２中の第１窒化膜２０４のパターン形成によって露出された部分は露出されない部分に比べて相対的に薄い厚さを有する。
【００２３】
続いて、スペーサ２０６をマスクとして基板の露出された部分に所定導電型の不純物、すなわち基板と反対の導電型の不純物をイオン注入してソース接合領域２０７を形成して、ポリシリコン膜でなされた第２導電膜を蒸着し、次に、エッチバックしてソース接合領域２０７とコンタクトされるソースライン２０９を形成する。
ソースライン２０９を形成し、次に、第１窒化膜２０４のパターンを除去して、スペーサ２０６をマスクとしてその下部の第１導電膜と第１酸化膜とをエッチングして、フローティングゲート２１１と第１ゲート絶縁膜２１０とを形成する。
【００２４】
図３３ないし図３８及び図４８ないし図５３は、ワードラインを形成する工程を図示する。
まず、基板全面に第３酸化膜２１３とポリシリコン膜でなされた第３導電膜２１４を形成して、第３導電膜２１４上に第２窒化膜２１５を順次形成する。この時、第３酸化膜２１３はＣＶＤ法によって形成されたＣＶＤ酸化膜または熱酸化法によって形成された熱酸化膜である。
【００２５】
続いて、ＣＭＰ（Ｃhｅｍｉｃａｌ Ｍｅｃhａｎｉｃａｌ Ｐｏｌｉｓhｉｎｇ）工程を実行してソースライン２０９が露出されるまで第２窒化膜２１５と第３導電膜２１４とをエッチングして基板を平坦化させる。ＣＭＰ工程によって第３導電膜２１４の一部を露出させる。第３導電膜２１４上に第２窒化膜２１５の代りにＳｉＯＮ膜を用いてＣＭＰ工程を実行することもできる。
ＣＭＰ工程後残っている窒化膜２１５ａを酸化マスクで酸化工程を実行してソースライン２０９の露出された部分と第３導電膜２１４ａの露出された部分とを酸化させて第４酸化膜２１６を選択的に形成する。
【００２６】
次に、酸化工程時酸化マスクとして作用した残っている窒化膜２１５ａを湿式エッチング法で除去してその下部の第３導電膜２１４ａを露出させる。第４酸化膜２１６をマスクにして第３導電膜２１４ａ及び第３酸化膜２１３をエッチングして第２ゲート絶縁膜２１７及びワードライン２１８を形成する。
本発明の一実施例によると、従来のスペーサ状でワードラインを形成する代わりに、第４酸化膜２１６をマスクとしてポリシリコン膜の第３導電膜２１４ａをエッチングしてワードラインを形成することによって、緩慢な側壁ではなくて、垂直な側壁構造及びその幅が均一なワードライン２１８が得られる。
【００２７】
図３９及び図４０そして図５４及び図５５は、ワードラインの側壁に窒化膜スペーサ及びドレイン接合領域を形成する工程である。
まず、基板全面に第５酸化膜２２０と第３窒化膜２２１とを順次蒸着し、次に、エッチバックしてワードライン２１８の側壁に窒化膜スペーサ２２３を形成する。
続いて、イオン注入用マスク（図面上には図示せず）を利用して露出された基板にソース接合領域と同一な導電型を有する不純物をイオン注入してドレイン接合領域２２４を形成する。
【００２８】
図４１及び図４２そして図５６及び図５７は、金属ラインを形成する工程である。
まず、シリサイド工程を遂行して露出されたソースライン２０７、ドレイン接合領域２２４そしてワードライン２１８にシリサイド膜２２６を形成する。
基板全面に層間絶縁膜２２７を蒸着し、次に、ドレイン接合領域２２４が露出されるように層間絶縁膜２２７をエッチングしてコンタクトホール２２８を形成する。続いて、金属膜を蒸着し、次に、パターニングしてコンタクトホール２２８を通してドレイン接合領域２２４とコンタクトされる金属ライン２２９を形成すると、本発明の一実施例によるスプリットゲート型フラッシュメモリ素子が製造される。
【００２９】
本発明の一実施例によると、その幅が均一であって垂直な側壁のワードライン２１８が得られるので、従来のスペーサ工程によって形成されたワードラインとは違ってワードラインの面積減少が防止されてワードライン自体の抵抗減少を防止できる。
また、ワードライン２１８の側壁が垂直な構造を得ることによって、後続工程で形成される窒化膜２２３もワードライン２１８と後続工程で形成されるドレイン接合領域とを十分に絶縁させるように形成されて、ワードライン２１８とドレイン接合領域２２４との短絡を防止できる。
更に、窒化膜スペーサ形成時に窒化膜残留物がワードライン上に存在しないため、シリサイド２２６の面積も十分に得られるのでワードラインの抵抗を減少させることができる。
【００３０】
図５８ないし図８７は、本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程を図示したものである。
本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の平面構造は、図１に図示されたレイアウトと同一であって、図５８ないし図７２は、図１のＡ−Ａ'線による断面構造を図示したものであって、図７３ないし図８７は、図Ｂ−Ｂ'線による断面構造を図示したものである。
図５８ないし図６２そして図７３ないし図７７に図示した工程は、図２８ないし図３２そして図４３ないし図４７に図示した工程と同一である。
【００３１】
まず、所定導電型の半導体基板３００上に第１酸化膜３０１でなされた第１ゲート絶縁膜３１０と、第２導電膜３０２でなされたフローティングゲート３１１と、第２酸化膜３０５でなされたスペーサ３０６とを形成する。
次に、フローティングゲート３１１間の半導体基板３００に所定導電型すなわち基板と反対の導電型のソース接合領域３０７と、ソース接合領域３０７にコンタクトされるように第２導電膜でなされたソースライン３０９とを形成する。
第１導電膜及び第２導電膜はポリシリコン膜である。
【００３２】
図６３ないし図６８及び図７８ないし図８３を参照すると、基板全面に第３酸化膜３１３と第３導電膜３１４とを形成し、次に、さらに窒化膜３１５を順次形成する。第３酸化膜３１３はＣＶＤ酸化膜または熱酸化膜中の一つである。
ＣＭＰ工程を実行して第３導電膜３１４が露出されるように窒化膜３１５と第３導電膜３１４とを所定厚さにエッチングして基板を平坦化させる。
ＣＭＰ工程後に残っている窒化膜３１５ａを酸化マスクとして残っている第３導電膜３１４ａの露出された部分を酸化させて第４酸化膜３１６を形成する。
第３導電膜３１４上に形成された窒化膜３１５の代りにＳｉＯＮ膜を形成してＣＭＰ工程を実行することもできる。
酸化工程時に酸化マスクとして作用した残っている窒化膜３１５ａを湿式エッチング法で除去し、次に、第４酸化膜３１６をマスクにして第３導電膜３１４ａ中の窒化膜３１５ａの除去によって露出された部分及びその下部の第３酸化膜３１３をエッチングする。
【００３３】
続いて、酸化膜３１６を除去し、次に、感光膜（図面上には図示せず）をマスクとして第３導電膜３１４ａ及び第３酸化膜３１３をエッチングして第２ゲート絶縁膜３１７及びワードライン３１８を形成する。
発明の他の実施例においても前述の実施例と同様に、垂直な側壁構造及び第１スペーサとオーバーラップされる構造のワードライン３１８が得られる。
【００３４】
図６９及び図７０そして図８４及び図８５は、ワードラインの側壁に窒化膜スペーサ及びドレイン接合領域を形成する工程である。
まず、基板全面に第５酸化膜２２０と窒化膜３２１とを順次蒸着し、次に、エッチバックしてワードライン３１８の側壁に窒化膜スペーサ３２３を形成する。続いて、露出された基板にソース接合領域２０７と同一な導電型を有する不純物をイオン注入してドレイン接合領域３２４を形成する。
【００３５】
図７１及び図７２そして図８６及び図８７は、金属ラインを形成する工程である。
まず、シリサイド工程を遂行して露出されたドレイン接合領域３２４及びソースライン３０９そしてワードライン３１８にシリサイド膜３２６を形成する。
基板全面に層間絶縁膜３２７を蒸着し、次に、ドレイン接合領域３２４が露出されるように層間絶縁膜３２７をエッチングしてコンタクトホール３２８を形成する。
続いて、金属膜を蒸着し、次に、パターニングしてコンタクトホール３２８を通してドレイン接合領域３２４とコンタクトされる金属ライン３２９を形成すると、本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子が製造される。
【００３６】
【発明の効果】
前述したような本発明のスプリットゲート型フラッシュメモリ素子及びその製造方法は、ワードラインの側壁を垂直に形成して、その幅を均一に形成することによってワードラインの面積減少による抵抗減少を防止できる。また、後続の工程で形成される窒化膜スペーサがワードラインの側壁にのみ形成されるので、ワードライン上に窒化膜が残存するようになることを防止できる。これによりワードラインの抵抗増加を防止して、窒化膜スペーサによってドレイン接合領域とワードラインとの間の短絡を防止できる。
【００３７】
本発明の望ましい実施例を参照して実施の形態を説明したが、本技術分野の熟練された当業者は添付の特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができる。したがって、本発明の保護範囲は特許請求の技術的範囲によって定められる。
【図面の簡単な説明】
【図１】通常的なスプリットゲート型フラッシュメモリ素子のレイアウト図。
【図２】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図８】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図９】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１０】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１１】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１２】 図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１３】図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１４】図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１５】図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１６】図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１７】図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１８】図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１９】図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図２０】図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図２１】図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図２２】従来のスプリットゲート型フラッシュメモリ素子のプログラム及び消去作動を説明するための図面。
【図２３】従来のスプリットゲート型フラッシュメモリ素子のプログラム及び消去作動を説明するための図面。
【図２４】従来のスプリットゲート型フラッシュメモリ素子から発生する問題点を説明するための図面。
【図２５】従来のスプリットゲート型フラッシュメモリ素子から発生する問題点を説明するための図面。
【図２６】従来のスプリットゲート型フラッシュメモリ素子から発生する問題点を説明するための図面。
【図２７】従来のスプリットゲート型フラッシュメモリ素子から発生する問題点を説明するための図面。
【図２８】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図２９】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３０】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３１】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３２】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３３】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３４】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３５】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３６】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３７】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３８】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３９】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４０】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４１】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４２】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４３】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４４】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４５】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４６】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４７】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４８】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４９】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５０】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５１】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５２】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５３】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５４】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５５】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５６】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５７】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５８】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５９】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６０】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６１】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６２】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６３】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６４】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６５】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６６】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６７】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６８】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６９】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７０】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７１】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７２】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７３】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７４】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７５】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７６】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７７】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７８】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７９】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図８０】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図８１】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図８２】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図８３】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図８４】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図８５】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図８６】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図８７】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【符号の説明】
１００：半導体基板
１０１：第1酸化膜
１０２：第1導電膜
１０３：ＳＴＩ型フィールド酸化膜
１０４：第2窒化膜
１０５：第2酸化膜
１０６：酸化膜スペーサ
１０７：ソース接合領域
１０９：ソースライン
１１０：第1ゲート絶縁膜
１１１：フローティングゲート
１１３：第3酸化膜
１１４：第3導電膜
１１５：第2ゲート絶縁膜
１１６：ワードライン
１１８：窒化膜スペーサ
１１９：ドレイン接合領域
１２０：シリサイド膜
１２１：層間絶縁膜
１２２：コンタクトホール
１２３：金属ライン
１３０：窒化膜残余物
１４０：短絡回路
２００：半導体基板
２０１：第1酸化膜
２０２：第1導電膜
２０３：ＳＴＩ型フィールド酸化膜
２０４：第1窒化膜
２０５：第2酸化膜
２０６：酸化膜スペーサ
２０７：ソース接合領域
２０９：ソースライン
２１０：第1絶縁膜
２１１：フローティングゲート
２１３：第3酸化膜
２１４：第3導電膜
２１５：第2窒化膜
２１６：第4酸化膜
２１７：第2ゲート絶縁膜
２１８：ワードライン
２２０：第5酸化膜
２２１：第3窒化膜
２２３：窒化膜スペーサ
２２４：ドレイン接合領域
２２６：シリサイド膜
２２７：層間絶縁膜
２２８：コンタクトホール
２２９：金属ライン
３００：半導体基板
３０１：第1酸化膜
３０２：第2導電膜
３０５：第2酸化膜
３０６：酸化膜スペース
３０７：ソース接合領域
３０９：ソースライン
３１０：第1ゲート絶縁膜
３１１：フローティングゲート
３１３：第3酸化膜
３１４：第３導電膜
３１５：窒化膜
３１６：第4酸化膜
３１７：第2ゲート絶縁膜
３１８：ワードライン
３２０：第5酸化膜
３２１：窒化膜
３２３：窒化膜スペーサ
３２４：ドレイン接合領域
３２６：シリサイド膜
３２７：層間絶縁膜
３２８：コンタクトホール
３２９：金属ライン
【発明の属する技術分野】
本発明はスプリットゲートを有するフラッシュメモリ素子に係り、さらに具体的には、ワードラインの抵抗を減少でき、ドレインとワードラインとの間の短絡を防止できるフラッシュメモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
スプリットゲート型フラッシュメモリ素子は、データ貯蔵用素子として使用量が急激に最近増加している。
図１は、通常的なスプリットゲート型フラッシュメモリ素子の平面構造であって、図２ないし図１１は、図１のＡ−Ａ'線による断面構造であって、図１２ないし図２１は、図１のＢ−Ｂ'線による断面構造である。
図２ないし図２１を参照して、従来のスプリットゲート型フラッシュメモリ素子の製造方法を説明する。
【０００３】
図２及び図１２を参照すると、半導体基板１００のアクティブ領域上に第１酸化膜１０１を形成して、さらにポリシリコン膜でなされた第１導電膜１０２を蒸着し、フィールド領域にフィールド酸化膜１０３を形成する。フィールド酸化膜１０３はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）工程、ＰＢＬ（Ｐｏｌｙ−Ｂｕｆｆｅｒｅｄ ＬＯＣＯＳ）工程またはＳＴＩ（ｓhａｌｌｏｗ Ｔｒｅｎｃh ｉｓｏｌａｔｉｏｎ）工程などを実行してフィールド酸化膜１０３を形成する。
【０００４】
図２及び図１２にはＳＴＩ工程を実行してトレンチ型フィールド酸化膜１０３を形成する場合を例示した。
ＳＴＩ工程によるフィールド酸化膜の形成方法を説明すると、まず、基板全面に第１酸化膜１０１と第１導電膜１０２とを形成してさらに第１窒化膜（図面上には図示せず）を蒸着する。
第１窒化膜、第１導電膜１０２及び第１酸化膜１０１を通常的なフォトエッチング工程を通してパターニングして基板中のフィールド領域に該当する部分を露出させて、続いて、露出された基板をエッチングしてトレンチ（図面上に図示せず）を形成する。
【０００５】
次に、トレンチを含んだ第１窒化膜上に酸化膜を蒸着して、第１窒化膜が露出されるまでＣＭＰ工程を進行して、トレンチ内に酸化膜を埋め立ててＳＴＩ型フィールド酸化膜１０３を形成する、続いて、第１導電膜１０２上に残っている第１窒化膜を除去する。
ＳＴＩ型フィールド酸化膜１０３を形成し、次に、基板上に第２窒化膜１０４を蒸着し、次に、通常的なフォトエッチング工程を遂行して第１導電膜１０２の一部が露出されるようにパターニングする。
【０００６】
図３及び図１３を参照すると、第２窒化膜１０４及び第１導電膜１０２上に第２酸化膜１０５を蒸着する。図面上には図示しなかったが、第２酸化膜１０５を蒸着する前に、第２窒化膜１０４をマスクとして第１導電膜１０２を一定厚さにエッチングし、または酸化工程を遂行して露出された第１導電膜１０２を一定厚さに酸化させ、次に、第２酸化膜１０５を蒸着する。したがって、第１導電膜１０２中の露出された部分の厚さが相対的に露出されない部分より薄くなるようにする。
【０００７】
図４及び図１４を参照すると、第２酸化膜１０５をエッチバックして第２窒化膜１０４の側壁に酸化膜スペーサ１０６を形成する。続いて、スペーサ１０６をマスクとして露出された第１導電膜１０２と第１酸化膜１０１とをエッチングして基板を露出させる。
スペーサ１０６及び第２窒化膜１０４をマスクとして基板の露出された部分に所定導電型の不純物、すなわち基板と反対の導電型の不純物をイオン注入してソース接合領域１０７を形成する。
この時、図面上には図示していないが、スペーサ１０６をマスクにして第１導電膜１０２及び第１酸化膜１０１のエッチング時に第１導電膜１０２の側面が露出されるが、後続工程で形成されるソースラインとの短絡を防止するために基板全面にＣＶＤ（ｃhｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）酸化膜を形成し、次に、エッチバックして最終的に図４及び図１４のように第１導電膜を包む構造のスペーサ１０６が形成されるようになる。ＣＶＤ酸化膜の代りに熱酸化工程による熱酸化膜を形成することもできる。
【０００８】
図５及び図１５を参照すると、基板全面にポリシリコン膜でなされた第２導電膜を蒸着し、次に、エッチバックしてソース接合領域１０７と直接コンタクトされるソースライン１０９を形成する。この時、ソースライン１０９はスペーサ１０６によって第１導電膜１０２と絶縁される。
図６及び図１６を参照すると、りん酸を利用して第２窒化膜１０４を選択的に除去し、次に、スペーサ１０６をセルフマスクとして第１導電膜１０２と第１酸化膜１０１とをエッチングする。このようにして、第１ゲート絶縁膜１１０とフローティングゲート１１１とが形成される。
【０００９】
図７及び図１７に示すように第３酸化膜１１３とポリシリコン膜とでなされた第３導電膜１１４を蒸着し、次に、図８及び図１８に示すようにエッチバックしてスペーサ１０６の側壁に第２ゲート絶縁膜１１５及びワードライン１１６を形成する。
続いて、図９及び図１９に示すように第４酸化膜と第３窒化膜とを基板全面に蒸着し、次に、エッチバックしてワードライン１１６の側壁に窒化膜でなされたスペーサ１１８を形成して、基板のドレイン接合領域が形成される部分を露出させる。
【００１０】
図１０及び図２０に示すようにイオン注入用マスク（図面上には図示せず）を利用して露出された基板にソース接合領域と同一な導電型の不純物をイオン注入してドレイン接合領域１１９を形成する。
続いて、図１１及び図２１に示すようにシリサイド工程を通してソースライン１０９、ドレイン接合領域１１９及びワードライン１１６上にシリサイド膜１２０を形成して、基板全面に層間絶縁膜１２１を形成してドレイン接合領域１１９が露出されるようにコンタクトホール１２２を形成する。
最終的に、層間絶縁膜１２１上にコンタクトホール１２２を通してドレイン接合領域１１９とコンタクトされる金属ライン１２３を形成する。このようにして従来のスプリットゲート型フラッシュメモリ素子が製造される。
【００１１】
前述したようなスプリットゲート型フラッシュメモリ素子のプログラム及び消去作動を図２２及び図２３を参照して説明する。
まず、図２２を参照してプログラム作動を説明すると、ソースライン１０９を通してソース接合領域１０７に高電圧ＶＤＤを印加し、ドレイン接合領域１１９に低電圧０Ｖを印加する。ドレイン領域１１９で発生した電子はワードライン１１６に印加されたスレッショルド電圧Ｖｔhによって弱く反転された（ｗｅａｋｌｙ−ｉｎｖｅｒｔｅｄ）チャネル領域を通してソース接合領域１０７に向けて移動する。
ソース接合領域１０７に向けて移動する電子はソースライン１０９に印加された高電圧に接続されたフローティングゲート１１１とドレイン接合領域１１９との間の電位差によって励起されてフローティングゲート１１１に注入される。すなわち、プログラム作動はフローティングゲート１１１へのホットキャリヤ注入（hｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ）によってなされる。
【００１２】
一方、消去作動は図２３に図示したように、ワードライン１１１に高電圧ＶＤＤを印加してソース及びドレイン接合領域１０７、１１９に低電圧０Ｖを印加すればフローティングゲートにチャージされた電子がワードライン１１１に印加された高電圧によってワードライン１１１にＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄhｅｉｍ）トンネリングされて消去される。
【００１３】
【発明が解決しようとする課題】
しかしながら、前述したようなスプリットゲート型フラッシュ素子は、ワードライン抵抗が増加し、ワードラインとドレインとの間に短絡が発生する問題点がある。これを図２４ないし図２５を参照して詳細に説明する。
【００１４】
第一に、図２４に図示したように、第３導電膜であるポリシリコン膜を蒸着し、次に、パターニングする時にポリシリコン膜がオーバエッチングされてワードライン１１６ａが緩慢に形成されてその高さが低くなる。これによりワードライン１１６ａの断面積が小さくなってワードライン自体の抵抗が高まる問題点があった。
第二に、ワードライン１１６ａが高さが低くなることによって図２５のように窒化膜１１８ａを蒸着し、次に、エッチバックすれば図２６のようにワードライン１１６ａの側面にスペーサ１１８ｂが形成されるのみならずワードライン１１６ａ上にも窒化膜残余物１３０が残る。また、ワードライン１１６ａの側壁に形成された窒化膜スペーサ１１８ｂの面積も小さくなる。
したがって、図２７に図示したようにシリサイド工程を実行してワードライン１１６ａとドレイン領域１１９とにシリサイド１２０を形成すれば、窒化膜スペーサ１１８ｂがワードライン１１６ａとドレイン１１９との間を十分に絶縁できなくなって、ワードラインとドレインとの間に短絡１４０が発生する問題点があった。
更に、ワードライン１１６ａ上に残っている窒化膜残留物１３０によってワードライン１１６ａ上に形成されるシリサイド１２０の面積が減少するようになってやはり抵抗が増加する問題点があった。
【００１５】
本発明は、前述したような従来技術の問題点を解決するため、ワードラインの抵抗を減少させることができるスプリットゲート型フラッシュメモリ素子及びその製造方法を提供することを目的とする。
また本発明は、ワードラインとドレイン接合領域との間の短絡を防止できるスプリットゲート型フラッシュメモリ素子及びその製造方法を提供することを目的とする。
さらに本発明は、ワードラインの側壁を垂直に形成することによってワードラインの面積減少による抵抗増加を防止できるスプリットゲート型フラッシュメモリ素子及びその製造方法を提供することを目的とする。
また本発明は、ワードラインの側壁に形成される窒化膜スペーサによってソース／ドレイン接合領域とワードラインとの間を十分に絶縁させることによって、それらの間の短絡を防止できるスプリットゲート型フラッシュメモリ素子及びその製造方法を提供することを目的とする。
また本発明は、ワードライン側壁にのみ窒化膜スペーサを形成することによってワードライン上の窒化膜残留物によるシリサイドの面積減少によるワードラインの抵抗増加を防止できるスプリットゲート型フラッシュメモリ素子及びその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
このような目的を達成するための本発明は、
所定導電型の半導体基板と、半導体基板上に形成された第１ゲート絶縁膜及びフローティングゲートと、フローティングゲートを包むように基板上に形成された第１スペーサと、第１スペーサとオーバーラップされて基板に形成される、基板と反対の導電型の第１接合領域と、第１スペーサの側壁に形成された第２ゲート絶縁膜及びワードラインと、ワードラインの側壁に形成された第２スペーサと、第１スペーサと接して第１接合領域上に形成された第１導電性ラインと、ワードライン及び第２スペーサとオーバーラップされて基板に形成される、第１接合領域と同一な導電型の第２接合領域と、第２接合領域を露出させるコンタクトホールを備えた、基板全面にかけて形成された層間絶縁膜と、コンタクトホールを通して第２接合領域とコンタクトされる第２導電性ラインとを備え、
ワードラインは、その幅が均一であって第２スペーサと接するその側壁が垂直な構造を有するスプリットゲート型フラッシュメモリ素子を提供することを特徴とする。
【００１７】
また、本発明は、
所定導電型の半導体基板と、半導体基板上に形成された第１ゲート絶縁膜及びフローティングゲートと、フローティングゲートを包むように基板上に形成された第１スペーサと、第１スペーサとオーバーラップされて基板に形成される、基板と反対の導電型の第１接合領域と、第１スペーサの側壁に形成された第２ゲート絶縁膜及びワードラインと、ワードラインの側壁に形成された第２スペーサと、第１スペーサと接して第１接合領域上に形成された第１導電性ラインと、ワードライン及び第２スペーサとオーバーラップされて基板に形成される、第１接合領域と同一な導電型の第２接合領域と、第２接合領域を露出させるコンタクトホールを備えた、基板全面にかけて形成された層間絶縁膜と、コンタクトホールを通して第２接合領域とコンタクトされる第２導電性ラインとを備え、
ワードラインは、第２スペーサと接するその側壁が垂直な構造を有し、ワードラインの一部分は、第１スペーサとオーバーラップするように形成されるスプリットゲート型フラッシュメモリ素子を提供することを特徴とする。
【００１８】
また、本発明は、
表面上に形成された第１ゲート絶縁膜を有するフローティングゲートと、フローティングゲートを包むように形成された第１スペーサと、第１スペーサとオーバーラップされて形成された、所定導電型の第１接合領域と、第１スペーサと接して、第１接合領域上に形成された第１導電性ラインと、を備えた第１接合領域と反対の導電型の半導体基板を提供する第１段階と、基板全面に第１絶縁膜と第１導電膜と第２絶縁膜とを順次形成する第２段階と、第１導電性ライン及び第１導電膜の一部分が露出されるように第２絶縁膜及び第１導電膜を所定厚さにエッチングする第３段階と、露出された第１導電性ライン及び第１導電膜の一部分に第３絶縁膜を形成する第４段階と、残っている第２絶縁膜を除去してその下部の第１導電膜を露出させる第５段階と、第３絶縁膜をマスクとする第２絶縁膜の除去によって露出された第１導電膜及び第１絶縁膜をエッチングして第２ゲート絶縁膜及びワードラインを形成する第６段階と、ワードラインの側壁に第２スペーサを形成する第７段階と、ワードライン及び第２スペーサとオーバーラップされる、第１接合領域と同一な導電型の第２接合領域を基板に形成する第８段階と、第２接合領域を露出させるコンタクトホールを備えた層間絶縁膜を基板全面に形成する第９段階と、コンタクトホールを通して第２接合領域とコンタクトされる第２導電性ラインを形成する第１０段階と、
を備えるスプリットゲート型フラッシュメモリ素子の製造方法を提供することを特徴とする。
【００１９】
第１接合領域は、ソース接合領域であって、第２接合領域は、ドレイン接合領域であり、第１導電性ラインは、ポリシリコン膜でなされたソースラインであって、第２導電性ラインは、金属ラインでなされる。
第３段階で、第２絶縁膜と第１導電膜とは第１導電性ラインが露出されるまでＣＭＰ工程を通して所定厚さにエッチングされ、
第４段階で、第３絶縁膜は、第２絶縁膜をマスクとした酸化工程を通して選択的に形成された酸化膜であることを特徴とする。
第２絶縁膜は、窒化膜及びＳｉＯＮ膜のうちの一つであって、ワードラインは、その幅が均一であって第２スペーサと接する側壁が垂直な構造を有することを特徴とする。
【００２０】
また、本発明は、
表面上に形成された第１ゲート絶縁膜を有するフローティングゲートと、フローティングゲートを包むように形成された第１スペーサと、第１スペーサとオーバーラップされて形成された、所定導電型の第１接合領域と、第１スペーサと接して、第１接合領域上に形成された第１導電性ラインと、を備えた第１接合領域と反対の導電型の半導体基板を提供する第１段階と、基板全面に第１絶縁膜と第１導電膜と第２絶縁膜とを順次形成する第２段階と、第１導電膜の一部分が露出されるように第２絶縁膜及び第１導電膜を所定厚さにエッチングする第３段階と、露出された第１導電膜の一部分に第３絶縁膜を形成する第４段階と、残っている第２絶縁膜を除去してその下部の第１導電膜を露出させる第５段階と、第３絶縁膜をマスクとする第２絶縁膜の除去によって露出された第１導電膜及び第１絶縁膜をエッチングする第６段階と、第３絶縁膜を除去する第７段階と、第１導電膜及び第１絶縁膜をパターニングしてワードライン及び第２ゲート絶縁膜を形成する第８段階と、ワードラインの側壁に第２スペーサを形成する第９段階と、ワードライン及び第２スペーサとオーバーラップされる、第１接合領域と同一な導電型の第２接合領域を基板に形成する第１０段階と、第２接合領域を露出させるコンタクトホールを備えた層間絶縁膜を基板全面に形成する第１１段階と、コンタクトホールを通して第２接合領域とコンタクトされる第２導電性ラインを形成する第１２段階と、
を備えるスプリットゲート型フラッシュメモリ素子の製造方法を提供することを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態をさらに具体的に説明するために、本発明による一実施例を添付図面を参照しながらさらに詳細に説明する。
図２８ないし図５７は、本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図である。
【００２２】
本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の平面構造は、図１に図示したレイアウトと同一であって、図２８ないし図４２は、図１のＡ−Ａ'線の断面構造による製造工程図であって、図４３ないし図５７は、図Ｂ−Ｂ'線の断面構造による製造工程図である。
図２８ないし図３２そして図４３ないし図４７に図示した工程は、図２ないし図６そして図１２ないし図１６に図示した工程と同一である。すなわち、所定導電型の半導体基板２００のアクティブ領域上に第１酸化膜２０１及び第１導電膜２０２そして半導体基板２００のフィールド領域上にＳＴＩ型フィールド酸化膜２０３を形成する。第１導電膜２０２の所定部分が露出されるように窒化膜２０４のパターンを形成し、次に、第２酸化膜２０５でなされたスペーサ２０６を第１窒化膜２０４の側壁に形成する。この時、本発明の実施例ではフィールド酸化膜２０３をＳＴＩ工程によって形成したが、ＬＯＣＯＳ工程、ＰＢＬ工程等によって形成する場合もあり、第１導電膜２０２中の第１窒化膜２０４のパターン形成によって露出された部分は露出されない部分に比べて相対的に薄い厚さを有する。
【００２３】
続いて、スペーサ２０６をマスクとして基板の露出された部分に所定導電型の不純物、すなわち基板と反対の導電型の不純物をイオン注入してソース接合領域２０７を形成して、ポリシリコン膜でなされた第２導電膜を蒸着し、次に、エッチバックしてソース接合領域２０７とコンタクトされるソースライン２０９を形成する。
ソースライン２０９を形成し、次に、第１窒化膜２０４のパターンを除去して、スペーサ２０６をマスクとしてその下部の第１導電膜と第１酸化膜とをエッチングして、フローティングゲート２１１と第１ゲート絶縁膜２１０とを形成する。
【００２４】
図３３ないし図３８及び図４８ないし図５３は、ワードラインを形成する工程を図示する。
まず、基板全面に第３酸化膜２１３とポリシリコン膜でなされた第３導電膜２１４を形成して、第３導電膜２１４上に第２窒化膜２１５を順次形成する。この時、第３酸化膜２１３はＣＶＤ法によって形成されたＣＶＤ酸化膜または熱酸化法によって形成された熱酸化膜である。
【００２５】
続いて、ＣＭＰ（Ｃhｅｍｉｃａｌ Ｍｅｃhａｎｉｃａｌ Ｐｏｌｉｓhｉｎｇ）工程を実行してソースライン２０９が露出されるまで第２窒化膜２１５と第３導電膜２１４とをエッチングして基板を平坦化させる。ＣＭＰ工程によって第３導電膜２１４の一部を露出させる。第３導電膜２１４上に第２窒化膜２１５の代りにＳｉＯＮ膜を用いてＣＭＰ工程を実行することもできる。
ＣＭＰ工程後残っている窒化膜２１５ａを酸化マスクで酸化工程を実行してソースライン２０９の露出された部分と第３導電膜２１４ａの露出された部分とを酸化させて第４酸化膜２１６を選択的に形成する。
【００２６】
次に、酸化工程時酸化マスクとして作用した残っている窒化膜２１５ａを湿式エッチング法で除去してその下部の第３導電膜２１４ａを露出させる。第４酸化膜２１６をマスクにして第３導電膜２１４ａ及び第３酸化膜２１３をエッチングして第２ゲート絶縁膜２１７及びワードライン２１８を形成する。
本発明の一実施例によると、従来のスペーサ状でワードラインを形成する代わりに、第４酸化膜２１６をマスクとしてポリシリコン膜の第３導電膜２１４ａをエッチングしてワードラインを形成することによって、緩慢な側壁ではなくて、垂直な側壁構造及びその幅が均一なワードライン２１８が得られる。
【００２７】
図３９及び図４０そして図５４及び図５５は、ワードラインの側壁に窒化膜スペーサ及びドレイン接合領域を形成する工程である。
まず、基板全面に第５酸化膜２２０と第３窒化膜２２１とを順次蒸着し、次に、エッチバックしてワードライン２１８の側壁に窒化膜スペーサ２２３を形成する。
続いて、イオン注入用マスク（図面上には図示せず）を利用して露出された基板にソース接合領域と同一な導電型を有する不純物をイオン注入してドレイン接合領域２２４を形成する。
【００２８】
図４１及び図４２そして図５６及び図５７は、金属ラインを形成する工程である。
まず、シリサイド工程を遂行して露出されたソースライン２０７、ドレイン接合領域２２４そしてワードライン２１８にシリサイド膜２２６を形成する。
基板全面に層間絶縁膜２２７を蒸着し、次に、ドレイン接合領域２２４が露出されるように層間絶縁膜２２７をエッチングしてコンタクトホール２２８を形成する。続いて、金属膜を蒸着し、次に、パターニングしてコンタクトホール２２８を通してドレイン接合領域２２４とコンタクトされる金属ライン２２９を形成すると、本発明の一実施例によるスプリットゲート型フラッシュメモリ素子が製造される。
【００２９】
本発明の一実施例によると、その幅が均一であって垂直な側壁のワードライン２１８が得られるので、従来のスペーサ工程によって形成されたワードラインとは違ってワードラインの面積減少が防止されてワードライン自体の抵抗減少を防止できる。
また、ワードライン２１８の側壁が垂直な構造を得ることによって、後続工程で形成される窒化膜２２３もワードライン２１８と後続工程で形成されるドレイン接合領域とを十分に絶縁させるように形成されて、ワードライン２１８とドレイン接合領域２２４との短絡を防止できる。
更に、窒化膜スペーサ形成時に窒化膜残留物がワードライン上に存在しないため、シリサイド２２６の面積も十分に得られるのでワードラインの抵抗を減少させることができる。
【００３０】
図５８ないし図８７は、本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程を図示したものである。
本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の平面構造は、図１に図示されたレイアウトと同一であって、図５８ないし図７２は、図１のＡ−Ａ'線による断面構造を図示したものであって、図７３ないし図８７は、図Ｂ−Ｂ'線による断面構造を図示したものである。
図５８ないし図６２そして図７３ないし図７７に図示した工程は、図２８ないし図３２そして図４３ないし図４７に図示した工程と同一である。
【００３１】
まず、所定導電型の半導体基板３００上に第１酸化膜３０１でなされた第１ゲート絶縁膜３１０と、第２導電膜３０２でなされたフローティングゲート３１１と、第２酸化膜３０５でなされたスペーサ３０６とを形成する。
次に、フローティングゲート３１１間の半導体基板３００に所定導電型すなわち基板と反対の導電型のソース接合領域３０７と、ソース接合領域３０７にコンタクトされるように第２導電膜でなされたソースライン３０９とを形成する。
第１導電膜及び第２導電膜はポリシリコン膜である。
【００３２】
図６３ないし図６８及び図７８ないし図８３を参照すると、基板全面に第３酸化膜３１３と第３導電膜３１４とを形成し、次に、さらに窒化膜３１５を順次形成する。第３酸化膜３１３はＣＶＤ酸化膜または熱酸化膜中の一つである。
ＣＭＰ工程を実行して第３導電膜３１４が露出されるように窒化膜３１５と第３導電膜３１４とを所定厚さにエッチングして基板を平坦化させる。
ＣＭＰ工程後に残っている窒化膜３１５ａを酸化マスクとして残っている第３導電膜３１４ａの露出された部分を酸化させて第４酸化膜３１６を形成する。
第３導電膜３１４上に形成された窒化膜３１５の代りにＳｉＯＮ膜を形成してＣＭＰ工程を実行することもできる。
酸化工程時に酸化マスクとして作用した残っている窒化膜３１５ａを湿式エッチング法で除去し、次に、第４酸化膜３１６をマスクにして第３導電膜３１４ａ中の窒化膜３１５ａの除去によって露出された部分及びその下部の第３酸化膜３１３をエッチングする。
【００３３】
続いて、酸化膜３１６を除去し、次に、感光膜（図面上には図示せず）をマスクとして第３導電膜３１４ａ及び第３酸化膜３１３をエッチングして第２ゲート絶縁膜３１７及びワードライン３１８を形成する。
発明の他の実施例においても前述の実施例と同様に、垂直な側壁構造及び第１スペーサとオーバーラップされる構造のワードライン３１８が得られる。
【００３４】
図６９及び図７０そして図８４及び図８５は、ワードラインの側壁に窒化膜スペーサ及びドレイン接合領域を形成する工程である。
まず、基板全面に第５酸化膜２２０と窒化膜３２１とを順次蒸着し、次に、エッチバックしてワードライン３１８の側壁に窒化膜スペーサ３２３を形成する。続いて、露出された基板にソース接合領域２０７と同一な導電型を有する不純物をイオン注入してドレイン接合領域３２４を形成する。
【００３５】
図７１及び図７２そして図８６及び図８７は、金属ラインを形成する工程である。
まず、シリサイド工程を遂行して露出されたドレイン接合領域３２４及びソースライン３０９そしてワードライン３１８にシリサイド膜３２６を形成する。
基板全面に層間絶縁膜３２７を蒸着し、次に、ドレイン接合領域３２４が露出されるように層間絶縁膜３２７をエッチングしてコンタクトホール３２８を形成する。
続いて、金属膜を蒸着し、次に、パターニングしてコンタクトホール３２８を通してドレイン接合領域３２４とコンタクトされる金属ライン３２９を形成すると、本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子が製造される。
【００３６】
【発明の効果】
前述したような本発明のスプリットゲート型フラッシュメモリ素子及びその製造方法は、ワードラインの側壁を垂直に形成して、その幅を均一に形成することによってワードラインの面積減少による抵抗減少を防止できる。また、後続の工程で形成される窒化膜スペーサがワードラインの側壁にのみ形成されるので、ワードライン上に窒化膜が残存するようになることを防止できる。これによりワードラインの抵抗増加を防止して、窒化膜スペーサによってドレイン接合領域とワードラインとの間の短絡を防止できる。
【００３７】
本発明の望ましい実施例を参照して実施の形態を説明したが、本技術分野の熟練された当業者は添付の特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができる。したがって、本発明の保護範囲は特許請求の技術的範囲によって定められる。
【図面の簡単な説明】
【図１】通常的なスプリットゲート型フラッシュメモリ素子のレイアウト図。
【図２】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図８】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図９】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１０】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１１】図１のＡ−Ａ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１２】 図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１３】図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１４】図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１５】図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１６】図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１７】図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１８】図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図１９】図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図２０】図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図２１】図１のＢ−Ｂ'線に沿う従来のスプリットゲート型フラッシュメモリ素子の製造工程図。
【図２２】従来のスプリットゲート型フラッシュメモリ素子のプログラム及び消去作動を説明するための図面。
【図２３】従来のスプリットゲート型フラッシュメモリ素子のプログラム及び消去作動を説明するための図面。
【図２４】従来のスプリットゲート型フラッシュメモリ素子から発生する問題点を説明するための図面。
【図２５】従来のスプリットゲート型フラッシュメモリ素子から発生する問題点を説明するための図面。
【図２６】従来のスプリットゲート型フラッシュメモリ素子から発生する問題点を説明するための図面。
【図２７】従来のスプリットゲート型フラッシュメモリ素子から発生する問題点を説明するための図面。
【図２８】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図２９】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３０】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３１】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３２】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３３】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３４】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３５】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３６】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３７】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３８】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図３９】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４０】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４１】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４２】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４３】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４４】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４５】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４６】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４７】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４８】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図４９】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５０】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５１】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５２】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５３】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５４】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５５】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５６】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５７】本発明の一実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５８】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図５９】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６０】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６１】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６２】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６３】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６４】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６５】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６６】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６７】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６８】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図６９】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７０】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７１】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７２】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７３】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７４】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７５】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７６】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７７】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７８】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図７９】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図８０】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図８１】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図８２】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図８３】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図８４】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図８５】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図８６】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【図８７】本発明の他の実施例によるスプリットゲート型フラッシュメモリ素子の製造工程図。
【符号の説明】
１００：半導体基板
１０１：第1酸化膜
１０２：第1導電膜
１０３：ＳＴＩ型フィールド酸化膜
１０４：第2窒化膜
１０５：第2酸化膜
１０６：酸化膜スペーサ
１０７：ソース接合領域
１０９：ソースライン
１１０：第1ゲート絶縁膜
１１１：フローティングゲート
１１３：第3酸化膜
１１４：第3導電膜
１１５：第2ゲート絶縁膜
１１６：ワードライン
１１８：窒化膜スペーサ
１１９：ドレイン接合領域
１２０：シリサイド膜
１２１：層間絶縁膜
１２２：コンタクトホール
１２３：金属ライン
１３０：窒化膜残余物
１４０：短絡回路
２００：半導体基板
２０１：第1酸化膜
２０２：第1導電膜
２０３：ＳＴＩ型フィールド酸化膜
２０４：第1窒化膜
２０５：第2酸化膜
２０６：酸化膜スペーサ
２０７：ソース接合領域
２０９：ソースライン
２１０：第1絶縁膜
２１１：フローティングゲート
２１３：第3酸化膜
２１４：第3導電膜
２１５：第2窒化膜
２１６：第4酸化膜
２１７：第2ゲート絶縁膜
２１８：ワードライン
２２０：第5酸化膜
２２１：第3窒化膜
２２３：窒化膜スペーサ
２２４：ドレイン接合領域
２２６：シリサイド膜
２２７：層間絶縁膜
２２８：コンタクトホール
２２９：金属ライン
３００：半導体基板
３０１：第1酸化膜
３０２：第2導電膜
３０５：第2酸化膜
３０６：酸化膜スペース
３０７：ソース接合領域
３０９：ソースライン
３１０：第1ゲート絶縁膜
３１１：フローティングゲート
３１３：第3酸化膜
３１４：第３導電膜
３１５：窒化膜
３１６：第4酸化膜
３１７：第2ゲート絶縁膜
３１８：ワードライン
３２０：第5酸化膜
３２１：窒化膜
３２３：窒化膜スペーサ
３２４：ドレイン接合領域
３２６：シリサイド膜
３２７：層間絶縁膜
３２８：コンタクトホール
３２９：金属ライン
Claims (18)
- 所定の導電型半導体基板と、
半導体基板上に形成された第１ゲート絶縁膜及びフローティングゲートと、
前記フローティングゲートを覆うように前記基板上に形成された第１スペーサと、
前記第１スペーサにオーバーラップされて基板に形成される、前記基板と反対の導電型の第１接合領域と、
前記第１スペーサの側壁に形成された第２ゲート絶縁膜及びワードラインと、
前記ワードラインの側壁に形成された第２スペーサと、
前記第１スペーサと接して前記第１接合領域上に平らな上部面を有するように形成された第１導電性ラインと、
前記ワードライン及び第２スペーサにオーバーラップされて基板に形成される、前記第１接合領域と同一な導電型の第２接合領域と、
前記第２接合領域を露出するコンタクトホールを備えた前記基板の全面にかけて形成された層間絶縁膜と、
前記コンタクトホールを介して第２接合領域にコンタクトされた第２導電性ラインとを含み、
前記第１スペーサ、前記ワードライン及び前記第１導電性ラインは互いに同一なレベルに位置する上部面を有し、前記ワードラインはその幅が均一であり、前記第２スペーサに接する、その側壁が垂直で平らな上部面の構造を有することを特徴とするスプリットゲート型フラッシュメモリ素子。 - 前記第１接合領域はソース接合領域であり、第２接合領域はドレイン接合領域であることを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ素子。
- 前記第１導電性ラインはポリシリコン膜からなるソースラインであり、第２導電性ラインは金属ラインからなっていることを特徴とする請求項２に記載のスプリットゲート型フラッシュメモリ素子。
- 前記第１スペーサは酸化膜からなり、前記第２スペーサは窒化膜からなっていることを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ素子。
- 所定の導電型半導体基板と、
半導体基板上に形成された第１ゲート絶縁膜及びフローティングゲートと、
前記フローティングゲートを覆うように前記基板上に形成された第１スペーサと、
前記第１スペーサとオーバーラップされて基板に形成される、前記基板と反対の導電型の第１接合領域と、
前記第１スペーサの側壁に形成された第２ゲート絶縁膜及びワードラインと、
前記ワードラインの側壁に形成された第２スペーサと、
前記第１スペーサと接して前記第１接合領域上に形成された第１導電性ラインと、
前記ワードライン及び第２スペーサにオーバーラップされて基板に形成される、前記第１接合領域と同一な導電型の第２接合領域と、
前記第２接合領域を露出するコンタクトホールを備えた、前記基板の全面にかけて形成された層間絶縁膜と、
前記コンタクトホールを介して第２接合領域にコンタクトされた第２導電性ラインとを備え、
前記ワードラインは第２スペーサと接する、その側壁が垂直の構造を有し、前記第１スペーサよりも高いレベルに位置する上部面を有し、前記第１スペーサを部分的に覆うように、オーバーラップするように形成されることを特徴とするスプリットゲート型フラッシュメモリ素子。 - 前記第１接合領域はソース接合領域であり、第２接合領域はドレイン接合領域であることを特徴とする請求項５に記載のスプリットゲート型フラッシュメモリ素子。
- 前記第１導電性ラインはポリシリコン膜からなるソースラインであり、第２導電性ラインは金属ラインからなっていることを特徴とする請求項６に記載のスプリットゲート型フラッシュメモリ素子。
- 前記第１スペーサは酸化膜からなり、前記第２スペーサは窒化膜からなっていることを特徴とする請求項５に記載のスプリットゲート型フラッシュメモリ素子。
- 表面上に形成された第１ゲート絶縁膜を有するフローティングゲートと、前記フローティングゲートを包むように形成された第１スペーサと、前記第１スペーサとオーバーラップされて基板に形成された所定導電型の第１接合領域と、前記第１スペーサと接して、前記第１接合領域上に形成された第１導電性ラインと、を備えた前記第１接合領域と反対の導電型の半導体基板を提供する第１段階と、
前記基板全面に第１絶縁膜と第１導電膜と第２絶縁膜とを順次形成する第２段階と、
前記第１導電性ライン及び第１導電膜の一部分が露出されるように前記第２絶縁膜及び第１導電膜を所定厚さにエッチングする第３段階と、
残存する前記第２絶縁膜をマスクとした選択酸化工程によって、前記露出された第１導電性ライン及び第１導電膜の一部分に第３絶縁膜を形成する第４段階と、
前記残っている第２絶縁膜を除去してその下部の第１導電膜を露出させる第５段階と、
前記第３絶縁膜をマスクとして、前記第２絶縁膜の除去によって露出された前記第１導電膜及び第１絶縁膜をエッチングして第２ゲート絶縁膜及びワードラインを形成する第６段階と、
前記ワードラインの側壁に第２スペーサを形成する第７段階と、
前記ワードライン及び第２スペーサとオーバーラップされる、前記第１接合領域と同一な導電型の第２接合領域を基板に形成する第８段階と、
前記第２接合領域を露出させるコンタクトホールを備えた層間絶縁膜を基板全面に形成する第９段階と、
前記コンタクトホールを通して前記第２接合領域とコンタクトされる第２導電性ラインを形成する第１０段階と、
を備え、前記ワードラインは、その幅が均一であって前記第２スペーサと接する側壁が垂直な構造を有することを特徴とするスプリットゲート型フラッシュメモリ素子の製造方法。 - 前記第１接合領域は、ソース接合領域であって、第２接合領域は、ドレイン接合領域であることを特徴とする請求項９に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
- 前記第１導電性ラインは、ポリシリコン膜でなされたソースラインであって、第２導電性ラインは、金属ラインでなされることを特徴とする請求項１０に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
- 前記第３段階で、前記第２絶縁膜と第１導電膜とは、前記第１導電性ラインが露出されるまでＣＭＰ工程を通して所定厚さにエッチングされることを特徴とする請求項９に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
- 前記第２絶縁膜は、窒化膜及びＳｉＯＮ膜のうちの一つであることを特徴とする請求項９に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
- 表面上に形成された第１ゲート絶縁膜を有するフローティングゲートと、前記フローティングゲートを包むように形成された第１スペーサと、前記第１スペーサとオーバーラップされて基板に形成された所定導電型の第１接合領域と、前記第１スペーサと接して、前記第１接合領域上に形成された第１導電性ラインと、を備えた前記第１接合領域と反対の導電型の半導体基板を提供する第１段階と、
前記基板全面に第１絶縁膜と第１導電膜と第２絶縁膜とを順次形成する第２段階と、
前記第１導電膜の一部分が露出されるように前記第２絶縁膜及び第１導電膜を所定厚さにエッチングする第３段階と、
残存する前記第２絶縁膜をマスクとした選択酸化工程によって、前記露出された第１導電膜の一部分に第３絶縁膜を形成する第４段階と、
前記残っている第２絶縁膜を除去してその下部の第１導電膜を露出させる第５段階と、
前記第３絶縁膜をマスクとして、前記第２絶縁膜の除去によって露出された前記第１導電膜及び第１絶縁膜をエッチングする第６段階と、
前記第３絶縁膜を除去する第７段階と、
前記第１導電膜及び第１絶縁膜をパターニングしてワードライン及び第２ゲート絶縁膜を形成する第８段階と、
前記ワードラインの側壁に第２スペーサを形成する第９段階と、
前記ワードライン及び第２スペーサとオーバーラップされる、前記第１接合領域と同一な導電型の第２接合領域を基板に形成する第１０段階と、
前記第２接合領域を露出させるコンタクトホールを備えた層間絶縁膜を基板全面に形成する第１１段階と、
前記コンタクトホールを通して前記第２接合領域とコンタクトされる第２導電性ラインを形成する第１２段階と、
を備え、前記ワードラインは、前記第２スペーサと接する側壁が垂直な構造を有し、前記ワードラインの一部分が前記第１スペーサとオーバーラップするように形成されることを特徴とするスプリットゲート型フラッシュメモリ素子の製造方法。 - 前記第１接合領域は、ソース接合領域であって、第２接合領域は、ドレイン接合領域であることを特徴とする請求項１４に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
- 前記第１導電性ラインは、ポリシリコン膜でなされたソースラインであって、第２導電性ラインは、金属ラインでなされることを特徴とする請求項１４に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
- 前記第２絶縁膜は、窒化膜及びＳｉＯＮ膜のうちの一つであることを特徴とする請求項１４に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
- 前記第１スペーサは、酸化膜スペーサであって、第２スペーサは、窒化膜スペーサであることを特徴とする請求項１４に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-009325 | 2001-02-23 | ||
| KR10-2001-0009325A KR100368594B1 (ko) | 2001-02-23 | 2001-02-23 | 스플릿 게이트형 플래쉬 메모리소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002261176A JP2002261176A (ja) | 2002-09-13 |
| JP4217406B2 true JP4217406B2 (ja) | 2009-02-04 |
Family
ID=19706186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002014861A Expired - Fee Related JP4217406B2 (ja) | 2001-02-23 | 2002-01-23 | スプリットゲート型フラッシュメモリ素子およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6524915B2 (ja) |
| JP (1) | JP4217406B2 (ja) |
| KR (1) | KR100368594B1 (ja) |
| DE (1) | DE10208577B4 (ja) |
| TW (1) | TW497224B (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6627946B2 (en) * | 2000-09-20 | 2003-09-30 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with control gates protruding portions |
| US6541324B1 (en) * | 2001-11-02 | 2003-04-01 | Silicon Storage Technology, Inc. | Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region |
| KR100416380B1 (ko) * | 2001-12-18 | 2004-01-31 | 삼성전자주식회사 | 플래시 메모리 형성 방법 |
| KR100435261B1 (ko) * | 2002-08-07 | 2004-06-11 | 삼성전자주식회사 | 스플릿 게이트형 플래쉬 메모리소자의 제조방법 |
| TW550827B (en) * | 2002-08-15 | 2003-09-01 | Nanya Technology Corp | Floating gate and method thereof |
| US7041600B2 (en) * | 2003-06-30 | 2006-05-09 | International Business Machines Corporation | Methods of planarization |
| KR100518588B1 (ko) * | 2003-08-07 | 2005-10-04 | 삼성전자주식회사 | 더블 플로팅 게이트 구조를 가지는 스플릿 게이트형비휘발성 반도체 메모리 소자 및 그 제조 방법 |
| KR100532352B1 (ko) | 2003-08-21 | 2005-12-01 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US20050082601A1 (en) * | 2003-10-20 | 2005-04-21 | Wen-Ting Chu | Split gate field effect transistor with a self-aligned control gate |
| KR100505714B1 (ko) * | 2003-11-26 | 2005-08-03 | 삼성전자주식회사 | 스플릿 게이트형 플래쉬 메모리 장치의 제조 방법 |
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| KR100539247B1 (ko) * | 2004-02-04 | 2005-12-27 | 삼성전자주식회사 | 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법 |
| JP4629982B2 (ja) * | 2004-02-13 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 不揮発性記憶素子およびその製造方法 |
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| US20150349095A1 (en) * | 2014-06-03 | 2015-12-03 | Globalfoundries Singapore Pte. Ltd. | Methods for fabricating integrated circuits with nonvolatile memory devices |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2618011B1 (fr) * | 1987-07-10 | 1992-09-18 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire |
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-
2001
- 2001-02-23 KR KR10-2001-0009325A patent/KR100368594B1/ko not_active IP Right Cessation
- 2001-07-03 TW TW090116224A patent/TW497224B/zh not_active IP Right Cessation
- 2001-09-18 US US09/954,769 patent/US6524915B2/en not_active Expired - Fee Related
-
2002
- 2002-01-23 JP JP2002014861A patent/JP4217406B2/ja not_active Expired - Fee Related
- 2002-02-21 DE DE10208577A patent/DE10208577B4/de not_active Expired - Fee Related
- 2002-12-31 US US10/334,944 patent/US6683340B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE10208577B4 (de) | 2010-01-28 |
| KR100368594B1 (ko) | 2003-01-24 |
| US20020119629A1 (en) | 2002-08-29 |
| US6683340B2 (en) | 2004-01-27 |
| US20030092234A1 (en) | 2003-05-15 |
| JP2002261176A (ja) | 2002-09-13 |
| US6524915B2 (en) | 2003-02-25 |
| TW497224B (en) | 2002-08-01 |
| KR20020068926A (ko) | 2002-08-28 |
| DE10208577A1 (de) | 2002-09-12 |
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| A131 | Notification of reasons for refusal |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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