JP2023047286A - 半導体メモリ構造およびその製造方法 - Google Patents

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Abstract

【課題】改善された半導体メモリ構造およびその製造方法を提供する。【解決手段】半導体メモリ構造であって、デバイスセル領域、および該デバイスセル領域に近接するコンタクト形成領域を上部に有する基板と、前記デバイスセル領域内の前記基板上に配置されたメモリセルトランジスタであって、ゲート、および該ゲートと前記基板の間の電荷貯蔵構造を有し、前記ゲートは、前記コンタクト形成領域内に延長部を有する、メモリセルトランジスタと、前記デバイスセル領域内の前記ゲートの側壁上の第1のスペーサであって、第1のスペーサの高さを有する、第1のスペーサと、前記コンタクト形成領域内の前記ゲートの前記延長部の側壁上の第2のスペーサであって、前記第1のスペーサ高さよりも高い第2のスペーサ高さを有する、第2のスペーサと、を有する、半導体メモリ構造。【選択図】図１

Description

本発明は、半導体技術の分野に関し、特に、半導体メモリ構造およびその製造方法に関する。
半導体-酸化物-窒化物-酸化物-半導体（SONOS）不揮発性メモリのような、既存のメモリシステムは、コンタクト構造と電気的に接続するため、通常、デバイスセル領域のゲート端のコンタクト形成領域に、ゲート延長部を有する。
コンタクト形成領域にコンタクトホールを形成する前に、コンタクト形成領域の延長部の上の窒化ケイ素キャッピング層は、通常、リソグラフィプロセスおよびエッチングプロセスを用いて除去される。従って、コンタクト形成領域における延長部の高さは、デバイスセル領域におけるゲートの高さよりも低い。また、プロセスマージンを高めるため、コンタクト形成領域の延長部は、デバイスセル領域のゲートよりも大きなゲート長を有する。
前述の従来技術の1つの問題は、リソグラフィプロセスおよびエッチングプロセスにより、コンタクトホールが定められた際に、下側の活性領域からの位置オフセットが存在し得ることである。これは、AAオフセットとも称される。ポリシリコンコンタクトホールのオーバーエッチング量は、通常、拡散領域上のコンタクトホールのオーバーエッチング量よりも多いため、スペーサエッチングスルーのような欠陥が生じる場合がある。
さらに、従来の技術では、ゲートの高さは、約2900オングストローム（1800オングストロームの厚さを有するポリシリコン層と1100オングストロームの厚さを有する窒化ケイ素キャッピング層の合計の高さ）であり、側壁の高さも比較的高い。電極間のギャップの幅が小さくなればなるほど、ゲート間のギャップに対するアスペクト比は大きくなる。ゲート間のギャップは、誘電体層により完全に充填することは容易ではなく、従ってボイドが形成され、その結果、コンタクトホールが金属で充填された際、コンタクトブリッジの問題が生じ、これによりプロセス歩留まりが低下する。
米国特許第６７９７５５７号明細書 米国特許第９８１８７４７号明細書
本発明の一つの目的は、従来技術の問題または欠点を解決するため、改善された半導体メモリ構造およびその製造方法を提供することである。
本発明の一態様では、半導体メモリ構造であって、デバイスセル領域、および該デバイスセル領域に近接するコンタクト形成領域を上部に有する基板と、前記デバイスセル領域内の前記基板上に配置されたメモリセルトランジスタと、を有する、半導体メモリ構造が提供される。メモリセルトランジスタは、ゲート、および該ゲートと前記基板の間の電荷貯蔵構造を有する。前記ゲートは、前記コンタクト形成領域内に延長部を有する。前記デバイスセル領域内の前記ゲートの側壁には、第1のスペーサが配置される。第1のスペーサは、第1のスペーサの高さを有する。前記コンタクト形成領域内の前記ゲートの前記延長部の側壁には、第2のスペーサが配置される。第2のスペーサは、前記第1のスペーサ高さよりも高い第2のスペーサ高さを有する。
ある実施態様では、前記コンタクト形成領域は、トレンチ分離領域であり、前記デバイスセル領域に隣接する。
ある実施態様では、前記ゲートの延長部は、前記トレンチ分離領域上に直接配置される。
ある実施形態では、前記コンタクト形成領域内の延長部は、前記デバイスセル領域内の前記ゲートのゲート長と等しいゲート長を有する。
ある実施形態では、前記電荷貯蔵構造は、酸化物-窒化物-酸化物（ONO）膜を有する。
ある実施形態では、当該半導体メモリ構造は、さらに、前記コンタクト形成領域内の前記延長部、および前記デバイスセル領域内の前記ゲートを被覆するコンタクトエッチング停止層と、前記コンタクト形成領域内および前記デバイスセル領域内の前記コンタクトエッチング停止層を被覆する、層間誘電体層と、有する。
ある実施形態では、コンタクトエッチング停止層は、炭化ケイ素を有する。
ある実施形態では、半導体メモリ構造は、さらに、前記層間誘電体層内にあり、前記コンタクト形成領域内の前記ゲートの前記延長部と直接接触するコンタクトプラグを有する。前記コンタクトプラグは、前記コンタクトエッチング停止層により包囲される。
本発明の別の態様では、半導体メモリ構造を形成する方法が提供される。デバイスセル領域、および該デバイスセル領域に近接するコンタクト形成領域を上部に有する基板が提供される。前記デバイスセル領域内の前記基板上に、メモリセルトランジスタが形成される。前記メモリセルトランジスタは、ゲート、および前記ゲートと前記基板の間の電荷貯蔵構造を有する。前記ゲートは、前記コンタクト形成領域内に延長部を有する。前記デバイスセル領域内の前記ゲートの側壁には、第1のスペーサが形成される。第1のスペーサは、第1のスペーサ高さを有する。前記コンタクト形成領域内の前記ゲートの前記延長部の側壁には、第2のスペーサが形成される。前記第2のスペーサは、前記第1のスペーサ高さよりも高い第2のスペーサ高さを有する。
ある実施形態では、前記コンタクト形成領域は、トレンチ分離領域であり、前記デバイスセル領域に隣接する。
ある実施形態では、前記ゲートの前記延長部は、前記トレンチ分離領域上に直接配置される。
ある実施形態では、前記コンタクト形成領域内の前記延長部は、前記デバイスセル領域内の前記ゲートのゲート長と等しいゲート長を有する。
ある実施形態では、前記電荷貯蔵構造は、酸化物-窒化物-酸化物（ONO）膜を有する。
ある実施形態では、前記コンタクト形成領域内の前記延長部、および前記デバイスセル領域内の前記ゲートを被覆する、コンタクトエッチング停止層が形成される。前記コンタクト形成領域内および前記デバイスセル領域内の前記コンタクトエッチング停止層を被覆する、層間誘電体層が形成される。
ある実施形態では、前記コンタクトエッチング停止層は、炭化ケイ素を有する。
ある実施形態では、前記層間誘電体層内にコンタクトプラグが形成される。前記コンタクトプラグは、前記コンタクト形成領域内の前記ゲートの前記延長部と直接接触する。前記コンタクトプラグは、前記コンタクトエッチング停止層により包囲される。
本発明のこれらのおよび他の目的は、各種図面および図表に示された好適実施形態の以下の詳細な説明を読んだ後に、当業者に明らかになる。
本発明の一実施形態による半導体メモリ構造の部分的レイアウトを示す概略図である。 図1における線I－I’および線II－II’に沿って切断された半導体メモリ構造の概略的な断面図である。 本発明の一実施形態による半導体メモリ構造を形成する方法を示す概略図である。 本発明の一実施形態による半導体メモリ構造を形成する方法を示す概略図である。 本発明の一実施形態による半導体メモリ構造を形成する方法を示す概略図である。 本発明の一実施形態による半導体メモリ構造を形成する方法を示す概略図である。 本発明の一実施形態による半導体メモリ構造を形成する方法を示す概略図である。
本開示の以下の詳細な説明では、添付図面が参照される。図面は、本発明が実施される特定の実施形態の一部を構成し、本発明が実施される特定の実施形態を例示するために示される。これらの実施形態は、当業者が本発明を実施することができるよう、十分に詳細に記載されている。
他の実施形態が利用され、本発明の範囲から逸脱することなく、構造的、論理的、および電気的変更がなされてもよい。従って、以下の詳細な説明は、限定的なものと解してはならず、含まれる実施形態は、添付の特許請求の範囲によって定められる。
図1および図2を参照のこと。図1は、本発明の一実施形態による半導体メモリ構造の部分的レイアウトを示す概略図である。図2は、図1の線I－I’および線II－II’に沿って切断された半導体メモリ構造の概略的な断面図である。図1および図2に示すように、半導体メモリ構造1は、これに限られるものではないが、P型シリコン基板のような基板100を有する。基板100は、デバイスセル領域MCと、該デバイスセル領域MCに近接したコンタクト形成領域CTとを有する。
本発明の一実施形態では、基板100は、第1の方向D1に沿って延在する活性領域101と、該活性領域101を取り囲むトレンチ分離領域102とを有する。本発明の一実施形態では、コンタクト形成領域CTは、トレンチ分離領域102上に配置され、デバイスセル領域MCと隣接している。
本発明の一実施形態では、半導体メモリ構造1は、さらに、デバイスセル領域MC内の基板100上に配置されたメモリセルトランジスタSCを有する。本発明の一実施形態では、メモリセルトランジスタSCは、第2の方向D2に沿って延在するゲート110、および該ゲート110と基板100の間の電荷貯蔵構造120とを有する。本発明の一実施形態では、第2の方向D2は、第1の方向D1と直交する。
本発明の一実施形態では、例えば、ゲート110は、ポリシリコンゲートを含んでもよく、電荷貯蔵構造120は、酸化物-窒化物-酸化物（ONO）膜を含んでもよい。本発明の一実施形態では、メモリセルトランジスタSCは、さらに、基板100内に配置された拡散領域104および105、例えば、N＋拡散領域を有し、これは、メモリセルトランジスタSCのソースまたはドレインとして機能する。
本発明の一実施形態では、ゲート110は、コンタクト形成領域CTに配置された延長部110eを有する。本発明の一実施形態では、延長部110eは、ゲート110の端部に配置され、第2の方向D2に沿ってコンタクト形成領域CTに延在する。本発明の一実施形態では、延長部分110eは、トレンチ分離領域102上に直接配置される。
本発明の一実施形態では、半導体メモリ構造1は、さらに、これに限られるものではないが、例えば選択トランジスタとして、トランジスタSTを有する。本発明の一実施形態では、トランジスタSTは、例えば、共有拡散領域105を介して、メモリセルトランジスタSCと直列に接続されてもよい。本発明の一実施形態では、トランジスタSTは、ゲート110aと、ゲート誘電体層120aとを有する。本発明の一実施形態では、例えば、ゲート110aは、ポリシリコンゲートを有し、ゲート誘電体層120aは、シリコン酸化物膜を有してもよい。本発明の一実施形態では、トランジスタSTは、さらに、拡散領域106、例えば、N＋拡散領域を有する。
本発明の一実施形態では、半導体メモリ構造1は、さらに、デバイスセル領域MC内のゲート110の側壁に配置された第1のスペーサSP1を有する。半導体メモリ構造1は、さらに、コンタクト形成領域CTにおけるゲート110の延長部110eの側壁に配置された第2のスペーサSP2を有する。半導体メモリ構造1は、さらに、ゲート110aの側壁に配置された第3のスペーサSP3を有する。本発明の一実施形態では、第1のスペーサSP1、第2のスペーサSP2、および第3のスペーサSP3は、これに限られるものではないが、窒化ケイ素スペーサであってもよい。
本発明の一実施形態では、第1のスペーサSP1とゲート110の間に、薄い酸化物層151が提供され、第2のスペーサSP2とゲート110eの間に、薄い酸化物層152が提供され、第3のスペーサSP3とゲート110aの間に、分離のため薄い酸化物層153が提供されてもよい。また、ゲート110e上の窒化ケイ素キャッピング層に薄い酸化物層を使用して、熱リン酸湿式エッチングプロセス中に、第2のスペーサSP2が影響を受けることを抑制してもよい。
本発明の一実施形態では、第1のスペーサSP1は、第1の高さh1を有し、第2のスペーサSP2は、第2の高さh2を有する。本発明の一実施形態では、第2のスペーサSP2の第2の高さh2は、第1のスペーサSP1の第1の高さh1よりも高い。
本発明の一実施形態では、メモリセルトランジスタSCのゲート110は、デバイスセル領域MCの第1の方向D1においてゲート長L1を有し、延長部110eは、コンタクト形成領域CTの第1の方向D1においてゲート長L2を有する。本発明の一実施形態では、コンタクト形成領域CTの延長部110eのゲート長L2は、デバイスセル領域MCのゲート110のゲート長L1に等しい。
本発明の一実施形態では、図2に示すように、半導体メモリ構造1は、さらに、コンタクトエッチング停止層210を有し、これは、コンタクト形成領域CTにおける延長部110eと、デバイスセル領域MCにおけるゲート110、110aとを被覆する。本発明の一実施形態では、コンタクトエッチング停止層210は、炭化ケイ素を有する。
本発明の一実施形態では、半導体メモリ構造1は、さらに、シリコン酸化物膜または低誘電率（低k）材料のような層間誘電体層220を有し、これは、コンタクト形成領域CTおよびデバイスセル領域MCにおけるコンタクトエッチング停止層210を被覆する。
本発明の一実施形態では、半導体メモリ構造1は、さらに、コンタクトプラグC1を有し、これは、層間誘電体層220内に配置され、コンタクト形成領域CTにおける延長部110eと直接接触する。コンタクトプラグC1は、コンタクトエッチング停止層210により包囲される。本発明の一実施形態では、半導体メモリ構造1は、さらに、コンタクトプラグC2を有し、これは、デバイスセル領域MCにおける層間誘電体層220内に配置され、拡散領域106と直接接触する。本発明の一実施形態では、コンタクトプラグC2は、層間誘電体層220およびコンタクトエッチング停止層210を貫通する。
本発明の一実施形態による半導体メモリ構造を形成する方法を示す概略図である図3乃至図7を参照すると、同様の領域、層、または素子には、同様の参照符号またはラベルが付されている。図3に示すように、基板100は、これに限られるものではないが、例えば、P型シリコン基板として提供される。基板100は、デバイスセル領域MCと、該デバイスセル領域MCに近接するコンタクト形成領域CTとを有する。本発明の一実施形態では、基板100は、活性領域101と、該活性領域101を取り囲むトレンチ分離領域102とを有する。本発明の一実施形態では、コンタクト形成領域CTは、トレンチ分離領域102上に配置され、デバイスセル領域MCと隣接する。
その後、デバイスセル領域MC内の基板100上に、メモリセルトランジスタSCが形成される。メモリセルトランジスタSCは、ゲート110、および該ゲート110と基板100の間に配置された電荷貯蔵構造120とを有する。本発明の一実施形態では、ゲート110は、コンタクト形成領域CTに配置された延長部110eを有する。本発明の一実施形態では、例えば、ゲート110は、ポリシリコンゲートを含んでもよく、電荷貯蔵構造120は、酸化物-窒化物-酸化物（ONO）膜を含んでもよい。本発明の一実施形態では、メモリセルトランジスタSCは、さらに、基板100内に配置された拡散領域104および105、例えば、N＋拡散領域を有し、これは、メモリセルトランジスタSCのソースまたはドレインとして機能する。
また、これに限られるものではないが、デバイスセル領域MCの基板100上には、例えば、選択トランジスタとして、トランジスタSTが形成される。本発明の一実施形態では、トランジスタSTは、例えば、共有拡散領域105を介して、メモリセルトランジスタSCと直列に接続することができる。本発明の一実施形態では、トランジスタSTは、ゲート110aと、ゲート誘電体層120aとを有する。本発明の一実施形態では、例えば、ゲート110aは、ポリシリコンゲートを有し、ゲート誘電体層120aは、シリコン酸化物膜を含んでもよい。本発明の一実施形態では、トランジスタSTは、さらに、拡散領域106、例えば、N＋拡散領域を有する。
本発明の一実施形態では、ゲート110、ゲート110a、および延長部110e上に、上部構造140が形成される。例えば、上部構造140は、下側シリコン酸化物層141、窒化ケイ素キャッピング層142、および上側シリコン酸化物層143を含んでもよい。
その後、デバイスセル領域MCにおけるゲート110の側壁に、第1のスペーサSP1が形成され、コンタクト形成領域CTにおける延長部110eの側壁に、第2のスペーサSP2が形成されると同時に、ゲート110aの側壁上に、第3の側壁サブSP3が形成される。本発明の一実施形態では、第1のスペーサSP1、第2のスペーサSP2、および第3のスペーサSP3は、これに限られるものではないが、窒化ケイ素スペーサであってもよい。
本発明の一実施形態では、第1のスペーサSP1と窒化ケイ素キャッピング層142の間、および第1のスペーサSP1とゲート110の間に、分離用の薄い酸化物層151が提供されてもよく、第2のスペーサSP2とゲート110eの間に、薄い酸化物層152が設けられてもよい。第3のスペーサSP3とゲート110aの間には、分離用の薄い酸化物層153が設けられてもよい。薄い酸化物層151～153は、迅速熱酸化（RTO）、またはin-situの蒸気発生（ISSG）酸化（窒化ケイ素キャッピング層142の側壁が同時に酸化される）により形成され、あるいは化学気相成膜（CVD）法、または炉での高温酸化（HTO）により形成できる。
図4に示すように、リソグラフィプロセスおよびエッチングプロセスが実施され、コンタクト形成領域CTにおける延長部110eがフォトレジストパターン（図示せず）で被覆され、デバイスセル領域MCにおけるゲート110のみが暴露される。次に、デバイスセル領域MCにおけるゲート110およびゲート110a上の上部構造140が除去されると同時に、ゲート110およびゲート110aの側壁の第1のスペーサSP1および第3のスペーサSP3が部分的にエッチングされ、またはトリミングされる。これにより、第1のスペーサSP1および第3のスペーサSP3の高さが同時に低減される。この時点では、第1のスペーサSP1および第3のスペーサSP3は、第1の高さh1を有し、第2のスペーサSP2は、第2の高さh2を有し、これは、第1の高さh1よりも高い。本発明の一実施形態では、延長部110e上の上側シリコン酸化物層143、ならびにゲート110およびゲート110a上の下側ケイ素酸化物層141は、洗浄プロセス中に除去することができる。
本発明では、デバイスセル領域MCにおけるゲート110およびゲート110aの上の上部構造140が除去され、第1のスペーサSP1および第3のスペーサSP3の一部がエッチングされ、第1のスペーサSP1および第3のスペーサSP3の高さが減少し、第1のスペーサSP1および第3のスペーサSP3の厚さが薄くなり、層間誘電体層のその後の充填のプロセスマージンが改善される。
図5に示すように、その後、化学気相成膜（CVD）プロセスが実施され、ブランケット方式で、コンタクトエッチング停止層210が成膜され、コンタクト形成領域CTにおける延長部110e、ならびにデバイスセル領域MCにおけるゲート110および110aが共形的に覆われる。本発明の一実施形態では、コンタクトエッチング停止層210は、炭化ケイ素層であってもよい。次に、シリコン酸化物膜またはlow-k材料のような層間誘電体層220が、コンタクト形成領域CTおよびデバイスセル領域MCにブランケット堆積され、コンタクトエッチング停止層210が被覆される。
その後、化学機械研磨（CMP）プロセスが実施され、層間誘電体層220が平坦化され、コンタクト形成領域CTにおいて延長部110eの直上にあるコンタクトエッチング停止層210が研磨され、コンタクト形成領域CTにおいて延長部110eの上部に、窒化ケイ素キャッピング層142が露出される。
図6に示すように、湿式エッチング工程、例えば、熱リン酸溶液を用いて、コンタクト形成領域CTにおける延長部110eの上部の窒化ケイ素キャッピング層142が除去され、その後の洗浄ステップで下側ケイ素酸化物層141が除去され、これにより、コンタクト形成領域CTの延長部110e上に、コンタクトホールCH1が自己整列的に形成され、延長部110eの上面S1が露出される。次に、リソグラフィプロセスおよびエッチングプロセスが実施され、デバイスセル領域MCにおける層間誘電体層220およびコンタクトエッチング停止層210に、コンタクトホールCH2が形成され、拡散領域106の一部が露出される。
図7に示すように、コンタクトプラグC1およびコンタクトプラグC2が、それぞれ、層間誘電体層220のコンタクトホールCH1およびコンタクトホールCH2に形成される。例えば、ブランケット方式で、タングステン金属層が成膜され、コンタクトホールCH1およびコンタクトホールCH2が充填され、その後、タングステン金属層は、化学機械研磨プロセスを用いて平坦化されてもよい。コンタクトプラグC1は、コンタクト形成領域CTにおいてゲート110の延長部110eと直接接触する。本発明の一実施形態では、コンタクトプラグC1は、コンタクトエッチング停止層210により取り囲まれ、または包囲される。
本発明の一つの利点は、例えば、熱リン酸溶液を用いることにより、自己整合方式で、コンタクトプラグC1が形成されることである。熱リン酸溶液は、コンタクト形成領域CTにおける延長部110eの上の窒化ケイ素キャッピング層142を選択的に除去し、コンタクトホールCH1を形成し、コンタクトホールCH1は、その後タングステン金属層で充填される。また、デバイスセル領域MCにおけるコンタクトホールCH2、およびコンタクト形成領域CTにおけるコンタクトホールCH1は、異なるプロセスステップを用いて別個に形成される。従って、本発明では、従来技術におけるAAオフセットにより生じる、容易にスペーサエッチングスルー問題につながるような、コンタクトホールのオーバーエッチングの問題を克服することができる。
本発明の教示を維持したまま、装置および方法の多くの修正および変更を行うことができることは、当業者に容易に理解される。従って、前述の開示は、添付の特許請求の範囲によってのみ限定されると解される必要がある。
1 半導体メモリ構造
100 基板
102 トレンチ分離領域
110 ゲート
110e 延長部
CT コンタクト形成領域
MC デバイスセル領域
SC メモリセルトランジスタ
SP1 第1のスペーサ
SP2 第2のスペーサ
SP3 第3のスペーサ

Claims (16)

  1. 半導体メモリ構造であって、
    デバイスセル領域、および該デバイスセル領域に近接するコンタクト形成領域を上部に有する基板と、
    前記デバイスセル領域内の前記基板上に配置されたメモリセルトランジスタであって、ゲート、および該ゲートと前記基板の間の電荷貯蔵構造を有し、前記ゲートは、前記コンタクト形成領域内に延長部を有する、メモリセルトランジスタと、
    前記デバイスセル領域内の前記ゲートの側壁上の第1のスペーサであって、第1のスペーサの高さを有する、第1のスペーサと、
    前記コンタクト形成領域内の前記ゲートの前記延長部の側壁上の第2のスペーサであって、前記第1のスペーサ高さよりも高い第2のスペーサ高さを有する、第2のスペーサと、
    を有する、半導体メモリ構造。
  2. 前記コンタクト形成領域は、トレンチ分離領域であり、前記デバイスセル領域に隣接する、請求項1に記載の半導体メモリ構造。
  3. 前記ゲートの前記延長部は、前記トレンチ分離領域上に直接配置される、請求項2に記載の半導体メモリ構造。
  4. 前記コンタクト形成領域内の前記延長部は、前記デバイスセル領域内の前記ゲートのゲート長と等しいゲート長を有する、請求項1に記載の半導体メモリ構造。
  5. 前記電荷貯蔵構造は、酸化物-窒化物-酸化物（ONO）膜を有する、請求項1に記載の半導体メモリ構造。
  6. さらに、
    前記コンタクト形成領域内の前記延長部、および前記デバイスセル領域内の前記ゲートを被覆するコンタクトエッチング停止層と、
    前記コンタクト形成領域内および前記デバイスセル領域内の前記コンタクトエッチング停止層を被覆する、層間誘電体層と、
    を有する、請求項1に記載の半導体メモリ構造。
  7. 前記コンタクトエッチング停止層は、炭化ケイ素を有する、請求項6に記載の半導体メモリ構造。
  8. さらに、前記層間誘電体層内にあり、前記コンタクト形成領域内の前記ゲートの前記延長部と直接接触するコンタクトプラグであって、前記コンタクトエッチング停止層により包囲されている、コンタクトプラグを有する、請求項7に記載の半導体メモリ構造。
  9. 半導体メモリ構造を形成する方法であって、
    デバイスセル領域、および該デバイスセル領域に近接するコンタクト形成領域を上部に有する基板を提供するステップと、
    前記デバイスセル領域内の前記基板上に、メモリセルトランジスタを形成するステップであって、前記メモリセルトランジスタは、ゲート、および前記ゲートと前記基板の間の電荷貯蔵構造を有し、前記ゲートは、前記コンタクト形成領域内に延長部を有する、ステップと、
    前記デバイスセル領域内の前記ゲートの側壁に、第1のスペーサを形成するステップであって、前記第1のスペーサは、第1のスペーサ高さを有する、ステップと、
    前記コンタクト形成領域内の前記ゲートの前記延長部の側壁に、第2のスペーサを形成するステップであって、前記第2のスペーサは、前記第1のスペーサ高さよりも高い第2のスペーサ高さを有する、ステップと、
    を有する、方法。
  10. 前記コンタクト形成領域は、トレンチ分離領域であり、前記デバイスセル領域に隣接する、請求項9に記載の方法。
  11. 前記ゲートの前記延長部は、前記トレンチ分離領域上に直接配置される、請求項10に記載の方法。
  12. 前記コンタクト形成領域内の前記延長部は、前記デバイスセル領域内の前記ゲートのゲート長と等しいゲート長を有する、請求項9に記載の方法。
  13. 前記電荷貯蔵構造は、酸化物-窒化物-酸化物（ONO）膜を有する、請求項9に記載の方法。
  14. さらに、
    前記コンタクト形成領域内の前記延長部、および前記デバイスセル領域内の前記ゲートを被覆する、コンタクトエッチング停止層を形成するステップと、
    前記コンタクト形成領域内および前記デバイスセル領域内の前記コンタクトエッチング停止層を被覆する、層間誘電体層を形成するステップと、
    を有する、請求項9に記載の方法。
  15. 前記コンタクトエッチング停止層は、炭化ケイ素を有する、請求項14に記載の方法。
  16. さらに、前記層間誘電体層内にコンタクトプラグを形成するステップを有し、
    前記コンタクトプラグは、前記コンタクト形成領域内の前記ゲートの前記延長部と直接接触し、前記コンタクトプラグは、前記コンタクトエッチング停止層により包囲される、請求項15に記載の方法。
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