JPH10321838A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10321838A JPH10321838A JP12722197A JP12722197A JPH10321838A JP H10321838 A JPH10321838 A JP H10321838A JP 12722197 A JP12722197 A JP 12722197A JP 12722197 A JP12722197 A JP 12722197A JP H10321838 A JPH10321838 A JP H10321838A
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Abstract
(57)【要約】
【課題】ゲート電極やサイドウオールまでもがエッチン
グされず、半導体デバイスの微細化を容易に実現するこ
とができる半導体装置の製造方法を提供する。 【解決手段】本発明にかかる半導体装置の製造方法は、
Ｓｉからなる半導体基板１上にポリＳｉからなるゲート
電極３を形成し、半導体基板１上にＳｉＯ2 膜またはＳ
ｉＮ膜を堆積する工程と、ＳｉＯ2 またはＳｉ3Ｎ4から
なるサイドウオール５をエッチング処理でもって形成
し、半導体基板１内に不純物拡散領域６を形成する工程
と、プラズマ処理またはＣＶＤ処理でもって半導体基板
１上にＳｉＣ膜１１を堆積する工程と、ＳｉＯ2 からな
る層間絶縁膜７をＳｉＣ膜１１上に堆積する工程と、コ
ンタクトホール８をエッチング処理でもって層間絶縁膜
７内に形成する工程と、コンタクトホール８内に露出し
たＳｉＣ膜１１をプラズマ処理でもって除去する工程と
を含んでいる。
グされず、半導体デバイスの微細化を容易に実現するこ
とができる半導体装置の製造方法を提供する。 【解決手段】本発明にかかる半導体装置の製造方法は、
Ｓｉからなる半導体基板１上にポリＳｉからなるゲート
電極３を形成し、半導体基板１上にＳｉＯ2 膜またはＳ
ｉＮ膜を堆積する工程と、ＳｉＯ2 またはＳｉ3Ｎ4から
なるサイドウオール５をエッチング処理でもって形成
し、半導体基板１内に不純物拡散領域６を形成する工程
と、プラズマ処理またはＣＶＤ処理でもって半導体基板
１上にＳｉＣ膜１１を堆積する工程と、ＳｉＯ2 からな
る層間絶縁膜７をＳｉＣ膜１１上に堆積する工程と、コ
ンタクトホール８をエッチング処理でもって層間絶縁膜
７内に形成する工程と、コンタクトホール８内に露出し
たＳｉＣ膜１１をプラズマ処理でもって除去する工程と
を含んでいる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法にかかり、特には、コンタクトホールの形成技術に関
する。
法にかかり、特には、コンタクトホールの形成技術に関
する。
【０００２】
【従来の技術】近年、半導体デバイスの高集積化及び高
性能化については益々要望が強まっており、これらの要
望を実現するためには、より高精度で選択性が高いコン
タクトホールの形成技術が必要とされている。そして、
コンタクトホールの形成にあたっては、図４の工程断面
図で手順を追って示すような従来の形態１にかかる半導
体装置の製造方法が採用されており、この際において
は、以下のような手順に従った加工を実行するのが一般
的となっている。
性能化については益々要望が強まっており、これらの要
望を実現するためには、より高精度で選択性が高いコン
タクトホールの形成技術が必要とされている。そして、
コンタクトホールの形成にあたっては、図４の工程断面
図で手順を追って示すような従来の形態１にかかる半導
体装置の製造方法が採用されており、この際において
は、以下のような手順に従った加工を実行するのが一般
的となっている。
【０００３】すなわち、まず、図３（ａ）で示すよう
に、シリコン（Ｓｉ）からなる半導体基板１上の全面に
わたるゲート酸化膜２を形成し、かつ、ＣＶＤ法を採用
してゲート酸化膜２上の全面にわたるポリシリコン（ポ
リＳｉ）膜（図示省略）を堆積した後、フォトリソグラ
フィー及びドライエッチングによってポリＳｉからなる
ゲート電極３を形成する。引き続き、半導体基板１内に
軽度不純物拡散領域４を形成するためのイオン注入を実
行し、かつ、図３（ｂ）で示すように、ＣＶＤ法を採用
して半導体基板１上の全面にわたる酸化シリコン（Ｓｉ
Ｏ2 ）膜（図示省略）を堆積した後、異方性のドライエ
ッチングによってＳｉＯ2 からなるサイドウオール５を
ゲート電極３の側壁に沿って形成する。
に、シリコン（Ｓｉ）からなる半導体基板１上の全面に
わたるゲート酸化膜２を形成し、かつ、ＣＶＤ法を採用
してゲート酸化膜２上の全面にわたるポリシリコン（ポ
リＳｉ）膜（図示省略）を堆積した後、フォトリソグラ
フィー及びドライエッチングによってポリＳｉからなる
ゲート電極３を形成する。引き続き、半導体基板１内に
軽度不純物拡散領域４を形成するためのイオン注入を実
行し、かつ、図３（ｂ）で示すように、ＣＶＤ法を採用
して半導体基板１上の全面にわたる酸化シリコン（Ｓｉ
Ｏ2 ）膜（図示省略）を堆積した後、異方性のドライエ
ッチングによってＳｉＯ2 からなるサイドウオール５を
ゲート電極３の側壁に沿って形成する。
【０００４】次に、イオン注入を再実行することによっ
て半導体基板１内にソース及びドレインとなる不純物拡
散領域６を形成した後、図３（ｃ）で示すように、Ｓｉ
Ｏ2からなる層間絶縁膜７をＣＶＤ法によって半導体基
板１上の全面にわたって堆積し、かつ、フォトリソグラ
フィー及びドライエッチングでもって層間絶縁膜７及び
ゲート酸化膜２のコンタクトホールパターンを除去する
ことにより、不純物拡散領域６上にコンタクトホール８
を形成する。なお、この際におけるドライエッチングで
は、Ｓｉからなる半導体基板１のエッチングレートより
もＳｉＯ2 からなる層間絶縁膜７のエッチングレートの
方が大きい選択比が必要とされる。しかしながら、この
ような手順に従ったコンタクトホール８の形成方法を採
用したのでは、フォトリソグラフィー工程におけるマス
クの位置合わせが難しいため、位置合わせの誤差を考慮
すると、ゲート電極３及びコンタクトホール８間の加工
マージンを大きくしておかねばならず、半導体デバイス
の微細化が困難となる。
て半導体基板１内にソース及びドレインとなる不純物拡
散領域６を形成した後、図３（ｃ）で示すように、Ｓｉ
Ｏ2からなる層間絶縁膜７をＣＶＤ法によって半導体基
板１上の全面にわたって堆積し、かつ、フォトリソグラ
フィー及びドライエッチングでもって層間絶縁膜７及び
ゲート酸化膜２のコンタクトホールパターンを除去する
ことにより、不純物拡散領域６上にコンタクトホール８
を形成する。なお、この際におけるドライエッチングで
は、Ｓｉからなる半導体基板１のエッチングレートより
もＳｉＯ2 からなる層間絶縁膜７のエッチングレートの
方が大きい選択比が必要とされる。しかしながら、この
ような手順に従ったコンタクトホール８の形成方法を採
用したのでは、フォトリソグラフィー工程におけるマス
クの位置合わせが難しいため、位置合わせの誤差を考慮
すると、ゲート電極３及びコンタクトホール８間の加工
マージンを大きくしておかねばならず、半導体デバイス
の微細化が困難となる。
【０００５】そこで、最近においては、半導体デバイス
の微細化に対応する必要上、リソグラフィー工程におけ
る位置合わせ誤差による加工マージンをなくすことが可
能な製造方法、つまり、セルフアライン型（自己整合
型）といわれるコンタクトホールの形成方法を採用する
ことが提案されている。なお、この際におけるコンタク
トホールの形成方法はサイドウオールを窒化シリコン
（ＳｉＮ）でもって形成することを特徴としたものであ
り、図４の工程断面図で手順を追って示すような従来の
形態２にかかる半導体装置の製造方法である。
の微細化に対応する必要上、リソグラフィー工程におけ
る位置合わせ誤差による加工マージンをなくすことが可
能な製造方法、つまり、セルフアライン型（自己整合
型）といわれるコンタクトホールの形成方法を採用する
ことが提案されている。なお、この際におけるコンタク
トホールの形成方法はサイドウオールを窒化シリコン
（ＳｉＮ）でもって形成することを特徴としたものであ
り、図４の工程断面図で手順を追って示すような従来の
形態２にかかる半導体装置の製造方法である。
【０００６】まず、図４（ａ）で示すように、Ｓｉから
なる半導体基板１上の全面にわたってゲート酸化膜２を
形成し、かつ、ＣＶＤ法を採用することによってゲート
酸化膜２上の全面にわたるポリＳｉ膜（図示省略）を堆
積した後、フォトリソグラフィー及びドライエッチング
によってポリＳｉからなるゲート電極３を形成すること
が行われる。そして、図４（ｂ）で示すように、半導体
基板１内に軽度不純物拡散領域４を形成するためのイオ
ン注入を実行し、かつ、ＣＶＤ法を採用することによっ
て半導体基板１上の全面にわたるシリコン窒化膜（図示
省略）を堆積した後、異方性のドライエッチングによっ
てシリコン窒化膜からなるサイドウオール５をゲート電
極３の側壁に沿って形成する。
なる半導体基板１上の全面にわたってゲート酸化膜２を
形成し、かつ、ＣＶＤ法を採用することによってゲート
酸化膜２上の全面にわたるポリＳｉ膜（図示省略）を堆
積した後、フォトリソグラフィー及びドライエッチング
によってポリＳｉからなるゲート電極３を形成すること
が行われる。そして、図４（ｂ）で示すように、半導体
基板１内に軽度不純物拡散領域４を形成するためのイオ
ン注入を実行し、かつ、ＣＶＤ法を採用することによっ
て半導体基板１上の全面にわたるシリコン窒化膜（図示
省略）を堆積した後、異方性のドライエッチングによっ
てシリコン窒化膜からなるサイドウオール５をゲート電
極３の側壁に沿って形成する。
【０００７】引き続き、イオン注入の再実行によって半
導体基板１内にソース及びドレインとなる不純物拡散領
域６を形成し、かつ、図４（ｃ）で示すように、ＳｉＯ
2 からなる層間絶縁膜７をＣＶＤ法によって半導体基板
１上の全面にわたって堆積した後、フォトリソグラフィ
ー及びドライエッチングでもって層間絶縁膜７及びゲー
ト酸化膜２のコンタクトホールパターンを除去すること
により、不純物拡散領域６上にコンタクトホール８を形
成する。なお、この際におけるドライエッチングでは、
半導体基板１及びゲート電極、サイドウオール５のそれ
ぞれと層間絶縁膜７とのエッチングレートが互いに異な
っており、Ｓｉ及びポリＳｉ、シリコン窒化膜のいずれ
よりもＳｉＯ2 におけるエッチングレートの方が大きい
ため、コンタクトホール８が自己整合的に形成されるこ
とになる。
導体基板１内にソース及びドレインとなる不純物拡散領
域６を形成し、かつ、図４（ｃ）で示すように、ＳｉＯ
2 からなる層間絶縁膜７をＣＶＤ法によって半導体基板
１上の全面にわたって堆積した後、フォトリソグラフィ
ー及びドライエッチングでもって層間絶縁膜７及びゲー
ト酸化膜２のコンタクトホールパターンを除去すること
により、不純物拡散領域６上にコンタクトホール８を形
成する。なお、この際におけるドライエッチングでは、
半導体基板１及びゲート電極、サイドウオール５のそれ
ぞれと層間絶縁膜７とのエッチングレートが互いに異な
っており、Ｓｉ及びポリＳｉ、シリコン窒化膜のいずれ
よりもＳｉＯ2 におけるエッチングレートの方が大きい
ため、コンタクトホール８が自己整合的に形成されるこ
とになる。
【０００８】
【発明が解決しようとする課題】ところで、図４に基づ
いて説明したコンタクトホールの形成方法では、Ｓｉか
らなる半導体基板１及びポリＳｉからなるゲート電極
３、シリコン窒化膜からなるサイドウオール５いずれの
エッチングレートよりもＳｉＯ2 からなる層間絶縁膜７
におけるエッチングレートの方が大きい選択比が必要で
あるにも拘わらず、このような選択比を同時に満足する
ことは困難となる。すなわち、コンタクトホール８を形
成する際のドライエッチングでは、ＣＦ4 やＣＨＦ3 、
Ｃ4Ｆ8などのガスが使用されるのであるが、エッチング
レートの大きさはＳｉＯ2 ＞ＳｉＮ＞Ｓｉの順となるの
が一般的であり、ゲート電極３と層間絶縁膜７との選択
比及びサイドウオール５と層間絶縁膜７との選択比が同
程度とはなり得ないため、図４（ｃ）と対応する図４
（ｄ）で示すように、ゲート電極３やサイドウオール５
までもがエッチングされることに起因した欠陥が生じる
ことになっていた。
いて説明したコンタクトホールの形成方法では、Ｓｉか
らなる半導体基板１及びポリＳｉからなるゲート電極
３、シリコン窒化膜からなるサイドウオール５いずれの
エッチングレートよりもＳｉＯ2 からなる層間絶縁膜７
におけるエッチングレートの方が大きい選択比が必要で
あるにも拘わらず、このような選択比を同時に満足する
ことは困難となる。すなわち、コンタクトホール８を形
成する際のドライエッチングでは、ＣＦ4 やＣＨＦ3 、
Ｃ4Ｆ8などのガスが使用されるのであるが、エッチング
レートの大きさはＳｉＯ2 ＞ＳｉＮ＞Ｓｉの順となるの
が一般的であり、ゲート電極３と層間絶縁膜７との選択
比及びサイドウオール５と層間絶縁膜７との選択比が同
程度とはなり得ないため、図４（ｃ）と対応する図４
（ｄ）で示すように、ゲート電極３やサイドウオール５
までもがエッチングされることに起因した欠陥が生じる
ことになっていた。
【０００９】本発明にかかる半導体装置の製造方法は、
このような不都合に鑑みて創案されたものであり、ゲー
ト電極やサイドウオールまでもがエッチングされること
が起こらず、半導体デバイスの微細化を容易に実現する
ことができるコンタクトホールの形成方法を提供しよう
とするものである。
このような不都合に鑑みて創案されたものであり、ゲー
ト電極やサイドウオールまでもがエッチングされること
が起こらず、半導体デバイスの微細化を容易に実現する
ことができるコンタクトホールの形成方法を提供しよう
とするものである。
【００１０】
【課題を解決するための手段】本発明にかかる半導体装
置の製造方法は、Ｓｉからなる半導体基板上にポリＳｉ
からなるゲート電極を形成した後、ゲート電極を含む半
導体基板上にＳｉＯ2膜またはＳｉ3Ｎ4膜を堆積する工
程と、ＳｉＯ2 またはＳｉ3Ｎ4からなるサイドウオール
をエッチング処理でもって形成した後、半導体基板内に
不純物拡散領域を形成する工程と、プラズマ処理または
ＣＶＤ処理でもってゲート電極及びサイドウオールを含
む半導体基板上に炭化シリコン（ＳｉＣ）膜を堆積する
工程と、ＳｉＯ2 からなる層間絶縁膜をＳｉＣ膜上に堆
積する工程と、不純物拡散領域を露出させるコンタクト
ホールをエッチング処理でもって層間絶縁膜内に形成す
る工程と、コンタクトホール内に露出したＳｉＣ膜をプ
ラズマ処理でもって除去する工程とを含んでいる。そし
て、これらの工程を含んだ製造方法によれば、ゲート電
極及びサイドウオールを含む半導体基板上に堆積してい
るＳｉＣ膜がエッチングストッパとして機能することに
なるため、層間絶縁膜内にコンタクトホールを形成する
際のエッチング処理でもってゲート電極及びサイドウオ
ールがエッチングされることは起こらず、エッチング処
理に起因した欠陥が生じることを容易に防止し得ること
となる。なお、コンタクトホール内に露出したＳｉＣ膜
は、プラズマ処理でもって容易に除去される。
置の製造方法は、Ｓｉからなる半導体基板上にポリＳｉ
からなるゲート電極を形成した後、ゲート電極を含む半
導体基板上にＳｉＯ2膜またはＳｉ3Ｎ4膜を堆積する工
程と、ＳｉＯ2 またはＳｉ3Ｎ4からなるサイドウオール
をエッチング処理でもって形成した後、半導体基板内に
不純物拡散領域を形成する工程と、プラズマ処理または
ＣＶＤ処理でもってゲート電極及びサイドウオールを含
む半導体基板上に炭化シリコン（ＳｉＣ）膜を堆積する
工程と、ＳｉＯ2 からなる層間絶縁膜をＳｉＣ膜上に堆
積する工程と、不純物拡散領域を露出させるコンタクト
ホールをエッチング処理でもって層間絶縁膜内に形成す
る工程と、コンタクトホール内に露出したＳｉＣ膜をプ
ラズマ処理でもって除去する工程とを含んでいる。そし
て、これらの工程を含んだ製造方法によれば、ゲート電
極及びサイドウオールを含む半導体基板上に堆積してい
るＳｉＣ膜がエッチングストッパとして機能することに
なるため、層間絶縁膜内にコンタクトホールを形成する
際のエッチング処理でもってゲート電極及びサイドウオ
ールがエッチングされることは起こらず、エッチング処
理に起因した欠陥が生じることを容易に防止し得ること
となる。なお、コンタクトホール内に露出したＳｉＣ膜
は、プラズマ処理でもって容易に除去される。
【００１１】
【発明の実施の形態】本発明の請求項１にかかる半導体
装置の製造方法は、Ｓｉからなる半導体基板上にポリＳ
ｉからなるゲート電極を形成した後、ゲート電極を含む
半導体基板上にＳｉＯ2 膜またはＳｉ3Ｎ4膜を堆積する
工程と、ＳｉＯ2 またはＳｉ3Ｎ4からなるサイドウオー
ルをエッチング処理でもって形成した後、半導体基板内
に不純物拡散領域を形成する工程と、プラズマ処理また
はＣＶＤ処理でもってゲート電極及びサイドウオールを
含む半導体基板上にＳｉＣ膜を堆積する工程と、ＳｉＯ
2 からなる層間絶縁膜をＳｉＣ膜上に堆積する工程と、
不純物拡散領域を露出させるコンタクトホールをエッチ
ング処理でもって層間絶縁膜内に形成する工程と、コン
タクトホール内に露出したＳｉＣ膜をプラズマ処理でも
って除去する工程とを含んでいる。
装置の製造方法は、Ｓｉからなる半導体基板上にポリＳ
ｉからなるゲート電極を形成した後、ゲート電極を含む
半導体基板上にＳｉＯ2 膜またはＳｉ3Ｎ4膜を堆積する
工程と、ＳｉＯ2 またはＳｉ3Ｎ4からなるサイドウオー
ルをエッチング処理でもって形成した後、半導体基板内
に不純物拡散領域を形成する工程と、プラズマ処理また
はＣＶＤ処理でもってゲート電極及びサイドウオールを
含む半導体基板上にＳｉＣ膜を堆積する工程と、ＳｉＯ
2 からなる層間絶縁膜をＳｉＣ膜上に堆積する工程と、
不純物拡散領域を露出させるコンタクトホールをエッチ
ング処理でもって層間絶縁膜内に形成する工程と、コン
タクトホール内に露出したＳｉＣ膜をプラズマ処理でも
って除去する工程とを含んでいる。
【００１２】そして、請求項２にかかる半導体装置の製
造方法ではサイドウオールを形成する際のエッチング処
理をゲート電極が露出した時点で終了する一方、請求項
３にかかる半導体装置の製造方法ではサイドウオールを
形成する際のエッチング処理をゲート電極上に酸化シリ
コン膜または窒化シリコン膜が残存したままの時点で終
了することとしている。また、請求項４にかかる半導体
装置の製造方法は、炭素を主体とするガスを使用したう
えで炭化シリコン膜を形成する際のプラズマ処理を実行
することを特徴としている。
造方法ではサイドウオールを形成する際のエッチング処
理をゲート電極が露出した時点で終了する一方、請求項
３にかかる半導体装置の製造方法ではサイドウオールを
形成する際のエッチング処理をゲート電極上に酸化シリ
コン膜または窒化シリコン膜が残存したままの時点で終
了することとしている。また、請求項４にかかる半導体
装置の製造方法は、炭素を主体とするガスを使用したう
えで炭化シリコン膜を形成する際のプラズマ処理を実行
することを特徴としている。
【００１３】さらに、請求項５にかかる半導体装置の製
造方法は炭素を主体とするガスがＣｍＨｎ（ｍ，ｎは自
然数）の分子式で表される酸化炭素ガスであり、請求項
６にかかる半導体装置の製造方法は炭素を主体とするガ
スがＣｍＯｎ（ｍ，ｎは自然数）の分子式で表される酸
化炭素ガスであることを特徴とする一方、請求項７にか
かる半導体装置の製造方法は炭素を主体とするガスがＣ
ｘＨｙＯｚ（ｘ，ｙ，ｚは自然数）の分子式で表される
酸化炭素ガスであることを特徴としている。さらにま
た、請求項８にかかる半導体装置の製造方法は、ＣｘＨ
ｙＦｚ（ｘ，ｙ，ｚは自然数）の分子式で表されるフッ
化炭化水素ガスと、酸素またはオゾンとの混合ガスを使
用したうえで炭化シリコン膜を除去する際のプラズマ処
理を実行することを特徴としている。
造方法は炭素を主体とするガスがＣｍＨｎ（ｍ，ｎは自
然数）の分子式で表される酸化炭素ガスであり、請求項
６にかかる半導体装置の製造方法は炭素を主体とするガ
スがＣｍＯｎ（ｍ，ｎは自然数）の分子式で表される酸
化炭素ガスであることを特徴とする一方、請求項７にか
かる半導体装置の製造方法は炭素を主体とするガスがＣ
ｘＨｙＯｚ（ｘ，ｙ，ｚは自然数）の分子式で表される
酸化炭素ガスであることを特徴としている。さらにま
た、請求項８にかかる半導体装置の製造方法は、ＣｘＨ
ｙＦｚ（ｘ，ｙ，ｚは自然数）の分子式で表されるフッ
化炭化水素ガスと、酸素またはオゾンとの混合ガスを使
用したうえで炭化シリコン膜を除去する際のプラズマ処
理を実行することを特徴としている。
【００１４】以下、本発明の実施の形態を図面に基づい
て説明する。
て説明する。
【００１５】（実施の形態１）図１は実施の形態１にか
かる半導体装置の製造方法、具体的には、コンタクトホ
ールの形成技術を簡略化して示す工程断面図であり、図
１中の符号１１はＳｉＣ膜を示している。なお、この図
１において、図４及び図５と互いに同一となる部品、部
分には同一符号を付している。
かる半導体装置の製造方法、具体的には、コンタクトホ
ールの形成技術を簡略化して示す工程断面図であり、図
１中の符号１１はＳｉＣ膜を示している。なお、この図
１において、図４及び図５と互いに同一となる部品、部
分には同一符号を付している。
【００１６】本実施の形態１にかかる半導体装置の製造
方法、つまり、コンタクトホールの形成技術において
は、図１（ａ）で示すように、Ｓｉからなる半導体基板
１上の全面にわたるゲート酸化膜２を形成し、かつ、Ｃ
ＶＤ法を採用することによってゲート酸化膜２上の全面
にわたるポリＳｉ膜（図示省略）を堆積した後、フォト
リソグラフィー及びドライエッチングによってポリＳｉ
からなるゲート電極３を形成することが行われる。そし
て、図１（ｂ）で示すように、イオン注入によって半導
体基板１内に軽度不純物拡散領域４を形成した後、ＣＶ
Ｄ法を採用したうえで半導体基板１上の全面にわたって
ＳｉＯ2 膜（図示省略）を堆積する。
方法、つまり、コンタクトホールの形成技術において
は、図１（ａ）で示すように、Ｓｉからなる半導体基板
１上の全面にわたるゲート酸化膜２を形成し、かつ、Ｃ
ＶＤ法を採用することによってゲート酸化膜２上の全面
にわたるポリＳｉ膜（図示省略）を堆積した後、フォト
リソグラフィー及びドライエッチングによってポリＳｉ
からなるゲート電極３を形成することが行われる。そし
て、図１（ｂ）で示すように、イオン注入によって半導
体基板１内に軽度不純物拡散領域４を形成した後、ＣＶ
Ｄ法を採用したうえで半導体基板１上の全面にわたって
ＳｉＯ2 膜（図示省略）を堆積する。
【００１７】引き続き、エッチバック法による異方性の
ドライエッチングを採用したうえでゲート電極３の上面
が露出するまでエッチングすることによってＳｉＯ2 か
らなるサイドウオール５をゲート電極３の側壁に沿って
形成する。すなわち、この際におけるサイドウオール５
を形成するためのエッチング処理はゲート電極３が露出
するまで実行されており、ゲート電極３が露出した時点
で終了されることとなっている。なお、本実施の形態１
ではサイドウオール５がＳｉＯ2 からなるとしている
が、Ｓｉ3Ｎ4膜を堆積したうえでのエッチング処理によ
ってＳｉ3Ｎ4からなるサイドウオール５を形成しておい
てもよいことは勿論である。
ドライエッチングを採用したうえでゲート電極３の上面
が露出するまでエッチングすることによってＳｉＯ2 か
らなるサイドウオール５をゲート電極３の側壁に沿って
形成する。すなわち、この際におけるサイドウオール５
を形成するためのエッチング処理はゲート電極３が露出
するまで実行されており、ゲート電極３が露出した時点
で終了されることとなっている。なお、本実施の形態１
ではサイドウオール５がＳｉＯ2 からなるとしている
が、Ｓｉ3Ｎ4膜を堆積したうえでのエッチング処理によ
ってＳｉ3Ｎ4からなるサイドウオール５を形成しておい
てもよいことは勿論である。
【００１８】次に、ゲート電極３及びサイドウオール５
をマスクとしたうえでのイオン注入を再実行することに
よって半導体基板１内にソース及びドレインとなる不純
物拡散領域６を形成した後、図１（ｃ）で示すように、
ＣＨ4 などのような酸化炭素ガス、すなわち、炭素
（Ｃ）を主体とするガスを使用したうえでのプラズマ処
理により、ゲート電極３及びサイドウオール５を含んだ
半導体基板１上の全面にわたってＳｉＣ膜１１を形成す
ることを行う。なお、ここでは、ＳｉＣ膜１１を形成す
る際のプラズマ処理で使用する酸化炭素ガスがＣＨ4 で
あるとしているが、ＣＨ4 ガスのみに限られることはな
く、ＣｍＨｎ（ｍ，ｎは自然数）やＣｍＯｎ（ｍ，ｎは
自然数）の分子式で表される構造、あるいはまた、Ｃｘ
ＨｙＯｚ（ｘ，ｙ，ｚは自然数）の分子式で表される構
造の酸化炭素ガスであってもよい。
をマスクとしたうえでのイオン注入を再実行することに
よって半導体基板１内にソース及びドレインとなる不純
物拡散領域６を形成した後、図１（ｃ）で示すように、
ＣＨ4 などのような酸化炭素ガス、すなわち、炭素
（Ｃ）を主体とするガスを使用したうえでのプラズマ処
理により、ゲート電極３及びサイドウオール５を含んだ
半導体基板１上の全面にわたってＳｉＣ膜１１を形成す
ることを行う。なお、ここでは、ＳｉＣ膜１１を形成す
る際のプラズマ処理で使用する酸化炭素ガスがＣＨ4 で
あるとしているが、ＣＨ4 ガスのみに限られることはな
く、ＣｍＨｎ（ｍ，ｎは自然数）やＣｍＯｎ（ｍ，ｎは
自然数）の分子式で表される構造、あるいはまた、Ｃｘ
ＨｙＯｚ（ｘ，ｙ，ｚは自然数）の分子式で表される構
造の酸化炭素ガスであってもよい。
【００１９】ところで、この際においては、酸化炭素ガ
スを使用したうえでのプラズマ処理によってＳｉＣ膜１
１を形成するとしているが、プラズマ処理に限られるこ
とはなく、ＣＶＤ法を採用したうえでＳｉＣ膜１１を堆
積してもよいことは勿論である。そして、ＣＶＤ法を採
用してＳｉＣ膜１１を堆積する場合には常圧ＣＶＤ装置
を使用することとなり、この際における原料ガスとして
はＳｉＨ4 ，Ｃ3Ｈ8を、また、キャリアガスとしてはＨ
2 を用いることとなる。なお、このときのデポ条件は、
ＳｉＨ4 ＝０．５ｓｃｃｍ，Ｃ3Ｈ8＝０．２５ｓｃｃ
ｍ，Ｈ2 ＝３．０ｓ／ｍであり、基板温度は１５００℃
とされる。
スを使用したうえでのプラズマ処理によってＳｉＣ膜１
１を形成するとしているが、プラズマ処理に限られるこ
とはなく、ＣＶＤ法を採用したうえでＳｉＣ膜１１を堆
積してもよいことは勿論である。そして、ＣＶＤ法を採
用してＳｉＣ膜１１を堆積する場合には常圧ＣＶＤ装置
を使用することとなり、この際における原料ガスとして
はＳｉＨ4 ，Ｃ3Ｈ8を、また、キャリアガスとしてはＨ
2 を用いることとなる。なお、このときのデポ条件は、
ＳｉＨ4 ＝０．５ｓｃｃｍ，Ｃ3Ｈ8＝０．２５ｓｃｃ
ｍ，Ｈ2 ＝３．０ｓ／ｍであり、基板温度は１５００℃
とされる。
【００２０】さらに、ＳｉＣ膜１１を堆積した後、図１
（ｄ）で示すように、ＳｉＯ2 からなる層間絶縁膜７を
ＣＶＤ法によって半導体基板１上の全面にわたって堆積
したうえ、フォトリソグラフィー及びドライエッチング
でもって層間絶縁膜７を部分的に除去することによって
不純物拡散領域６を露出させるコンタクトホール８を形
成する。そして、この際のエッチング処理においては、
ＳｉＯ2 からなる層間絶縁膜７よりもＳｉＣ膜１１の有
するエッチングレートの方が小さいため、ＳｉＣ膜１１
が層間絶縁膜７に対するエッチング処理時のエッチング
ストッパとして機能することになる。引き続き、図１
（ｅ）で示すように、ＣＨＦ3 及びＯ2 の混合ガスを用
いたうえでのプラズマ処理により、コンタクトホール８
の内部に露出しているＳｉＣ膜１１を除去することを実
行した後、不純物拡散領域６上に残存するゲート酸化膜
２をエッチング処理でもって除去することが行われる。
つまり、この際のプラズマ処理においては、混合ガス中
のＯ2 の作用でもってＳｉＣがＳｉＯに改質され、か
つ、ＳｉＯが混合ガス中のＣＨＦ3 から発生するフッ素
ラジカル及びイオンでもって除去されるので、ＳｉＣ膜
１１は除去されてしまうことになり、コンタクトホール
８が完成したことになる。
（ｄ）で示すように、ＳｉＯ2 からなる層間絶縁膜７を
ＣＶＤ法によって半導体基板１上の全面にわたって堆積
したうえ、フォトリソグラフィー及びドライエッチング
でもって層間絶縁膜７を部分的に除去することによって
不純物拡散領域６を露出させるコンタクトホール８を形
成する。そして、この際のエッチング処理においては、
ＳｉＯ2 からなる層間絶縁膜７よりもＳｉＣ膜１１の有
するエッチングレートの方が小さいため、ＳｉＣ膜１１
が層間絶縁膜７に対するエッチング処理時のエッチング
ストッパとして機能することになる。引き続き、図１
（ｅ）で示すように、ＣＨＦ3 及びＯ2 の混合ガスを用
いたうえでのプラズマ処理により、コンタクトホール８
の内部に露出しているＳｉＣ膜１１を除去することを実
行した後、不純物拡散領域６上に残存するゲート酸化膜
２をエッチング処理でもって除去することが行われる。
つまり、この際のプラズマ処理においては、混合ガス中
のＯ2 の作用でもってＳｉＣがＳｉＯに改質され、か
つ、ＳｉＯが混合ガス中のＣＨＦ3 から発生するフッ素
ラジカル及びイオンでもって除去されるので、ＳｉＣ膜
１１は除去されてしまうことになり、コンタクトホール
８が完成したことになる。
【００２１】なお、ＳｉＣ膜１１を除去するためのプラ
ズマ処理に際して使用されるガスがＣＨＦ3 及びＯ2 の
混合ガスのみに限定されることはなく、ＣｘＨｙＦｚ
（ｘ，ｙ，ｚは自然数）の分子式で表される構造のフッ
化炭化水素ガスまたはフッ化炭素ガスと、Ｏ2 またはオ
ゾン（Ｏ3 ）との混合ガスであってもよい。そして、こ
の際には、炭素（Ｃ）や水素（Ｈ）からなる重合膜がＳ
ｉからなる半導体基板１及びＳｉＯ2 からなるサイドウ
オール５それぞれの表面上に形成されており、この重合
膜がエッチングに対する保護膜として作用することにな
る結果、下地の半導体基板１やゲート電極３の側壁に沿
って形成されたサイドウオール５がエッチングされるこ
とは起こらず、また、不純物拡散領域６に欠陥が生じる
ことも起こり得ないことになる。したがって、本実施の
形態１にかかる製造方法を採用した場合には、マスクの
位置合わせ精度による影響を受けることがなくなり、セ
ルフアラインでもって半導体デバイスの微細化を実現し
得ることになる。
ズマ処理に際して使用されるガスがＣＨＦ3 及びＯ2 の
混合ガスのみに限定されることはなく、ＣｘＨｙＦｚ
（ｘ，ｙ，ｚは自然数）の分子式で表される構造のフッ
化炭化水素ガスまたはフッ化炭素ガスと、Ｏ2 またはオ
ゾン（Ｏ3 ）との混合ガスであってもよい。そして、こ
の際には、炭素（Ｃ）や水素（Ｈ）からなる重合膜がＳ
ｉからなる半導体基板１及びＳｉＯ2 からなるサイドウ
オール５それぞれの表面上に形成されており、この重合
膜がエッチングに対する保護膜として作用することにな
る結果、下地の半導体基板１やゲート電極３の側壁に沿
って形成されたサイドウオール５がエッチングされるこ
とは起こらず、また、不純物拡散領域６に欠陥が生じる
ことも起こり得ないことになる。したがって、本実施の
形態１にかかる製造方法を採用した場合には、マスクの
位置合わせ精度による影響を受けることがなくなり、セ
ルフアラインでもって半導体デバイスの微細化を実現し
得ることになる。
【００２２】（実施の形態２）実施の形態１にかかる半
導体装置の製造方法では、ゲート電極３を含む半導体基
板１上に堆積したＳｉＯ2 からなるサイドウオール５を
形成するに際し、ゲート電極３の上面が露出するまでＳ
ｉＯ2 膜をエッチングしているのであるが、以下に説明
するような手順に従った半導体装置の製造方法、すなわ
ち、図２で手順を追って示すようなコンタクトホールの
形成技術を採用することも可能である。なお、図２にお
いて、図１と同一になる部品及び部分については同一符
号を付している。
導体装置の製造方法では、ゲート電極３を含む半導体基
板１上に堆積したＳｉＯ2 からなるサイドウオール５を
形成するに際し、ゲート電極３の上面が露出するまでＳ
ｉＯ2 膜をエッチングしているのであるが、以下に説明
するような手順に従った半導体装置の製造方法、すなわ
ち、図２で手順を追って示すようなコンタクトホールの
形成技術を採用することも可能である。なお、図２にお
いて、図１と同一になる部品及び部分については同一符
号を付している。
【００２３】実施の形態２では、図２（ａ）で示すよう
に、Ｓｉからなる半導体基板１上の全面にわたってゲー
ト酸化膜２を形成し、かつ、ＣＶＤ法を採用することに
よってゲート酸化膜２上の全面にわたるポリＳｉ膜（図
示省略）を堆積した後、フォトリソグラフィー及びドラ
イエッチングによってポリＳｉからなるゲート電極３を
形成することが行われる。その後、引き続き、図２
（ｂ）で示すように、イオン注入によって半導体基板１
内に軽度不純物拡散領域４を形成し、かつ、ＣＶＤ法を
採用したうえで半導体基板１上の全面にわたるＳｉＯ2
膜（図示省略）を堆積した後、エッチバック法を採用し
たうえでＳｉＯ2 膜をエッチングすることによってＳｉ
Ｏ2 からなるサイドウオール５をゲート電極３の側壁に
沿って形成することが行われる。
に、Ｓｉからなる半導体基板１上の全面にわたってゲー
ト酸化膜２を形成し、かつ、ＣＶＤ法を採用することに
よってゲート酸化膜２上の全面にわたるポリＳｉ膜（図
示省略）を堆積した後、フォトリソグラフィー及びドラ
イエッチングによってポリＳｉからなるゲート電極３を
形成することが行われる。その後、引き続き、図２
（ｂ）で示すように、イオン注入によって半導体基板１
内に軽度不純物拡散領域４を形成し、かつ、ＣＶＤ法を
採用したうえで半導体基板１上の全面にわたるＳｉＯ2
膜（図示省略）を堆積した後、エッチバック法を採用し
たうえでＳｉＯ2 膜をエッチングすることによってＳｉ
Ｏ2 からなるサイドウオール５をゲート電極３の側壁に
沿って形成することが行われる。
【００２４】ところで、サイドウオール５はＳｉＯ2 か
らなるとしているが、ＳｉＯ2 に限られることはなく、
Ｓｉ3Ｎ4膜を堆積したうえでのエッチング処理によって
Ｓｉ3Ｎ4からなるサイドウオール５を形成してもよいこ
とは勿論である。そして、サイドウオール５を形成する
際には、実施の形態１にかかる手順とは異なり、ゲート
電極３上に所定膜厚のＳｉＯ2 膜１２が残存したままの
時点においてエッチング処理を終了することが行われて
いる。なお、ゲート電極３上にＳｉＯ2 膜１２を残存さ
せるためには、エッチング処理に先立ってＳｉＯ2 膜の
有するエッチングレートを測定しておき、エッチング時
間及び条件を調整することが行われている。また、Ｓｉ
Ｏ2 膜の膜厚をモニタリングするに際しては、ある特定
波長のレーザー光が入射した際における干渉波の強度変
化を測定する手法や、プラズマ中にあって一定の波長を
有する光とＳｉＯ2 膜との干渉波の強度変化を測定する
手法などが採用されることになっている。
らなるとしているが、ＳｉＯ2 に限られることはなく、
Ｓｉ3Ｎ4膜を堆積したうえでのエッチング処理によって
Ｓｉ3Ｎ4からなるサイドウオール５を形成してもよいこ
とは勿論である。そして、サイドウオール５を形成する
際には、実施の形態１にかかる手順とは異なり、ゲート
電極３上に所定膜厚のＳｉＯ2 膜１２が残存したままの
時点においてエッチング処理を終了することが行われて
いる。なお、ゲート電極３上にＳｉＯ2 膜１２を残存さ
せるためには、エッチング処理に先立ってＳｉＯ2 膜の
有するエッチングレートを測定しておき、エッチング時
間及び条件を調整することが行われている。また、Ｓｉ
Ｏ2 膜の膜厚をモニタリングするに際しては、ある特定
波長のレーザー光が入射した際における干渉波の強度変
化を測定する手法や、プラズマ中にあって一定の波長を
有する光とＳｉＯ2 膜との干渉波の強度変化を測定する
手法などが採用されることになっている。
【００２５】次に、ゲート電極３及びサイドウオール５
をマスクとしたうえでのイオン注入を再実行することに
よって半導体基板１内にソース及びドレインとなる不純
物拡散領域６を形成した後、図２（ｃ）で示すように、
ＣＨ4 などのような酸化炭素ガスを使用したうえでのプ
ラズマ処理により、ゲート電極３及びサイドウオール５
を含んだ半導体基板１上の全面にわたるＳｉＣ膜１１を
形成することを行う。すなわち、ゲート電極３上にＳｉ
Ｏ2 膜１２を残存させた場合には、膜厚の厚いＳｉＣ膜
１１がゲート電極３上に堆積しているため、エッチング
ストッパとしての信頼性が実施の形態１を採用した場合
よりも向上することになる。なお、この際における酸化
炭素ガスが、ＣｍＨｎ（ｍ，ｎは自然数）やＣｍＯｎ
（ｍ，ｎは自然数）の分子式で表される構造、あるい
は、ＣｘＨｙＯｚ（ｘ，ｙ，ｚは自然数）の分子式で表
される構造の酸化炭素ガスであってもよいことは勿論で
ある。
をマスクとしたうえでのイオン注入を再実行することに
よって半導体基板１内にソース及びドレインとなる不純
物拡散領域６を形成した後、図２（ｃ）で示すように、
ＣＨ4 などのような酸化炭素ガスを使用したうえでのプ
ラズマ処理により、ゲート電極３及びサイドウオール５
を含んだ半導体基板１上の全面にわたるＳｉＣ膜１１を
形成することを行う。すなわち、ゲート電極３上にＳｉ
Ｏ2 膜１２を残存させた場合には、膜厚の厚いＳｉＣ膜
１１がゲート電極３上に堆積しているため、エッチング
ストッパとしての信頼性が実施の形態１を採用した場合
よりも向上することになる。なお、この際における酸化
炭素ガスが、ＣｍＨｎ（ｍ，ｎは自然数）やＣｍＯｎ
（ｍ，ｎは自然数）の分子式で表される構造、あるい
は、ＣｘＨｙＯｚ（ｘ，ｙ，ｚは自然数）の分子式で表
される構造の酸化炭素ガスであってもよいことは勿論で
ある。
【００２６】その後、図２（ｄ）で示すように、ＳｉＯ
2 からなる層間絶縁膜７をＣＶＤ法によって半導体基板
１上の全面にわたって堆積した後、フォトリソグラフィ
ー及びドライエッチングでもって層間絶縁膜７を部分的
に除去することによってコンタクトホール８を形成す
る。そして、この際のエッチング処理においては、Ｓｉ
Ｏ2 からなる層間絶縁膜７よりもＳｉＣ膜１１の有する
エッチングレートの方が小さいため、ＳｉＣ膜１１が層
間絶縁膜７に対するエッチング処理時のエッチングスト
ッパとして機能することになる。さらに、図２（ｅ）で
示すように、ＣＨＦ3 及びＯ2 の混合ガスを用いたうえ
でのプラズマ処理により、コンタクトホール８の内部に
露出しているＳｉＣ膜１１を除去した後、不純物拡散領
域６上に残存しているゲート酸化膜２及びＳｉＯ2 膜を
エッチング処理でもって除去する。
2 からなる層間絶縁膜７をＣＶＤ法によって半導体基板
１上の全面にわたって堆積した後、フォトリソグラフィ
ー及びドライエッチングでもって層間絶縁膜７を部分的
に除去することによってコンタクトホール８を形成す
る。そして、この際のエッチング処理においては、Ｓｉ
Ｏ2 からなる層間絶縁膜７よりもＳｉＣ膜１１の有する
エッチングレートの方が小さいため、ＳｉＣ膜１１が層
間絶縁膜７に対するエッチング処理時のエッチングスト
ッパとして機能することになる。さらに、図２（ｅ）で
示すように、ＣＨＦ3 及びＯ2 の混合ガスを用いたうえ
でのプラズマ処理により、コンタクトホール８の内部に
露出しているＳｉＣ膜１１を除去した後、不純物拡散領
域６上に残存しているゲート酸化膜２及びＳｉＯ2 膜を
エッチング処理でもって除去する。
【００２７】すなわち、この際のプラズマ処理において
は、混合ガス中のＯ2 の作用でもってＳｉＣがＳｉＯに
改質され、かつ、ＳｉＯが混合ガス中のＣＨＦ3 から発
生するフッ素ラジカル及びイオンでもって除去されるこ
ととなる結果、ＳｉＣ膜１１は除去されてしまうことに
なり、コンタクトホール８が完成したことになる。な
お、ＳｉＣ膜１１を除去するためのプラズマ処理に際し
て使用されるガスがＣＨＦ3 及びＯ2 の混合ガスのみに
限定されることはなく、ＣｘＨｙＦｚ（ｘ，ｙ，ｚは自
然数）の分子式で表される構造のフッ化炭化水素ガスと
Ｏ2 またはオゾン（Ｏ3 ）との混合ガスであってもよい
ことは実施の形態１と同じである。
は、混合ガス中のＯ2 の作用でもってＳｉＣがＳｉＯに
改質され、かつ、ＳｉＯが混合ガス中のＣＨＦ3 から発
生するフッ素ラジカル及びイオンでもって除去されるこ
ととなる結果、ＳｉＣ膜１１は除去されてしまうことに
なり、コンタクトホール８が完成したことになる。な
お、ＳｉＣ膜１１を除去するためのプラズマ処理に際し
て使用されるガスがＣＨＦ3 及びＯ2 の混合ガスのみに
限定されることはなく、ＣｘＨｙＦｚ（ｘ，ｙ，ｚは自
然数）の分子式で表される構造のフッ化炭化水素ガスと
Ｏ2 またはオゾン（Ｏ3 ）との混合ガスであってもよい
ことは実施の形態１と同じである。
【００２８】
【発明の効果】以上説明したように、本発明にかかる半
導体装置の製造方法によれば、ゲート電極及びサイドウ
オールを含む半導体基板上に堆積しているＳｉＣ膜がエ
ッチングストッパとして機能するため、層間絶縁膜内に
コンタクトホールを形成する際のエッチング処理でもっ
てゲート電極及びサイドウオールがエッチングされるこ
とは起こらないことになり、コンタクトホール形成時の
エッチング処理に起因した欠陥が生じることを容易に防
止できることとなる。そのため、ゲート電極及びコンタ
クトホール間における設計上の加工マージンが小さくて
済み、あるいは、不要となる結果、半導体デバイスの微
細化及び高集積化を実現できるという優れた効果が得ら
れる。
導体装置の製造方法によれば、ゲート電極及びサイドウ
オールを含む半導体基板上に堆積しているＳｉＣ膜がエ
ッチングストッパとして機能するため、層間絶縁膜内に
コンタクトホールを形成する際のエッチング処理でもっ
てゲート電極及びサイドウオールがエッチングされるこ
とは起こらないことになり、コンタクトホール形成時の
エッチング処理に起因した欠陥が生じることを容易に防
止できることとなる。そのため、ゲート電極及びコンタ
クトホール間における設計上の加工マージンが小さくて
済み、あるいは、不要となる結果、半導体デバイスの微
細化及び高集積化を実現できるという優れた効果が得ら
れる。
【図１】実施の形態１にかかる半導体装置の製造方法を
示す工程断面図である。
示す工程断面図である。
【図２】実施の形態２にかかる半導体装置の製造方法を
示す工程断面図である。
示す工程断面図である。
【図３】従来の形態１にかかる半導体装置の製造方法を
示す工程断面図である。
示す工程断面図である。
【図４】従来の形態２にかかる半導体装置の製造方法を
示す工程断面図である。
示す工程断面図である。
１ 半導体基板 ３ ゲート電極 ５ サイドウオール ６ 不純物拡散領域 ７ 層間絶縁膜 ８ コンタクトホール １１ ＳｉＣ膜（炭化シリコン膜）
Claims (8)
- 【請求項１】 シリコンからなる半導体基板上にポリシ
リコンからなるゲート電極を形成した後、ゲート電極を
含む半導体基板上に酸化シリコン膜または窒化シリコン
膜を堆積する工程と、酸化シリコンまたは窒化シリコン
からなるサイドウオールをエッチング処理でもって形成
した後、半導体基板内に不純物拡散領域を形成する工程
と、プラズマ処理またはＣＶＤ処理でもってゲート電極
及びサイドウオールを含む半導体基板上に炭化シリコン
膜を形成する工程と、酸化シリコンからなる層間絶縁膜
を炭化シリコン膜上に堆積する工程と、不純物拡散領域
を露出させるコンタクトホールをエッチング処理でもっ
て層間絶縁膜内に形成する工程と、コンタクトホール内
に露出した炭化シリコン膜をプラズマ処理でもって除去
する工程とを含んでいることを特徴とする半導体装置の
製造方法。 - 【請求項２】 請求項１に記載した半導体装置の製造方
法であって、 サイドウオールを形成する際のエッチング処理は、ゲー
ト電極が露出した時点で終了されることを特徴とする半
導体装置の製造方法。 - 【請求項３】 請求項１に記載した半導体装置の製造方
法であって、 サイドウオールを形成する際のエッチング処理は、ゲー
ト電極上に酸化シリコン膜または窒化シリコン膜が残存
したままの時点で終了されることを特徴とする半導体装
置の製造方法。 - 【請求項４】 請求項１ないし請求項３のいずれかに記
載した半導体装置の製造方法であって、 炭化シリコン膜を形成する際のプラズマ処理は、炭素を
主体とするガスを使用して実行されることを特徴とする
半導体装置の製造方法。 - 【請求項５】 請求項４に記載した半導体装置の製造方
法であって、 炭素を主体とするガスは、ＣｍＨｎ（ｍ，ｎは自然数）
の分子式で表される酸化炭素ガスであることを特徴とす
る半導体装置の製造方法。 - 【請求項６】 請求項４に記載した半導体装置の製造方
法であって、 炭素を主体とするガスは、ＣｍＯｎ（ｍ，ｎは自然数）
の分子式で表される酸化炭素ガスであることを特徴とす
る半導体装置の製造方法。 - 【請求項７】 請求項４に記載した半導体装置の製造方
法であって、 炭素を主体とするガスは、ＣｘＨｙＯｚ（ｘ，ｙ，ｚは
自然数）の分子式で表される酸化炭素ガスであることを
特徴とする半導体装置の製造方法。 - 【請求項８】 請求項１ないし請求項７のいずれかに記
載した半導体装置の製造方法であって、 炭化シリコン膜を除去する際のプラズマ処理は、ＣｘＨ
ｙＦｚ（ｘ，ｙ，ｚは自然数）の分子式で表されるフッ
化炭化水素ガスと、酸素またはオゾンとの混合ガスを使
用して実行されることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12722197A JP3383807B2 (ja) | 1997-05-16 | 1997-05-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12722197A JP3383807B2 (ja) | 1997-05-16 | 1997-05-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10321838A true JPH10321838A (ja) | 1998-12-04 |
| JP3383807B2 JP3383807B2 (ja) | 2003-03-10 |
Family
ID=14954730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12722197A Expired - Fee Related JP3383807B2 (ja) | 1997-05-16 | 1997-05-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3383807B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001069672A1 (en) * | 2000-03-13 | 2001-09-20 | Koninklijke Philips Electronics N.V. | A method of manufacturing a semiconductor device |
| KR100338933B1 (ko) * | 1999-11-02 | 2002-05-31 | 박종섭 | 반도체 소자의 콘택 형성 방법 |
| KR100346449B1 (ko) * | 1999-07-24 | 2002-07-27 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR100431822B1 (ko) * | 1999-12-28 | 2004-05-20 | 주식회사 하이닉스반도체 | 반도체소자의 콘택 형성방법 |
| US6787446B2 (en) | 2001-08-07 | 2004-09-07 | Renesas Technology Corp. | Fabrication method of semiconductor integrated circuit device |
| EP1498939A3 (en) * | 2003-01-24 | 2006-01-04 | Texas Instruments Incorporated | Method of forming integrated circuit contacts |
| JP2012023384A (ja) * | 1999-05-03 | 2012-02-02 | Imec | ＳｉＣの除去法 |
-
1997
- 1997-05-16 JP JP12722197A patent/JP3383807B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012023384A (ja) * | 1999-05-03 | 2012-02-02 | Imec | ＳｉＣの除去法 |
| KR100346449B1 (ko) * | 1999-07-24 | 2002-07-27 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR100338933B1 (ko) * | 1999-11-02 | 2002-05-31 | 박종섭 | 반도체 소자의 콘택 형성 방법 |
| KR100431822B1 (ko) * | 1999-12-28 | 2004-05-20 | 주식회사 하이닉스반도체 | 반도체소자의 콘택 형성방법 |
| WO2001069672A1 (en) * | 2000-03-13 | 2001-09-20 | Koninklijke Philips Electronics N.V. | A method of manufacturing a semiconductor device |
| US6939812B2 (en) | 2000-03-13 | 2005-09-06 | Koninklijke Philips Electronics N.V. | Method of forming an etch stop layer in a semiconductor device |
| KR100772736B1 (ko) * | 2000-03-13 | 2007-11-01 | 엔엑스피 비 브이 | 반도체 디바이스 제조 방법 |
| US6787446B2 (en) | 2001-08-07 | 2004-09-07 | Renesas Technology Corp. | Fabrication method of semiconductor integrated circuit device |
| EP1498939A3 (en) * | 2003-01-24 | 2006-01-04 | Texas Instruments Incorporated | Method of forming integrated circuit contacts |
| US7087479B2 (en) | 2003-01-24 | 2006-08-08 | Texas Instruments Incorporated | Method of forming integrated circuit contacts |
| EP3142145A1 (en) * | 2003-01-24 | 2017-03-15 | Texas Instruments Incorporated | Method of forming integrated circuit contacts |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3383807B2 (ja) | 2003-03-10 |
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