KR100346449B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 식각장벽층을 사용하는 SAC 공정에서 응력과 유전상수가 질화막에 비해 상대적으로 적은 SiC막을 식각장벽층으로 사용하였으므로, SiC막의 전면 증착시에 응력에 의한 웨이퍼 휘어짐등의 불량이 발생되지않으며, 유전상수가 작아 소자 동작시의 기생 캐패시턴스가 작으므로 소자의 빠른 동작을 방해하지 않고, 산화막과의 식각선택비가 커서 콘택홀식각 공정 마진이 증가되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 식각장벽층을 사용하는 자기정렬콘택(self align contact; 이하 SAC라 칭함)에서 식각장벽층으로서 질화막 보다 응력과 유전 상수가 작고, 산화막과의 식각 선택비차가 큰 SiC막으로 사용하여 응력에 의한 불량 발생이나 유전상수로 인한 기생 캐패시턴스를 감소시켜 콘택 형성 공정 마진을 증가시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 미세 패턴 형성을 위하여는 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[R=k*λ/NA,~R=해상도,~λ=광원의~파장,~NA=개구수~]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되는데, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 통상의 노광마스크(photo mask) 대신에 위상반전마스크(phase shift mask)로 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
더욱이 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인 룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가됨에 따라 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택 홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성하여야하므로 더욱 공정마진이 감소되어 소자의 고집적화를 방해한다.
이러한 콘택 홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.
상기와 같은 콘택홀의 형성 방법으로는 직접 식각 방법과, 측벽 스페이서를 사용하는 방법 및 SAC 방법등이 있다.
또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 고안된 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각 방어막으로 사용하는 방법이 있다.
도1a 및 도1b는 종래 기술에 따른 반도체소자의 제조공정도로서, EMSAC 방법의 예이다.
먼저, 반도체기판(10) 상에 소정의 하부 구조물, 예를들어 활성영역을 정의하는 소자분리 산화막(11)과 게이트 산화막(12), 게이트전극(13) 및 소오스/드레인영역(15)등의 모스 전계효과 트랜지스터(MetalOxideSemiconductor Field Effect Transister; 이하 MOS FET라 칭함)등을 형성한다. 이때 상기 게이트전극(13)의 상부에는 마스크 신화막(14)과 질화막(16) 패턴이 중첩되어 있으며, 그 패턴들의 측벽에는 질화막 스페이서(17)가 형성되어있어, 상기 질화막(16)과 함께 식각 장벽이 된다.
그후, 상기 구조의 전표면에 층간절연막(18)을 형성하고, 상기층간절연막(18)의 상부를 화학-기계적 연마(chemical-mechanical polishing ; 이하 CMP라 칭함) 방법으로 평탄화시킨다. (도 1a 참조).
그다음 상기 반도체기판(10)에서 전하저장전극과 비트라인등과의 콘택으로 예정되어있는 부분상의 층간절연막(18)을 노출시키는 감광막 패턴(19)을 형성한 후, 상기 감광막 패턴(19)에 의해 노출되어있는 층간절연막(18)을 식각하여 질화막(16) 패턴의 상부를 노출시키고, 다시 반도체기판(10)의 콘택으로 예정된 부분을 노출시키는 콘택홀(20)을 형성한다. (도 1b 참조).
여기서 상기 도 1b의 상태를 평면으로 살펴보면 도 2와 같은 상태가 되는데, 감광막패턴(19)에 의해 노출되는 부분은 전체적으로 T자 형상을 가지며, 4개의 게이트전극(13)과의 사이에 위치하는 3곳의 반도체기판(10)이 노출된다.
그후, 후속 콘택 플러그 형성과 도전배선 및 콘택 공정을 진행하게 된다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 질화막을 식각 장벽층으로 이용하게 되는데, 질화막을 전면 증착하게 되면 질화막의 높은 응력에 의해 웨이퍼가 휘거어 후속 공정에서 불량 발생의 원인이 되며, 소자의 전기적 특성을 저하시키고, 질화막은 6∼9 정도의 유전상수를 가지므로 소장 동작중에 기생 캐패시턴스가 증가되어 소자의 빠른 동작을 방해하는 등의 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은
SAC 공정에서의 식각장벽층을 질화막에 비해 응력과 유전상수가 작고 산화막에 대한 식각선택비차가 큰 SiC막을 사용하여 응력에 의한 웨이퍼 휨이나 높은 유전상수에 의한 기생 캐패시터 발생을 방지하여 불량을 감소시키고, 콘택 공정 마진을 증가시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체소자의 제조공정도.
도 2는 도 1b 공정후의 평면도.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 반도체소자의 제조공정도.
도 4는 도 3b 공정후의 평면도.
도 5는 본 발명의 다른 실시예에 따른 반도체소자의 단면도.
도 6은 도5 공정후의 평면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체기판 11 : 소자분리 산화막
12 : 게이트 산화막 13 : 게이트전극
14 : 마스크 신화막 15 : 소오스/드레인영역
16 : 질화막 17 : 질화막 스페이서
18 : 층간절연막 19 : 감광막 패턴
20 : 콘택홀 21 ; SiC막
22 : SiC막 스페이서 24 : 비트라인 콘택홀
23 : 비트라인 콘택 마스크용 감광막패턴
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
식각장벽층을 사용하는 SAC 공정을 사용하는 반도체소자의 제조방법에 있어서,
반도체기판상에 활성영역을 정의하는 소자분리 산화막을 형성하는 공정과,
반도체기판상에 게이트산화막을 형성하는 공정과,
상기 게이트산화막상에 상부에 마스크 SiC막 패턴이 중첩되어있는 게이트전극을 형성하는 공정과,
상기 게이트전극과 SiC막 패턴의 측벽에 SiC막으로된 스페이서를 형성하는 공정과,
상기 구조의 전표면에 층간절연막을 형성하고 상부를 평탄화시키는 공정과,
상기 반도체기판에서 콘택으로 예정되어있는 부분상의 층간절연막을 제거하여 콘택홀을 형성하는 공정을 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 반도체소자의 제조공정도로서,SiC막을 식각장벽층으로 사용한 EMSAC 공정의 예이다.
먼저, 도 1a와 같은 공정을 순차적으로 진행하여 반도체기판(10) 상에 T자형 활성영역을 정의하는 소자분리 산화막(11)과 게이트 산화막(12), 게이트전극(13) 및 소오스/드레인영역(15)의 MOS FET을 형성한다. 여기서 상기 게이트전극(13)의 상부에는 마스크 신화막(14) 패턴과 SiC막(21) 패턴이 중첩되어있고, 각 패턴들의 측벽에는 SiC막 스페이서(22)가 형성되어있어, 상기 반도체기판(10)에서 콘택으로 예정된 부분을 노출시키며, 상기 마스크 산화막(14)은 형성하지 않을 수도 있고, 상기 SiC막들은 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 칭함)이나 물리기상증착(Physical Vapor Deposition; 이하 PVD라 칭함) 방법으로 형성한다.
그다음 CMP 방법으로 상부가 평탄화된 층간절연막(18)을 전면에 형성한다. (도 3a 참조).
그후, 상기 반도체기판(10)에서 전하저장전극과 비트라인과의 콘택으로 예정되어있는 부분상의 층간절연막(18)을 활성영역 정의용 마스크를 사용하여 T자 형상으로 노출시키는 감광막 패턴(19)을 층간절연막(18)상에 형성한 후, 상기 감광막 패턴(19)에 의해 노출되어있는 층간절연막(18)을 건식식각하여 반도체기판(10)의 콘택으로 예정된 부분을 노출시키는 콘택홀(20)을 형성한다. (도 3b 참조).
상기 도 3a 상태를 평면에서 살펴보면 도 4에서와 같이, 세부분의 반도체기판(10)이 노출되고, T자 형상으로 감광막패턴(19)이 형성되어 있으며, 식각장벽으로 사용된 SiC막(21) 패턴들을 노출시키는 것을 볼 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체소자의 단면도로서, 도 3a의 공정까지 동일하게 진행한 후, 상기 층간절연막(18)상에 비트라인 콘택 마스크용의 감광막패턴(23)을 형성하고, 상기 감광막패턴(23)에 의해 노출되어있는 층간절연막(18)을 식각하여 비트라인으로 예정되어있는 반도체기판(10)을 노출시키는 비트라인 콘택홀(24)을 형성한다.
이러한 상태의 평면은 도 6에 도시되어있는 바와 같이 비트라인 콘택으로 예정되어있는 반도체기판(10) 두곳이 노출되고, 그 양측으로 SiC막(21)이 노출되는 원형의 콘택이 형성된다.
상기에서 층간절연막 식각장비로는 HELICAL, HELICON, ECR(electron cyclotron resonance), TCP(transformer coupled plasma), MERIE(mgnetic enhanced reactive ion etching), SWP(syrface wave plasma) 등의 플라즈마 소스를 이용하며, 활성영역 정의를 위한 콘택용 마스크로는 T자형은 물론이고, I자형과 Z자형등 모든 형에 응용할 수 있으며, 본발명의 SiC막은 EMSAC 뿐만아니라 베리드스페이스 SAC이나 캡핑SAC 공정등에 모두 사용할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 식각장벽층을 사용하는 SAC 공정에서 응력과 유전상수가 질화막에 비해 상대적으로 적은 SiC막을 식각장벽층으로 사용하였으므로, SiC막의 전면 증착시에 응력에 의한 웨이퍼 휘어짐등의 불량이 발생되지않으며, 유전상수가 작이 소자 동작시의 기생 캐패시턴스가 작아 소자의 빠른 동작을 방해하지 않고, 산화막과의 식각선택비차가 커서 콘택홀식각 공정 마진이 증가되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (7)

  1. 식각장벽층을 사용하는 자기정렬콘택 공정을 사용하는 반도체소자의 제조방법에 있어서,
    반도체기판상에 활성영역을 정의하는 소자분리 산화막을 형성하는 공정과,
    반도체기판상에 게이트산화막을 형성하는 공정과,
    상기 게이트산화막상에 상부에 마스크 SiC막 패턴이 중첩되어있는 게이트전극을 형성하는 공정과,
    상기 게이트전극과 SiC막 패턴의 측벽에 SiC막으로된 스페이서를 형성하는 공정과,
    상기 구조의 전표면에 층간절연막을 형성하고 상부를 평탄화시키는 공정과,
    상기 반도체기판에서 콘택으로 예정되어있는 부분상의 층간절연막을 제거하여 콘택홀을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트전극과 마스크 SiC막 패턴의 사이에 마스크 산화막 패턴을 개재시켜 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 SiC막막과 SiC막 스페이서를 CVD 또는 PVD 방법으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 층간절연막을 산화막 재질로 형성하고, 상부를 CMP 방법으로 평탄화시키는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 콘택 식각 공정시 사용되는 감광막패턴에 의해 노출되는 층간절연막이 T자형, I자형, Z자형 또는 홀형중 어느하나인 것을 특징으로하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 콘택홀 식각 공정을 HELICAL, HELICON, ECR, TCP, MERIE 또는 SWP 중 어느하나의 장비로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 콘택 식각 공정이 EMSAC이나 베리드스페이스 SAC 또는 캡핑SAC 공정중 하나인 것을 특징으로하는 반도체소자의 제조방법.
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