KR100256809B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents
반도체 소자의 콘택홀 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로, 반도체소자의 집적도가 높아지면서 선폭이 점점 좁아지게 되기 때문에 CD로스(loss)로 인하여 원하는 콘택을 형성하기가 어려웠으나, 미세콘택의 형성시에 경화된 감광막을 사용하고 저온에서 PECVD방법으로 산화막을 증착하고 이방성식각하여 스페이서와 콘택을 형성함으로써 필요로하는 CD를 맞출 수 있고 콘택의 형성후에 상기 산화막 스페이서를 습식방법으로 완전히 제거하여 콘택의 CD변화를 최소로하는 기술이다.
Description
제1도 내지 제5도는 본 발명의 실시예에 의해 반도체소자의 콘택홀의 형성공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 5 : 산화막 2 : 하층감광막
3 : 중간층 4 : 상층감광막패턴
10 : 실리콘기판 12 : 하층감광막패턴
13 : 홈 15 : 산화막 스페이서
17 : 콘택 19 : 콘택홀
본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로, 3층감광막공정을 이용해서 자기정렬적으로 콘택을 형성하여 미세콘택을 형성할 때 사용되는 기술이다.
종래기술의 자기정렬적 콘택형성방법은 질화막을 건식식각의 장벽으로 사용하여 콘택을 형성했다. 그러나, 이 방법은 사용시에는 건식식각시 산화막과 질화막의 선택비가 너무 낮아 원하는 콘택형성이 어려웠다. 그래서, 다결정실리콘을 사용한 자기정렬적 콘택형성방법이 개발되어 사용중이지만, 하드마스크(hard mask)인 다결정실리콘을 사용하기때문에 임계면적(CD : critical dimension, 이하에서 CD라 함) 조정에 어려움이 있다.
따라서, 본 발명에서는 3층감광막 공정을 이용해서 패턴을 형성함으로써, 해상도를 향상시켜서 보통의 단층감광막 공정보다 미세패턴을 형성한 다음에 산화막 스페이서를 이용해서 콘택크기를 원하는 만큼 미세하게 조정하면서 감광막이 있는 상태에서 산화막 콘택식각을 진행함으로써, 하드 마스크인 다결정실리콘을 사용할 때에 발생하는 CD조정의 문제점을 해결하고 미세콘택을 형성하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명의 특징은, 실리콘기판의 상부에 산화막을 형성한 다음, 그 상부에 하층감광막, 중간층 및 상층감광막으로 구성되는 3층감광막을 도포하고 노광 및 현상하여 상층감광막패턴을 형성하는 공정과, 상기 상층감광막패턴을 마스크로 하여 중간층과 하층감광막을 식각하여 중간층패턴과 하층감광막패턴을 형성하는 공정과, 상기 상층감광막패턴 및 중간층을 제거한 후, 콘택이 형성될 부분의 산화막을 일정두께 부분식각하여 홈을 형성하는 공정과, 산화막을 전체구조상부에 증착하는 공정과, 상기 산화막을 건식방법으로 이방성 식각하여 홈 측벽에 산화막 스페이서를 형성하고 홈저부의 중간층을 식각하여 콘택홀을 형성하는 공정과, 상기 하층 감광막패턴을 제거한 후, 습식방법으로 산화막 스페이서를 제거하여 상부는 폭이 넓고 저부는 폭이 좁은 콘택홀을 형성하는 공정을 포함하는데 있다.
이하, 첨부된 도면을 참고로 하여 본 발명에 의한 반도체소자의 콘택 형성방법을 상세히 설명하기로 한다.
제1도 내지 제5도는 본 발명의 실시예에 의한 반도체소자의 콘택형성공정을 도시한 단면도이다.
제1도는 실리콘기판(10)의 상부에 산화막(1)을 도포하고 그 상부에 하층 감광막(2), 중간층(3) 및 상층감광막(도시안됨)으로 구성되는 3층감광막을 형성한 다음, 노광 및 현상공정을 상층감광막패턴(4)을 형성한 것을 도시한 단면도이다. 상기 중간층(3)으로는 SOG(spin on glass)막을 사용한다.
제2도는 상기 상층감광막패턴(4)을 마스크로 하여 건식방법으로 중간층(3)과 하층감광막(2)을 식각하여 중간층패턴(도시안됨)과 하층감광막패턴(12)을 형성한 다음, 상층감광막패턴(4)과 중간층패턴을 제거하고, 하층감광막패턴(12)을 경화시킨 다음, 콘택이 형성될 위치의 산화막(1)을 일정두께 부분식각하여 홈(13)을 형성한 것을 도시한 단면도이다.
제3도는 상기 하층감광막패턴(12)의 상부에 저온에서 플라즈마 유도 화학기상증착(Plasma Enhanced Chemical Vapor Deposition, 이하에서 PECVD라 함) 방법으로 산화막(5)을 증착한 것을 도시한 단면도이다. 상기 산화막(5)은 필요로하는 CD에 맞추어 두께를 조절한다.
제4도는 상기 산화막(5)을 건식방법으로 이방성 식각하여 상기 하층감광막패턴(12)과 산화막(5)에 형성된 상기 홈(13) 측벽에 스페이서(15)를 형성하고 홈(13) 저부의 산화막(1)을 식각하여 미세폭을 갖는 콘택홀(17)을 형성한 것을 도시한 단면도로서, 하층감광막패턴(12)이 있는 상태에서 상기 콘택식각이 이루어지므로 종래기술에서 다결정실리콘과 같은 하드마스크에서 사용하는 것보다 CD조정을 보다 안정적으로 할 수 있다.
제5도는 제4도의 공정후에 상기 하층감광막패턴(12)을 제거한 다음, 습식방법으로 산화막 스페이서(15)를 완전히 제거하여 상부는 폭이 넓고 저부는 폭이 좁은 콘택홀(19)이 제조됨을 도시한 단면도이다. 상기 산화막 스페이서(15)를 제거하는 습식방법에서 BOE(Buffer Oxide Etchant, 이하에서 BOE라 함)를 사용하며, 상기 산화막 스페이서(15)는 습식식각 속도가 빨라서 형성된 콘택홀(19)의 CD에 거의 영향이 없다.
상기한 본 발명에 의하면, 질화막을 식각장벽으로 사용하지 않기 때문에 산화막과 질화막의 낮은 선택비를 고려하지 않아도 되며, 다결정실리콘을 사용하는 자기정렬적 콘택에 비하여 감광막에 산화막 스페이서가 형성된 상태에서 콘택을 형성하여 CD조정이 보다 안정적이다.
Claims (3)
- 반도체소자의 콘택홀 형성방법에 있어서, 실리콘기판의 상부에 산화막을 형성한 다음, 그 상부에 하층감광막, 중간층 및 상층감광막으로 구성되는 3층감광막을 도포하고 노광 및 현상하여 상층감광막패턴을 형성하는 공정과, 상기 상층감광막패턴을 마스크로 하여 중간층과 하층감광막을 식각하여 중간층패턴과 하층감광막패턴을 형성하는 공정과, 상기 상층감광막패턴 및 중간층을 제거한 후, 콘택이 형성될 부분의 산화막을 일정두께 부분식각하여 홈을 형성하는 공정과, 산화막을 전체구조상부에 증착하는 공정과, 상기 증착된 산화막을 건식방법으로 이방성 식각하여 홈 측벽에 산화막 스페이서를 형성하고 홈저부의 중간층을 식각하여 콘택홀을 형성하는 공정과, 상기 하층감광막패턴을 제거한 후, 습식방법으로 산화막 스페이서를 제거하여 상부는 폭이 넓고 저부는 폭이 좁은 콘택홀을 형성하는 공정을 포함하는 반도체소자의 미세콘택홀 형성방법.
- 제1항에 있어서, 상기 중간층으로는 SOG막을 사용하는 것을 특징으로 하는 반도체소자의 미세콘택홀 형성방법.
- 제1항에 있어서, 상기 산화막 스페이서를 BOE를 사용한 습식방법으로 제거하는 것을 특징으로 하는 반도체소자의 미세콘택홀 형성방법.
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| KR1019930025122A KR100256809B1 (ko) | 1993-11-24 | 1993-11-24 | 반도체 소자의 콘택홀 형성방법 |
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Publications (2)
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| KR950015597A KR950015597A (ko) | 1995-06-17 |
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| KR100586538B1 (ko) * | 1999-12-30 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체장치의 미세 콘택홀 형성방법 |
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1993
- 1993-11-24 KR KR1019930025122A patent/KR100256809B1/ko not_active IP Right Cessation
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|---|---|
| KR950015597A (ko) | 1995-06-17 |
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