CN115867033A - 半导体存储器结构及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体存储器结构及其制造方法，其中该半导体存储器结构包含基底，具有元件单元区和接触形成区；存储单元晶体管，设置在元件单元区内的基底上，存储单元晶体管包含栅极和位于栅极和基底之间的电荷存储结构，其中栅极包含位于接触形成区内的延伸部；第一间隙壁，设置在元件单元区内的栅极的侧壁上，其中，第一间隙壁具有第一高度；以及第二间隙壁，设置在接触形成区域内的栅极的延伸部的侧壁上，其中，第二间隙壁具有第二高度，高于第一间隙壁的第一高度。

Description

半导体存储器结构及其制造方法
技术领域
本发明涉及半导体技术领域，特别是涉及半导体存储器结构及其制造方法。
背景技术
现有的存储器制作工艺，例如，半导体-氧化物-氮化物-氧化物-半导体(SONOS)非挥发性存储器，在元件单元区的栅极末端处的接触形成区内通常设置有栅极的延伸部，用来与接触结构电连接。
在接触形成区内形成接触洞之前，通常会先以光刻及蚀刻制作工艺将接触形成区内延伸部上的氮化硅上盖层去除。因此，接触形成区内的延伸部的高度会小于元件单元区内的栅极的高度。此外，接触形成区内的延伸部相较于元件单元区内的栅极具有较大的栅极长度，以增加制作工艺余裕。
上述现有技术的缺点在于，以光刻制作工艺和蚀刻制作工艺定义接触洞时，可能会和下方主动(有源)区域发生位置上的偏移，又称为AA偏移，由于多晶硅接触洞的过蚀刻(over-etch)通常多于扩散区上的接触洞过蚀刻，故容易导致间隙壁蚀穿等缺陷。
此外，现有技术中，栅极的高度约为2900埃(1800埃厚的多晶硅层与1100埃厚的氮化硅盖层的总和高度)，且间隙壁的高度也较高，加上相邻栅极之间的空隙的宽度越来越小，导致栅极之间的空隙具有较大的高宽比(aspect ratio)，栅极之间的空隙不易被介电层完全填满，因而形成孔洞(void)，使得在后续于接触洞填入金属时，可能会发生接触桥接问题，降低制作工艺良率。
发明内容
本发明的主要目的在于提供一种改良的半导体存储器结构及其制造方法，以解决现有技术的不足与缺点。
本发明一方面提供一种半导体存储器结构，包含：一基底，其上具有一元件单元区和邻近所述元件单元区的一接触形成区；一存储单元晶体管，设置在所述元件单元区内的所述基底上，其中，所述存储单元晶体管包含一栅极和位于所述栅极和所述基底之间的一电荷存储结构，其中所述栅极包含位于所述接触形成区内的一延伸部；一第一间隙壁，设置在所述元件单元区内的所述栅极的侧壁上，其中，所述第一间隙壁具有一第一高度；以及一第二间隙壁，设置在所述接触形成区域内的所述栅极的所述延伸部的侧壁上，其中，所述第二间隙壁具有一第二高度，其高于所述第一间隙壁的所述第一高度。
根据本发明实施例，所述接触形成区位于一沟槽隔离区上，并且与所述元件单元区相连。
根据本发明实施例，所述栅极的所述延伸部是直接设置在所述沟槽隔离区上的。
根据本发明实施例，所述接触形成区内的所述延伸部的栅极长度等于所述元件单元区内的所述栅极的栅极长度。
根据本发明实施例，所述电荷存储结构包含氧化物-氮化物-氧化物(ONO)膜。
根据本发明实施例，所述半导体存储器结构另包含：一接触蚀刻停止层，覆盖所述接触形成区域内的所述延伸部和所述元件单元区域内的所述栅极；以及一层间介电层，覆盖所述接触形成区域和所述元件单元区域内的所述接触蚀刻停止层。
根据本发明实施例，所述接触蚀刻停止层包含碳化硅。
根据本发明实施例，所述半导体存储器结构另包含：一接触插塞，位于所述层间介电层中并且与所述接触形成区域内的所述栅极的所述延伸部直接接触，其中，所述接触插塞被所述接触蚀刻停止层围绕包覆。
本发明另一方面提供一种形成半导体存储器结构的方法，包含：提供一基底，其上具有一元件单元区和靠近所述元件单元区的一接触形成区；在所述元件单元区内的所述基底上形成一存储单元晶体管，其中，所述存储单元晶体管包含一栅极和位于所述栅极与所述基底之间的一电荷存储结构，其中，所述栅极包含位于所述接触形成区内的一延伸部；在所述元件单元区内的所述栅极的侧壁上形成一第一间隙壁，其中，所述第一间隙壁具有一第一高度；以及在所述接触形成区内的所述栅极的所述延伸部的侧壁上形成一第二间隙壁，其中，所述第二间隙壁具有一第二高度，其大于所述第一高度。
根据本发明实施例，所述接触形成区位于一沟槽隔离区上，并且与所述元件单元区相连。
根据本发明实施例，所述栅极的所述延伸部是直接设置在所述沟槽隔离区上的。
根据本发明实施例，所述接触形成区内的所述延伸部的栅极长度等于所述元件单元区内的所述栅极的栅极长度。
根据本发明实施例，所述电荷存储结构包含氧化物-氮化物-氧化物(ONO)膜。
根据本发明实施例，所述方法另包含：形成一接触蚀刻停止层，覆盖所述接触形成区域内的所述延伸部和所述元件单元区域内的所述栅极；以及在所述接触形成区域和所述元件单元区域内形成覆盖所述接触蚀刻停止层的一层间介电层。
根据本发明实施例，所述接触蚀刻停止层包含碳化硅。
根据本发明实施例，所述方法另包含：在所述层间介电层中形成一接触插塞，并且在所述接触形成区域内与所述栅极的所述延伸部直接接触，其中，所述接触插塞被所述接触蚀刻停止层围绕包覆。
附图说明
图1为本发明实施例所绘示的半导体存储器结构的部分布局示意图；
图2为沿着图1中切线I-I’和II-II’所示的剖面示意图；
图3至图7为本发明实施例所绘示的形成半导体存储器结构的方法的示意图。
主要元件符号说明
1 半导体存储器结构
100 基底
101 主动区域
102 沟槽隔离区
104 扩散区
105 扩散区
106 扩散区
110 栅极
110a 栅极
110e 延伸部
120 电荷存储结构
120a 栅极介电层
140 顶部结构
141 下氧化硅层
142 氮化硅上盖层
143 上氧化硅层
151 薄氧化层
152 薄氧化层
153 薄氧化层
210 接触蚀刻停止层
220 层间介电层
CH1 接触洞
CH2 接触洞
CT 接触形成区
MC 元件单元区
SC 存储单元晶体管
ST 晶体管
SP1 第一间隙壁
SP2 第二间隙壁
SP3 第三间隙壁
C1 接触插塞
C2 接触插塞
D1 第一方向
D2 第二方向
h1 第一高度
h2 第二高度
L1 栅极长度
L2 栅极长度
S1 顶面
具体实施方式
在下文中，将参照附图说明细节，该些附图中的内容也构成说明书细节描述的一部分，并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节使该领域的一般技术人士得以具以实施。
当然，也可采行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。
请参阅图1和图2，其中，图1为根据本发明实施例所绘示的半导体存储器结构的部分布局示意图，图2为沿着图1中切线I-I’和II-II’所示的剖面示意图。如图1和图2所示，半导体存储器结构1包含一基底100，例如，P型硅基底，但不限于此。基底100上具有一元件单元区MC和邻近元件单元区MC的一接触形成区CT。
根据本发明实施例，基底100包含沿着第一方向D1延伸的主动区域101和围绕主动区域101的沟槽隔离区102。根据本发明实施例，接触形成区CT位于沟槽隔离区102上，并且与元件单元区MC相连。
根据本发明实施例，半导体存储器结构1另包含一存储单元晶体管SC，设置在元件单元区MC内的基底100上。根据本发明实施例，存储单元晶体管SC包含一沿着第二方向D2延伸的栅极110和位于栅极110和基底100之间的一电荷存储结构120。根据本发明实施例，第二方向D2正交于第一方向D1。
根据本发明实施例，例如，栅极110可以包含多晶硅栅极，电荷存储结构120可以包含氧化物-氮化物-氧化物(ONO)膜。根据本发明实施例，存储单元晶体管SC另包含设置在基底100中的扩散区104和105，例如，N+扩散区，当作存储单元晶体管SC的源极或漏极。
根据本发明实施例，栅极110包含位于接触形成区CT内的一延伸部110e。根据本发明实施例，延伸部110e位于栅极110的末端，沿着第二方向D2伸出于接触形成区CT内。根据本发明实施例，延伸部110e是直接设置在沟槽隔离区102上的。
根据本发明实施例，半导体存储器结构1另包含一晶体管ST，例如，作为选择晶体管，但不限于此。根据本发明实施例，晶体管ST可以和存储单元晶体管SC串接，例如，通过共用扩散区105。根据本发明实施例，晶体管ST包含一栅极110a和一栅极介电层120a。根据本发明实施例，例如，栅极110a可以包含多晶硅栅极，栅极介电层120a可以包含氧化硅膜。根据本发明实施例，晶体管ST另包含一扩散区106，例如，N+扩散区。
根据本发明实施例，半导体存储器结构1另包含一第一间隙壁SP1，设置在元件单元区MC内的栅极110的侧壁上。半导体存储器结构1另包含一第二间隙壁SP2，设置在接触形成区域CT内的栅极110的延伸部110e的侧壁上。半导体存储器结构1另包含一第三间隙壁SP3，设置在栅极110a的侧壁上。根据本发明实施例，第一间隙壁SP1、第二间隙壁SP2和第三间隙壁SP3可以是氮化硅间隙壁，但不限于此。
根据本发明实施例，第一间隙壁SP1和栅极110e之间可以有薄氧化层151，第二间隙壁SP2和栅极110e之间可以设有薄氧化层152，第三间隙壁SP3和栅极110a之间可以设有薄氧化层153隔离。此外，栅极110e上的氮化硅上盖层结构需要有薄氧化层，用于保护第二间隙壁SP2在热磷酸湿蚀刻过程中不被影响。
根据本发明实施例，第一间隙壁SP1具有一第一高度h1，第二间隙壁SP2具有一第二高度h2。根据本发明实施例，第二间隙壁SP2的第二高度h2高于第一间隙壁SP1的第一高度h1。
根据本发明实施例，存储单元晶体管SC的栅极110在元件单元区MC内的第一方向D1上具有一栅极长度L1，延伸部110e在接触形成区域CT内的第一方向D1上具有一栅极长度L2。根据本发明实施例，接触形成区CT内的延伸部110e的栅极长度L2等于元件单元区MC内的栅极110的栅极长度L1。
根据本发明实施例，如图2所示，半导体存储器结构1另包含一接触蚀刻停止层210，覆盖接触形成区域CT内的延伸部110e和元件单元区域MC内的栅极110和110a。根据本发明实施例，接触蚀刻停止层210包含碳化硅。
根据本发明实施例，半导体存储器结构1另包含一层间介电层220，例如，氧化硅膜或低介电常数材料，覆盖接触形成区域CT和元件单元区域MC内的接触蚀刻停止层210。
根据本发明实施例，半导体存储器结构1另包含一接触插塞C1，位于层间介电层220中并且与接触形成区域CT内的延伸部110e直接接触，其中，接触插塞C1被接触蚀刻停止层210围绕包覆。根据本发明实施例，半导体存储器结构1另包含一接触插塞C2，位于元件单元区MC内的层间介电层220中并且与扩散区106直接接触。根据本发明实施例，接触插塞C2贯穿层间介电层220和接触蚀刻停止层210。
请参阅图3至图7，其为根据本发明实施例所绘示的形成半导体存储器结构的方法的示意图，其中，相同的区域、层或元件仍沿用相同的符号来表示。如图3所示，首先，提供基底100，例如，P型硅基底，但不限于此。基底100上具有元件单元区MC和邻近元件单元区MC的接触形成区CT。根据本发明实施例，基底100包含主动区域101和围绕主动区域101的沟槽隔离区102。根据本发明实施例，接触形成区CT位于沟槽隔离区102上，并且与元件单元区MC相连。
接着，在元件单元区MC内的基底100上形成存储单元晶体管SC，其中，存储单元晶体管SC包含栅极110和位于栅极110与基底100之间的电荷存储结构120。根据本发明实施例，栅极110包含位于接触形成区CT内的延伸部110e。根据本发明实施例，例如，栅极110可以包含多晶硅栅极，电荷存储结构120可以包含氧化物-氮化物-氧化物(ONO)膜。根据本发明实施例，存储单元晶体管SC另包含设置在基底100中的扩散区104和105，例如，N+扩散区，当作存储单元晶体管SC的源极或漏极。
此外，在元件单元区MC内的基底100上另形成晶体管ST，例如，作为选择晶体管，但不限于此。根据本发明实施例，晶体管ST可以和存储单元晶体管SC串接，例如，通过共用扩散区105。根据本发明实施例，晶体管ST包含栅极110a和栅极介电层120a。根据本发明实施例，例如，栅极110a可以包含多晶硅栅极，栅极介电层120a可以包含氧化硅膜。根据本发明实施例，晶体管ST另包含扩散区106，例如，N+扩散区。
根据本发明实施例，在栅极110、栅极110a和延伸部110e上均形成有一顶部结构140。例如，顶部结构140可以包含一下氧化硅层141、一氮化硅上盖层142和一上氧化硅层143。
接着，在元件单元区MC内的栅极110的侧壁上形成第一间隙壁SP1，在接触形成区CT内的延伸部110e的侧壁上形成第二间隙壁SP2，同时在元件单元区MC内的栅极110a的侧壁上形成第三间隙壁SP3。根据本发明实施例，第一间隙壁SP1、第二间隙壁SP2和第三间隙壁SP3可以是氮化硅间隙壁，但不限于此。
根据本发明实施例，第一间隙壁SP1和氮化硅上盖层142以及栅极110之间可以设有薄氧化层151隔离，第二间隙壁SP2和栅极110e之间可以设有薄氧化层152，第三间隙壁SP3和栅极110a之间可以设有薄氧化层153隔离。薄氧化层151～153可以是利用快速热氧化技术(RTO)或临场蒸汽产生技术(ISSG)氧化形成的(可以同时氧化氮化硅上盖层142侧壁)，或者可以利用化学气相沉积(CVD)或者炉管(HTO)沉积形成。
接着，如图4所示，进行光刻制作工艺和蚀刻制作工艺，利用光致抗蚀剂图案(图未示)将接触形成区CT内的延伸部110e覆盖住，仅显露出元件单元区MC内的栅极110和栅极110a，然后，去除元件单元区MC内的栅极110和栅极110a上的顶部结构140，同时，蚀刻部分的栅极110和栅极110a的侧壁上的第一间隙壁SP1和第三间隙壁SP3。这同时使得第一间隙壁SP1和第三间隙壁SP3的高度降低。此时，第一间隙壁SP1和第三间隙壁SP3具有第一高度h1，第二间隙壁SP2具有第二高度h2，高于第一高度h1。根据本发明实施例，延伸部110e上的上氧化硅层143和栅极110和栅极110a上的下氧化硅层141可以在清洗制作工艺过程中被去除。
本发明通过去除元件单元区MC内的栅极110和栅极110a上的顶部结构140，并且蚀刻部分的第一间隙壁SP1和第三间隙壁SP3，使得第一间隙壁SP1和第三间隙壁SP3的高度下降，并且厚度变薄，达到提高后续填入层间介电层的制作工艺余裕的效果。
如图5所示，接着可以进行化学气相沉积(CVD)制作工艺，全面沉积接触蚀刻停止层210，覆盖接触形成区域CT内的延伸部110e和元件单元区域MC内的栅极110、110a。根据本发明实施例，接触蚀刻停止层210可以包含碳化硅。然后，在接触形成区域CT和元件单元区域MC内全面沉积层间介电层220，例如，氧化硅膜或低介电常数材料，覆盖接触蚀刻停止层210。
接着，可以利用化学机械研磨(CMP)制作工艺，平坦化层间介电层220，并研磨掉接触形成区域CT内的延伸部110e上方的接触蚀刻停止层210，显露出接触形成区域CT内的延伸部110e上方的氮化硅上盖层142。
如图6所示，接着，利用湿蚀刻制作工艺，例如，热磷酸溶液，将接触形成区域CT内的延伸部110e上方的氮化硅上盖层142去除，下氧化硅层141则是在后续的清洗制作工艺中被去除，如此自对准(self-aligned)在接触形成区域CT内的延伸部110e上方形成接触洞CH1，显露出延伸部110e的顶面S1。然后，可以进行光刻制作工艺和蚀刻制作工艺，在元件单元区MC内的层间介电层220和接触蚀刻停止层210中形成接触洞CH2，显露出部分的扩散区106。
最后，如图7所示，在层间介电层220中的接触洞CH1和接触洞CH2内分别形成接触插塞C1和接触插塞C2。例如，全面沉积钨金属层，填入接触洞CH1和接触洞CH2内，再以化学机械研磨制作工艺平坦化钨金属层。接触插塞C1在接触形成区域CT内与栅极110的延伸部110e直接接触。根据本发明实施例，接触插塞C1被接触蚀刻停止层210围绕包覆。
本发明的优点至少在于:接触插塞C1是利用自对准方式，例如，以热磷酸溶液选择性的去除接触形成区域CT内的延伸部110e上方的氮化硅上盖层142，形成接触洞CH1之后，再填入钨金属而形成的，此外，元件单元区MC内的接触洞CH2和接触形成区域CT内的接触洞CH1是分开形成的。因此，本发明可以克服现有技术中由于AA偏移造成接触洞的过蚀刻，容易导致间隙壁蚀穿缺陷的问题。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (16)

1.一种半导体存储器结构，包含：
基底，其上具有元件单元区和邻近所述元件单元区的接触形成区；
存储单元晶体管，设置在所述元件单元区内的所述基底上，其中，所述存储单元晶体管包含栅极和位于所述栅极和所述基底之间的电荷存储结构，其中所述栅极包含位于所述接触形成区内的延伸部；
第一间隙壁，设置在所述元件单元区内的所述栅极的侧壁上，其中，所述第一间隙壁具有第一高度；以及
第二间隙壁，设置在所述接触形成区域内的所述栅极的所述延伸部的侧壁上，其中，所述第二间隙壁具有第二高度，其高于所述第一间隙壁的所述第一高度。
2.根据权利要求1所述的半导体存储器结构，其中，所述接触形成区位于沟槽隔离区上并且与所述元件单元区相连。
3.根据权利要求2所述的半导体存储器结构，其中，所述栅极的所述延伸部是直接设置在所述沟槽隔离区上的。
4.根据权利要求1所述的半导体存储器结构，其中，所述接触形成区内的所述延伸部的栅极长度等于所述元件单元区内的所述栅极的栅极长度。
5.根据权利要求1所述的半导体存储器结构，其中，所述电荷存储结构包含氧化物-氮化物-氧化物(ONO)膜。
6.根据权利要求1所述的半导体存储器结构，其中，另包含：
接触蚀刻停止层，覆盖所述接触形成区域内的所述延伸部和所述元件单元区域内的所述栅极；以及
层间介电层，覆盖所述接触形成区域和所述元件单元区域内的所述接触蚀刻停止层。
7.根据权利要求6所述的半导体存储器结构，其中，所述接触蚀刻停止层包含碳化硅。
8.根据权利要求7所述的半导体存储器结构，其中，另包含：
接触插塞，位于所述层间介电层中并且与所述接触形成区域内的所述栅极的所述延伸部直接接触，其中，所述接触插塞被所述接触蚀刻停止层围绕包覆。
9.一种形成半导体存储器结构的方法，包含：
提供基底，其上具有元件单元区和靠近所述元件单元区的接触形成区；
在所述元件单元区内的所述基底上形成存储单元晶体管，其中，所述存储单元晶体管包含栅极和位于所述栅极与所述基底之间的电荷存储结构，其中，所述栅极包含位于所述接触形成区内的延伸部；
在所述元件单元区内的所述栅极的侧壁上形成第一间隙壁，其中，所述第一间隙壁具有第一高度；以及
在所述接触形成区内的所述栅极的所述延伸部的侧壁上形成第二间隙壁，其中，所述第二间隙壁具有第二高度，其大于所述第一高度。
10.根据权利要求9所述的方法，其中，所述接触形成区是沟槽隔离区并且与所述元件单元区相连。
11.根据权利要求10所述的方法，其中，所述栅极的所述延伸部是直接设置在所述沟槽隔离区上的。
12.根据权利要求9所述的方法，其中，所述接触形成区内的所述延伸部的栅极长度等于所述元件单元区内的所述栅极的栅极长度。
13.根据权利要求9所述的方法，其中，所述电荷存储结构包含氧化物-氮化物-氧化物(ONO)膜。
14.根据权利要求9所述的方法，其中，另包含：
形成接触蚀刻停止层，覆盖所述接触形成区域内的所述延伸部和所述元件单元区域内的所述栅极；以及
在所述接触形成区域和所述元件单元区域内形成覆盖所述接触蚀刻停止层的层间介电层。
15.根据权利要求14所述的方法，其中，所述接触蚀刻停止层包含碳化硅。
16.根据权利要求15所述的方法，其中，另包含：
在所述层间介电层中形成接触插塞，并且在所述接触形成区域内与所述栅极的所述延伸部直接接触，其中，所述接触插塞被所述接触蚀刻停止层围绕包覆。
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